JP5425533B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、磁性材料の電気抵抗変化を記憶原理として用いた記憶素子を備える半導体集積回路装置の製造に適用して有効な技術に関するものである。

特開２００６−１４０４９１号公報（特許文献１）は、側壁スペーサをハードマスクとして用いて最小加工寸法以下の微細なパターンを形成することにより、抵抗変化層をストレージノードとして備えるメモリ素子の単位セル面積を４Ｆ^２（Ｆは最小加工寸法）未満に減らせるメモリ素子の製造方法を開示している。

特開２００６−１４０４９１号公報

近年、磁性材料を用いた記憶素子を、半導体集積回路装置に組み入れる技術の開発が進んでいる。これは、磁化の状態の差異による電気抵抗の大小を作り出すことで、記憶情報として用いるものであり、ＭＲＡＭ（Magnetic Random Access Memory）という表記で知られている。ＭＲＡＭ技術の中でもスピン注入を利用して磁性記憶素子の書き換えを行う方式は、微細化するほど書き換え電流を低減できることから、半導体のスケーリングに馴染みやすく、新たな記憶素子として期待が高まっている。このスピン注入型ＭＲＡＭの抵抗変化は、ＴＭＲ（Tunnel Magneto-Resistance）効果を利用しており、薄い絶縁層（トンネル膜）と複数の磁性材料との積層膜（以下、ＴＭＲ膜と表記）が用いられる。

スピン注入型磁性記憶素子の構造を、図２１および図２２を用いて説明する。なお、図２１は、図２２におけるＡ−Ａ線に沿った断面に相当する。

図２１および図２２において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および配線は、既存の半導体集積回路の製造技術で形成したものである。図中において、ＭＥＭＬは左側の記憶素子、ＭＥＭＲは右側の記憶素子である。

以下、各構成要素と図中の符号との対応関係を記す。まず、ＭＯＳＦＥＴの構成を説明する。単結晶シリコンからなる半導体基板（以下、単に基板と記す）１０１の主面もしくは主面上には、ｐ型ウエル１０２、素子分離溝１０３、記憶素子ＭＥＭＬを構成するｎ型ＭＯＳＦＥＴＬＴ、および記憶素子ＭＥＭＲを構成するｎ型ＭＯＳＦＥＴＲＴが形成されている。ｎ型ＭＯＳＦＥＴＬＴは、ゲート絶縁膜１０４、ゲート電極１０５、ドレインとなるｎ型半導体領域１０６、およびソースとなるｎ型半導体領域１０７から形成されている。ｎ型ＭＯＳＦＥＴＲＴは、ゲート絶縁膜１０８、ゲート電極１０９、ドレインとなるｎ型半導体領域１１０、およびソースとなるｎ型半導体領域１０７から形成されており、ソースとなるｎ型半導体領域１０７は、ｎ型ＭＯＳＦＥＴＬＴのソースと共通となっている。ゲート電極１０５、１０９の上部にはキャップ絶縁膜１１１が形成され、側壁には側壁スペーサ１１２が形成されている。ｎ型半導体領域１０６、１０７、１１０の表面には、シリコン（基板１０１）と金属膜との化合物からなる低抵抗シリサイド層１１３が形成されている。図中におけるゲート電極１０５の長さ（ゲート長に相当）Ｌｇは、このスピン注入型磁性記憶素子を有する半導体集積回路装置を製造する上での製造ルールにおける最小加工寸法（以下、「１Ｆ」と記す）である。

ゲート絶縁膜１０４、１０８は酸化シリコン膜とし、ゲート電極１０５、１０９は多結晶シリコン膜と低抵抗シリサイド層との積層とすることを一例として挙げられるが、ゲート絶縁膜１０４、１０８については高誘電絶縁材料とし、ゲート電極１０５、１０９については金属材料とする組み合わせでｎ型ＭＯＳＦＥＴを構成しても良い。ゲート電極１０５、１０９に接して設けたキャップ絶縁膜１１１および側壁スペーサ１１２は、シリコン窒化膜とする。その理由については後述する。

次に、ＴＭＲ膜領域より下層の配線構造を説明する。ｎチャネル型ＭＩＳＦＥＴＬＴ、ＲＴが形成された基板１０１上には、第１の配線層間絶縁膜１１４、ｎ型半導体領域１０６、１０７、１１０のそれぞれに電気的に接続する電極プラグ構造体、および電極プラグ構造体と接続する第１の配線１１５、１１６、１１７が形成されている。ｎチャネル型ＭＩＳＦＥＴＬＴのドレインであるｎ型半導体領域１０６に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１１４に穿孔された接続孔内に堆積したバリア金属層１１８、バリア金属層１１８とは別種の金属材料からなる電極プラグ１１９から形成されている。ｎチャネル型ＭＩＳＦＥＴＲＴのドレインであるｎ型半導体領域１１０に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１１４に穿孔された接続孔内に堆積したバリア金属層１２０、バリア金属層１２０とは別種の金属材料からなる電極プラグ１２１から形成されている。ｎチャネル型ＭＩＳＦＥＴＬＴ、ＲＴの共通ソースであるｎ型半導体領域１０７に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１１４に穿孔された接続孔内に堆積したバリア金属層１２２、バリア金属層１２２とは別種の金属材料からなる電極プラグ１２３から形成されている。バリア金属層１１８、１２０、１２２の材料は窒化チタンを用い、電極プラグ１１９、１２１、１２３の主材料はタングステンを用いるのが一般的である。

キャップ絶縁膜１１１および側壁スペーサ１１２が窒化シリコン膜から成ることを前述したが、それはバリア金属層１２２および電極プラグ１２３からなる電極プラグ構造体が形成される接続孔が、図２１に示したような自己整合的に開孔する構造にするためである。この技術は、ゲート電極１０５、１０９と電極プラグ構造体間の見かけの距離（平面上での配置距離）をゼロにできるため、メモリセル面積の低減に有効である。

第１の配線１１５、１１６、１１７上には、第２の配線層間絶縁膜１２４が成膜され、第１の配線１１５、１１７のそれぞれに達する電極プラグ構造体が形成されている。なお、図２１中では図示されない第１の配線１１６に達する電極プラグ構造体も形成されている。第１の配線１１５に電気的に接続する電極プラグ構造体は、第２の配線層間絶縁膜１２４に穿孔された接続孔内に堆積したバリア金属層１２５、バリア金属層１２５とは別種の金属材料からなる電極プラグ１２６から形成されている。第１の配線１１７に電気的に接続する電極プラグ構造体は、第２の配線層間絶縁膜１２４に穿孔された接続孔内に堆積したバリア金属層１２７、バリア金属層１２７とは別種の金属材料からなる電極プラグ１２８から形成されている。バリア金属層１２５、１２７の材料は窒化チタンを用い、電極プラグ１２６、１２８の主材料はタングステンを用いるのが一般的である。

次に、ＴＭＲ膜以上の構造を説明する。記憶素子ＭＥＭＬを構成する磁性記憶素子部は、ＴＭＲ膜の下部電極層１２９、固定磁化層１３０、固定磁化層１３０の直上の薄膜絶縁層１３１、薄膜絶縁層１３１の直上の自由磁化層１３２、自由磁化層１３２の直上の上部電極層１３３である。同様に、記憶素子ＭＥＭＲを構成する磁性記憶素子部は、ＴＭＲ膜の下部電極層１３４、固定磁化層１３５、固定磁化層１３５の直上の薄膜絶縁層１３６、薄膜絶縁層１３６の直上の自由磁化層１３７、自由磁化層１３７の直上の上部電極層１３８である。そして、上部電極層１３３、１３８の上面と表面が面一となるように第３の配線層間絶縁膜１３９が形成され、さらにビット線となる第２の配線１４０が形成されている。なお、図２２中において、自由磁化層１３２、１３７はハッチングを付して示し、下部電極層１２９、１３４は太線で示し、記憶素子ＭＥＭＬは太破線で示している。

スピン注入型の磁性記憶素子部は、薄い絶縁層（トンネル膜）と複数の磁性材料との積層膜である。これは極めて薄い膜の積層であり、形成の際には、その基材（第３の配線層間絶縁膜１３９）に対して精度の高い平坦性が求められる。一般に、半導体集積回路装置内での異なる配線層の配線を接続する電極プラグ構造体の表面には凹凸が存在するため、その直上にＴＭＲ膜を形成して磁性記憶層として供することは困難である。通常は、電極プラグ構造体直上を避けてＴＭＲ膜を配置する必要がある。電極プラグ構造体端部とＴＭＲ膜の端部との間は、フォトリソグラフィの合わせ余裕や加工寸法ばらつきを考慮して、一定の距離を確保しなければならない。この距離を所定値より短縮するのは困難であり、記憶素子ＭＥＭＬを例に取れば、図２２の紙面における記憶素子ＭＥＭＬの縦寸法Ｙではなく、横寸法Ｘを増やしてしまうことになる。すなわち、記憶素子の配置面積を大きくしてしまう要因となる。また、記憶素子ＭＥＭＬを形成するＴＭＲ膜と、記憶素子ＭＥＭＲを形成するＴＭＲ膜との間の距離ＴＭＳＰは１Ｆとなる。

本発明の目的は、隣接するＴＭＲ膜間の距離を縮めることで記憶素子の面積を低減できる製造プロセスおよび構造を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本発明による半導体集積回路装置の製造方法は、抵抗変化素子と能動素子とから形成される記憶素子を複数有し、隣接する前記抵抗変化素子間の距離が製造ルールにおける最小加工寸法未満となっている半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に前記能動素子を形成する工程、
（ｂ）前記半導体基板上に前記能動素子と電気的に接続する抵抗変化膜を形成する工程、
（ｃ）前記抵抗変化膜と異なるエッチング選択比を有し、前記最小加工寸法より厚い第１の膜厚の第１の薄膜を前記抵抗変化膜上に形成し、前記第１の薄膜に第１の間隔のスリットを形成する工程、
（ｄ）前記スリットが形成された前記第１の薄膜の存在下で、前記スリット内を含む前記第１の薄膜上に、前記抵抗変化膜および前記第１の薄膜と異なるエッチング選択比を有する第２の膜厚の第２の薄膜を形成する工程、
（ｅ）前記第２の薄膜を異方的にエッチングし、前記第２の薄膜を前記スリットにおける前記第１の薄膜の側壁に残す工程、
（ｆ）前記（ｅ）工程後、前記第１の薄膜および前記第２の薄膜をマスクとして前記スリット下の前記抵抗変化膜をエッチングする工程、
（ｇ）前記抵抗変化膜をパターニングして前記抵抗変化素子を形成する工程、
を含み、
前記スリットの前記第１の間隔は、前記第２の薄膜の前記第２の膜厚の２倍より大きく、
前記スリットの前記第１の間隔から前記第２の薄膜の前記第２の膜厚の２倍を引いた値は、前記製造ルールにおける前記最小加工寸法より小さいものである。

（２）本発明による半導体集積回路装置の製造方法は、能動素子と磁気抵抗変化素子とを直列接続したスピン注入型磁性記憶素子を複数有するメモリアレイを含む半導体集積回路装置の製造方法であって、
（ａ）半導体基板上に前記能動素子を形成する工程、
（ｂ）前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜に前記能動素子と電気的に接続する電極プラグ構造体を形成する工程、
（ｃ）前記第１の層間絶縁膜上に前記電極プラグ構造体と接続する第１の金属膜を形成する工程、
（ｄ）前記第１の金属膜上に、第１の磁化膜、第１の絶縁膜、第２の磁化膜、第２の金属膜、および前記第２の金属膜とはエッチング選択比が異なり、製造ルールにおける最小加工寸法より厚い第１の薄膜を順次形成する工程、
（ｅ）隣接する前記スピン注入型磁性記憶素子の境界線となる位置において、前記境界線を含み、かつ前記境界線に対して線対称となるように、前記第１の薄膜に第１の間隔のスリットを形成する工程、
（ｆ）前記スリットが形成された前記第１の薄膜の存在下で、前記スリット内を含む前記第１の薄膜上に、前記第１の薄膜および前記第２の金属膜と異なるエッチング選択比を有する第２の膜厚の第２の薄膜を形成する工程、
（ｇ）前記第２の薄膜を異方的にエッチングし、前記第２の薄膜を前記スリットにおける前記第１の薄膜の側壁に残す工程、
（ｈ）前記（ｇ）工程後、前記第１の薄膜および前記第２の薄膜をマスクとして前記スリット下の前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜をエッチングし、前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜を電気的に分断する工程、
（ｉ）前記（ｈ）工程後、前記第１の薄膜を除去する工程、
（ｊ）前記（ｉ）工程後、前記第２の薄膜をパターニングし、パターニングされた前記第２の薄膜をマスクとして前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜をエッチングし、前記磁気抵抗変化素子を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板上に前記第２の薄膜と同じ研磨速度を有する第２の層間絶縁膜を形成する工程、
（ｌ）前記第２の層間絶縁膜および前記第２の薄膜の表面に対して平坦化除去処理を施し、前記第２の金属膜の表面を前記第２の層間絶縁膜の表面に露出させる工程、
（ｍ）前記第２の層間絶縁膜上に、前記第２の金属膜と接続する配線を形成する工程、
を含み、
前記スリットの前記第１の間隔は、前記第２の薄膜の前記第２の膜厚の２倍より大きく、
前記スリットの前記第１の間隔から前記第２の薄膜の前記第２の膜厚の２倍を引いた値は、前記製造ルールにおける前記最小加工寸法より小さいものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

隣接する記憶素子であるＴＭＲ膜間の距離を製造プロセスにおける最小加工寸法以下にすることができ、スピン注入型記憶素子１個当たりの面積を低減できる。

本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。 図１に続く半導体集積回路装置の製造工程中の要部断面図である。 図２に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部平面図である。 図３に続く半導体集積回路装置の製造工程中の要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部平面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部平面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部平面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 図１０に続く半導体集積回路装置の製造工程中の要部平面図である。 図１２に続く半導体集積回路装置の製造工程中の要部平面図である。 図１３に続く半導体集積回路装置の製造工程中の要部平面図である。 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部斜視図である。 本発明の一実施の形態である半導体集積回路装置の製造工程中の要部断面図である。 図１４に続く半導体集積回路装置の製造工程中の要部平面図である。 図１６に続く半導体集積回路装置の製造工程中の要部断面図である。 図１８に続く半導体集積回路装置の製造工程中の要部断面図である。 図１９に続く半導体集積回路装置の製造工程中の要部断面図である。 本発明者が検討した半導体集積回路装置における記憶素子の構造を説明する要部断面図である。 本発明者が検討した半導体集積回路装置における記憶素子の構造を説明する要部平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。

以下、図１〜図２０を用いて、本発明の実施の形態を図面に基づいて詳細に説明する。

本実施の形態の半導体集積回路装置は、抵抗変化素子であり磁気抵抗素子であるＴＭＲ膜（スピン注入型磁気抵抗変化素子）と、ＴＭＲ膜と直列接続されたＭＯＳＦＥＴ（能動素子）とを用いたスピン注入型磁性記憶素子を有するものである。このような本実施の形態の半導体集積回路装置の構造について、その製造工程と併せて説明する。

まず、ＭＯＳＦＥＴの形成工程と配線（層）の形成工程について、構成要素と符号との対応関係を図１を用いて説明する。図中において、紙面の相対的に左側は記憶素子ＭＥＭＬが形成される領域であり、相対的に右側は記憶素子ＭＥＭＲが形成される領域である。

単結晶シリコンからなる基板１の主面もしくは主面上には、ｐ型ウエル２、素子分離溝３、記憶素子ＭＥＭＬを構成するｎ型ＭＯＳＦＥＴＬＴ、および記憶素子ＭＥＭＲを構成するｎ型ＭＯＳＦＥＴＲＴが形成されている。ｎ型ＭＯＳＦＥＴＬＴは、ゲート絶縁膜４、ゲート電極５、ドレインとなるｎ型半導体領域６、およびソースとなるｎ型半導体領域７から形成されている。ｎ型ＭＯＳＦＥＴＲＴは、ゲート絶縁膜８、ゲート電極９、ドレインとなるｎ型半導体領域１０、およびソースとなるｎ型半導体領域７から形成されており、ソースとなるｎ型半導体領域７は、ｎ型ＭＯＳＦＥＴＬＴのソースと共通となっている。ゲート電極５、９の上部にはキャップ絶縁膜１１が形成され、側壁には側壁スペーサ１２が形成されている。ｎ型半導体領域６、７、１０の表面には、シリコン（基板１）と金属膜との化合物からなる低抵抗シリサイド層１３が形成されている。

ゲート絶縁膜４、８は酸化シリコン膜とし、ゲート電極５、９は多結晶シリコン膜と低抵抗シリサイド層との積層とすることを一例として挙げられるが、ゲート絶縁膜４、８については高誘電絶縁材料とし、ゲート電極５、９については金属材料とする組み合わせでｎ型ＭＯＳＦＥＴを構成しても良い。ゲート電極５、９に接して設けたキャップ絶縁膜１１および側壁スペーサ１２は、シリコン窒化膜とする。

次に、ＴＭＲ膜領域より下層の配線構造を説明する。ｎチャネル型ＭＩＳＦＥＴＬＴ、ＲＴが形成された基板１上には、第１の配線層間絶縁膜１４、ｎ型半導体領域６、７、１０のそれぞれに電気的に接続する電極プラグ構造体、および電極プラグ構造体と接続する第１の配線１５、１６、１７が形成されている。ｎチャネル型ＭＩＳＦＥＴＬＴのドレインであるｎ型半導体領域６に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１４に穿孔された接続孔内に堆積したバリア金属層１８、バリア金属層１８とは別種の金属材料からなる電極プラグ１９から形成されている。ｎチャネル型ＭＩＳＦＥＴＲＴのドレインであるｎ型半導体領域１０に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１４に穿孔された接続孔内に堆積したバリア金属層２０、バリア金属層２０とは別種の金属材料からなる電極プラグ２１から形成されている。ｎチャネル型ＭＩＳＦＥＴＬＴ、ＲＴの共通ソースであるｎ型半導体領域７に電気的に接続する電極プラグ構造体は、第１の配線層間絶縁膜１４に穿孔された接続孔内に堆積したバリア金属層２２、バリア金属層２２とは別種の金属材料からなる電極プラグ２３から形成されている。バリア金属層１８、２０、２２の材料は窒化チタンを用い、電極プラグ１９、２１、２３の主材料はタングステンを用いるのが一般的である。

キャップ絶縁膜１１および側壁スペーサ１２が窒化シリコン膜から成ることを前述したが、それはバリア金属層２２および電極プラグ２３からなる電極プラグ構造体が形成される接続孔が、図１に示したような自己整合的に開孔する構造にするためである。この技術は、ゲート電極５、９と電極プラグ構造体間の見かけの距離（平面上での配置距離）をゼロにできるため、メモリセル面積の低減に有効である。

第１の配線１５、１６、１７上には、第２の配線層間絶縁膜（第１の層間絶縁膜）２４が成膜され、第１の配線１５、１７のそれぞれに達する電極プラグ構造体が形成されている。なお、図１中では図示されない第１の配線１６に達する電極プラグ構造体も形成されている。第１の配線１５に電気的に接続する電極プラグ構造体は、第２の配線層間絶縁膜２４に穿孔された接続孔内に堆積したバリア金属層２５、バリア金属層２５とは別種の金属材料からなる電極プラグ２６から形成されている。第１の配線１７に電気的に接続する電極プラグ構造体は、第２の配線層間絶縁膜２４に穿孔された接続孔内に堆積したバリア金属層２７、バリア金属層２７とは別種の金属材料からなる電極プラグ２８から形成されている。バリア金属層２５、２７の材料は窒化チタンを用い、電極プラグ２６、２８の主材料はタングステンを用いるのが一般的である。

図２は、後の工程で磁気抵抗素子部となる積層膜を堆積した時点の断面を図示したものである。その積層膜は、下層から下部電極形成膜（第１の金属膜）ＢＥ、磁気固定層形成膜（第１の磁化膜）ＭＰ、絶縁層形成膜（第１の絶縁膜）ＭＩ、磁気自由層形成膜（第２の磁化膜）ＭＦ、上部電極形成膜（第２の金属膜）ＵＥ、および加工マスク用多結晶シリコン膜（第１の薄膜）ＰＳとなっている。加工マスク用多結晶シリコン膜ＰＳは、スパッタリング法を用いて、約３００℃以下の温度下で成膜することが好適である。ここで、各膜の膜厚および材料を例示する。下部電極形成膜ＢＥは膜厚２０ｎｍ程度のルテニウム膜、磁気固定層形成膜ＭＰは膜厚１５ｎｍ程度の強磁性材料（例えばコバルト）膜、絶縁層形成膜ＭＩは膜厚２ｎｍ程度の酸化マグネシウム膜、磁気自由層形成膜ＭＦは膜厚１５ｎｍ程度の強磁性材料（例えばＣｏＦｅＢ）膜、上部電極形成膜ＵＥは膜厚５０ｎｍ程度のルテニウム膜あるいはルテニウム膜上に他の金属を積層した膜を用いる。加工マスク用多結晶シリコン膜ＰＳの膜厚（第１の膜厚）は、製造プロセスの最小加工寸法（１Ｆ）よりも厚くする。例えば、４５ｎｍが１Ｆであるならば、加工マスク用多結晶シリコン膜ＰＳの膜厚を約６０ｎｍにする等である。これは、後述の工程と関連するので、図５にて補足説明する。また、加工マスク用多結晶シリコン膜ＰＳは、後の工程で下層の上部電極形成膜ＵＥ、磁気自由層形成膜ＭＦ、絶縁層形成膜ＭＩ、磁気固定層形成膜ＭＰ、および下部電極形成膜ＢＥからなる積層膜をエッチング加工する際のマスクとなるので、この積層膜とはエッチング選択比が異なることが求められる。

次に、図３に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、加工マスク用多結晶シリコン膜ＰＳを共通ソース線（第１の配線１６）の直上で線対称にスリット状に分断する。図３中では、加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２がその分断後である。なお、図４は、加工マスク用多結晶シリコン膜ＰＳを加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２に分断した時点での要部平面図であり、この図４中のＡ−Ａ線に沿った断面が図３に相当する。その後、基板１上に酸化シリコン膜（第２の薄膜）ＳＷを堆積する。この酸化シリコン膜ＳＷの膜厚（第２の膜厚）は、加工マスク用多結晶シリコン膜ＰＳ１と加工マスク用多結晶シリコン膜ＰＳ２との分断距離（第１の間隔）Ｌ１の半分より小さいものとする。例えば、加工マスク用多結晶シリコン膜ＰＳ１と加工マスク用多結晶シリコン膜ＰＳ２との間の距離が約９０ｎｍである場合には、酸化シリコン膜ＳＷの堆積膜厚は約４０ｎｍとする、などである。膜厚の設定に関しては、次工程の図５にて補足説明する。また、酸化シリコン膜ＳＷは、後の工程で加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２と、上部電極形成膜ＵＥ、磁気自由層形成膜ＭＦ、絶縁層形成膜ＭＩ、磁気固定層形成膜ＭＰおよび下部電極形成膜ＢＥからなる積層膜とをエッチング加工する際のマスクとなるので、これら加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２および積層膜とはエッチング選択比が異なることが求められる。

図５は、図３および図４を用いて説明した前工程で堆積した酸化シリコン膜ＳＷを、異方性ドライエッチング技術を用いてエッチングした直後の要部断面を示している。先に形成した加工マスク用多結晶シリコン膜ＰＳ１および加工マスク用多結晶シリコン膜ＰＳ２の側壁に、酸化シリコン膜からなる側壁スペーサＳＷＬおよびＳＷＲが形成される。なお、図６は、側壁スペーサＳＷＬおよびＳＷＲを形成した時点での要部平面図であり、この図６中のＡ−Ａ線に沿った断面が図５に相当する。図５および図６に示したように、側壁スペーサＳＷＬと側壁スペーサＳＷＲとは互いに分断されていることが必要であり、その隙間を１Ｆ未満にすることが、本実施の形態の重要点である。通常、側壁スペーサＳＷＬ、ＳＷＲの幅は、加工前の酸化シリコン膜ＳＷの膜厚と同等までにしかできない。例えば、酸化シリコン膜ＳＷの膜厚が約６５ｎｍであれば、側壁スペーサＳＷＬ、ＳＷＲの幅も約６５ｎｍが限度である。従って、側壁スペーサＳＷＬと側壁スペーサＳＷＲとの間に１Ｆ未満の隙間を設けるためには、加工マスク用多結晶シリコン膜ＰＳ（ＰＳ１、ＰＳ２）の膜厚をＴＰＳとし、酸化シリコン膜ＳＷの膜厚をＴＳＷとすると、
（１）Ｌ１＞ＴＳＷ×２
（２）Ｌ１−２×ＴＳＷ＜１Ｆ
の２つの式を満たすように設計する。

次に、図７および図８に示すように、加工マスク用多結晶シリコン膜ＰＳ１、ＰＳ２および側壁スペーサＳＷＬ、ＳＷＲをマスクとしてＴＭＲ膜（下部電極形成膜ＢＥ、磁気固定層形成膜ＭＰ、絶縁層形成膜ＭＩ、磁気自由層形成膜ＭＦおよび上部電極形成膜ＵＥ）を異方的にドライエッチングし、ＴＭＲ膜を分断する。それにより、分断されたＴＭＲ膜に間隔１Ｆ未満の隙間ＳＰＣを設ける。隣接するＴＭＲ膜を電気的に絶縁するため、下部電極形成膜ＢＥも分断することが必要である。なお、図８は、隙間ＳＰＣを形成した時点での要部平面図であり、この図８中のＡ−Ａ線に沿った断面が図７に相当する。

次に、図９および図１０に示すように、ＴＭＲ膜（下部電極形成膜ＢＥ、磁気固定層形成膜ＭＰ、絶縁層形成膜ＭＩ、磁気自由層形成膜ＭＦおよび上部電極形成膜ＵＥ）の一部の平面外周部の分断を行う。すなわち、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜ＲＥＳでＴＭＲ膜外周の加工位置を決定した後、そのフォトレジスト膜ＲＥＳをマスクとした異方性ドライエッチングを施す。それにより、多結晶シリコンのハードマスクＰＳＬ、ＰＳＲの平面外周パターンが決定され、さらに多結晶シリコンのハードマスクＰＳＬ、ＰＳＲ下のＴＭＲ膜（下部電極形成膜ＢＥ、磁気固定層形成膜ＭＰ、絶縁層形成膜ＭＩ、磁気自由層形成膜ＭＦおよび上部電極形成膜ＵＥ）の平面外周パターンが決定される。なお、図１０中のＡ−Ａ線に沿った断面が図９に相当する。

次に、図１１および図１２に示すように、アッシング処理および洗浄処理によりフォトレジスト膜ＲＥＳを除去した後、多結晶シリコンからなるハードマスクＰＳＬ、ＰＳＲを等方的にドライエッチングして除去する。なお、図１２中のＡ−Ａ線に沿った断面が図１１に相当する。

次に、図１３に示すように、側壁スペーサＳＷＬ、ＳＷＲおよびＴＭＲ膜（下部電極形成膜ＢＥ、磁気固定層形成膜ＭＰ、絶縁層形成膜ＭＩ、磁気自由層形成膜ＭＦおよび上部電極形成膜ＵＥ）のパターニングを行う。すなわち、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜ＲＥＳ２でＴＭＲ膜外周の加工位置を決定した後、そのフォトレジスト膜ＲＥＳ２をマスクとした異方性ドライエッチングを施す。それにより、記憶素子ＭＥＭＬ側では、下部電極層ＢＥ１、磁化固定層ＭＰ１、薄膜絶縁層ＭＩ１、磁化自由層ＭＦ１および上部電極層ＵＥ１が形成され、記憶素子ＭＥＭＲ側では、下部電極層ＢＥＲ、磁化固定層ＭＰ２、薄膜絶縁層ＭＩ２、磁化自由層ＭＦ２および上部電極層ＵＥ２が形成される。なお、図１３中のＡ−Ａ線に沿った断面は、フォトレジスト膜ＲＥＳ２を省略すれば、前述の図１１と同様になる。その後、図１４に示すように、アッシング処理および洗浄処理によりフォトレジスト膜ＲＥＳ２を除去する。ここで、図１５は、フォトレジスト膜ＲＥＳ２を除去した時点での、ＴＭＲ膜および側壁スペーサＳＷＬの外形を示す斜視図である。

次に、図１６および図１７に示すように、側壁スペーサＳＷＬ、ＳＷＲをマスクとして上部電極層ＵＥ１、ＵＥ２、磁化自由層ＭＦ１、ＭＦ２、薄膜絶縁層ＭＩ１、ＭＩ２および磁化固定層ＭＰ１、ＭＰ２をドライエッチングする。それにより、記憶素子ＭＥＭＬ側では、記憶素子ＭＥＭＬのＴＭＲ膜となる下部電極層ＢＥＬ、磁化固定層ＭＰＬ、薄膜絶縁層ＭＩＬ、磁化自由層ＭＦＬおよび上部電極層ＵＥＬが形成され、記憶素子ＭＥＭＲ側では、下部電極層ＢＥＲ、磁化固定層ＭＰＲ、薄膜絶縁層ＭＩＲ、磁化自由層ＭＦＲおよび上部電極層ＵＥＲが形成される。下部電極層ＢＥ１、ＢＥ２（図１６および図１７では下部電極層ＢＥＬ、ＢＥＲとなっている）は、バリア金属層２５および電極プラグ２６からなる電極プラグ構造体、もしくはバリア金属層２７および電極プラグ２８からなる電極プラグ構造体と、ＴＭＲ膜とを接続する導電経路として、エッチングせずに残す。

ところで、下部電極層ＢＥＬ、ＢＥＲ下の電極プラグ構造体（バリア金属層２５および電極プラグ２６と、バリア金属層２７および電極プラグ２８）の表面には、凹凸が形成されやすく、電極プラグ構造体上でＴＭＲ膜がパターニングされると、所望の特性のＴＭＲ膜が得られなくなるおそれがある。そのため、記憶素子ＭＥＭＬ、ＭＥＭＲのＴＭＲ膜となる下部電極層ＢＥＬ、ＢＥＲ、磁化固定層ＭＰＬ、ＭＰＲ、薄膜絶縁層ＭＩＬ、ＭＩＲ、磁化自由層ＭＦＬ、ＭＦＲおよび上部電極層ＵＥＬ、ＵＥＲは、平面でその電極プラグ構造体と重ならない位置でパターニングされることが好ましく、本実施の形態においても、ＴＭＲ膜となるこれらの薄膜は、平面でその電極プラグ構造体と重ならない位置でパターニングする（図１６参照）。

次に、図１８に示すように、基板１上の全面に酸化シリコン膜（第２の層間絶縁膜）ＩＮＳ１を堆積する。この酸化シリコン膜ＩＮＳ１は、次の配線層間膜として使用する。

次に、図１９に示すように、酸化シリコン膜ＩＮＳ１にＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施して、酸化シリコン膜ＩＮＳ１の表面を平坦化する。この時、エッチングマスクとして使用してきた側壁スペーサＳＷＬ、ＳＷＲも、このＣＭＰ処理で同時に除去する。そして、上部電極層ＵＥＬ、ＵＥＲの表面が完全に露出される。

次に、図２０に示すように、基板１上の全面に配線層となる金属膜を堆積した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、その金属膜をビット線ＢＬの形状に加工する。そのビット線ＢＬとなる金属膜としては、チタン膜、主導電層となるアルミニウム合金膜および窒化チタン膜をスパッタリング法により順次堆積した積層膜を例示することができる。ビット線ＢＬは、ＴＭＲ膜の上部電極層ＵＥＬ、ＵＥＲと接続する。この後も必要に応じて配線層形成工程を付加する。

本実施の形態のようにして、スピン注入型の記憶素子ＭＥＭＬ、ＭＥＭＲを形成し、配線することにより、側壁スペーサＳＷＬ、ＳＷＲを使用しない他の方法では実現不可能であった、隣接するＴＭＲ膜間の隙間ＳＰＣ（記憶素子ＭＥＭＬと記憶素子ＭＥＭＲとの間の距離）の最小値が１Ｆ未満となる記憶素子アレイを形成することが可能になる。本実施の形態によれば、例えばこの隙間ＳＰＣを約０．３Ｆとすることができ、その際の記憶素子１個当たりの面積として約６Ｆ^２を実現できる。一方、側壁スペーサＳＷＬ、ＳＷＲを使用しない他の方法では、記憶素子１個当たりの面積が７Ｆ^２〜７．５Ｆ^２となることから、本実施の形態の製造方法を用いることにより、記憶素子の面積を低減することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体集積回路装置の製造方法は、例えばＴＭＲ膜による記憶素子の面積の低減が望まれる半導体集積回路装置の製造工程に適用することができる。

１ 基板
２ ｐ型ウエル
３ 素子分離溝
４ ゲート絶縁膜
５ ゲート電極
６、７ ｎ型半導体領域
８ ゲート絶縁膜
９ ゲート電極
１０ ｎ型半導体領域
１１ キャップ絶縁膜
１２ 側壁スペーサ
１３ 低抵抗シリサイド層
１４ 第１の配線層間絶縁膜
１５、１６、１７ 第１の配線
１８ バリア金属層
１９ 電極プラグ
２０ バリア金属層
２１ 電極プラグ
２２ バリア金属層
２３ 電極プラグ
２４ 第２の配線層間絶縁膜（第１の層間絶縁膜）
２５ バリア金属層
２６ 電極プラグ
２７ バリア金属層
２８ 電極プラグ
１０１ 基板
１０２ ｐ型ウエル
１０３ 素子分離溝
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６、１０７ ｎ型半導体領域
１０８ ゲート絶縁膜
１０９ ゲート電極
１１０ ｎ型半導体領域
１１１ キャップ絶縁膜
１１２ 側壁スペーサ
１１３ 低抵抗シリサイド層
１１４ 第１の配線層間絶縁膜
１１５、１１６、１１７ 第１の配線
１１８ バリア金属層
１１９ 電極プラグ
１２０ バリア金属層
１２１ 電極プラグ
１２２ バリア金属層
１２３ 電極プラグ
１２４ 第２の配線層間絶縁膜
１２５ バリア金属層
１２６ 電極プラグ
１２７ バリア金属層
１２８ 電極プラグ
１２９ 下部電極層
１３０ 固定磁化層
１３１ 薄膜絶縁層
１３２ 自由磁化層
１３３ 上部電極層
１３４ 下部電極層
１３５ 固定磁化層
１３６ 薄膜絶縁層
１３７ 自由磁化層
１３８ 上部電極層
１３９ 第３の配線層間絶縁膜
１４０ 第２の配線
ＢＥ 下部電極形成膜（第１の金属膜）
ＢＥ１、ＢＥ２、ＢＥＬ、ＢＥＲ 下部電極層
ＢＬ ビット線
ＩＮＳ１ 酸化シリコン膜（第２の層間絶縁膜）
ＬＴ、ＲＴ ｎチャネル型ＭＯＳＦＥＴ
ＭＥＭＬ、ＭＥＭＲ 記憶素子
ＭＦ 磁気自由層形成膜（第２の磁化膜）
ＭＦ１、ＭＦ２、ＭＦＬ、ＭＦＲ 磁化自由層
ＭＩ 絶縁層形成膜（第１の絶縁膜）
ＭＩ１、ＭＩ２、ＭＩＬ、ＭＩＲ 薄膜絶縁層
ＭＰ 磁気固定層形成膜（第１の磁化膜）
ＭＰ１、ＭＰ２、ＭＰＬ、ＭＰＲ 磁化固定層
ＰＳ、ＰＳ１、ＰＳ２ 加工マスク用多結晶シリコン膜（第１の薄膜）
ＰＳＬ、ＰＳＲ ハードマスク
ＲＥＳ、ＲＥＳ２ フォトレジスト膜
ＳＰＣ 隙間
ＳＷ 酸化シリコン膜（第２の薄膜）
ＳＷＬ、ＳＷＲ 側壁スペーサ
ＵＥ 上部電極形成膜（第２の金属膜）
ＵＥ１、ＵＥ２、ＵＥＬ、ＵＥＲ 上部電極層

Claims (9)

1. 抵抗変化素子と能動素子とから形成される記憶素子を複数有し、隣接する前記抵抗変化素子間の距離が製造ルールにおける最小加工寸法未満となっている半導体集積回路装置の製造方法であって、
   （ａ）半導体基板上に前記能動素子を形成する工程、
   （ｂ）前記半導体基板上に前記能動素子と電気的に接続する抵抗変化膜を形成する工程、
   （ｃ）前記抵抗変化膜と異なるエッチング選択比を有し、前記最小加工寸法より厚い第１の膜厚の第１の薄膜を前記抵抗変化膜上に形成し、前記第１の薄膜に第１の間隔のスリットを形成する工程、
   （ｄ）前記スリットが形成された前記第１の薄膜の存在下で、前記スリット内を含む前記第１の薄膜上に、前記抵抗変化膜および前記第１の薄膜と異なるエッチング選択比を有する第２の膜厚の第２の薄膜を形成する工程、
   （ｅ）前記第２の薄膜を異方的にエッチングし、前記第２の薄膜を前記スリットにおける前記第１の薄膜の側壁に残す工程、
   （ｆ）前記（ｅ）工程後、前記第１の薄膜および前記第２の薄膜をマスクとして前記スリット下の前記抵抗変化膜をエッチングする工程、
   （ｇ）前記抵抗変化膜をパターニングして前記抵抗変化素子を形成する工程、
   を含み、
   前記スリットの前記第１の間隔は、前記第２の薄膜の前記第２の膜厚の２倍より大きく、
   前記スリットの前記第１の間隔から前記第２の薄膜の前記第２の膜厚の２倍を引いた値は、前記製造ルールにおける前記最小加工寸法より小さいことを特徴とする半導体集積回路装置の製造方法。
2. 請求項１記載の半導体集積回路装置の製造方法において、
   前記第１の薄膜は、多結晶シリコン膜であり、
   前記第２の薄膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
3. 請求項１記載の半導体集積回路装置の製造方法において、
   前記抵抗変化膜は、スピン注入型磁気抵抗変化素子であることを特徴とする半導体集積回路装置の製造方法。
4. 請求項３記載の半導体集積回路装置の製造方法において、
   前記抵抗変化膜は、下層から第１の金属膜、第１の磁化膜、第１の絶縁膜、第２の磁化膜および第２の金属膜を積層した積層膜であることを特徴とする半導体集積回路装置の製造方法。
5. 請求項４記載の半導体集積回路装置の製造方法において、
   前記第１の金属膜は、ルテニウム膜であり、
   前記第１の磁化膜および前記第２の磁化膜は、強磁性材料膜であり、
   前記第１の絶縁膜は、酸化マグネシウム膜であり、
   前記第２の金属膜は、ルテニウム膜あるいはルテニウム膜上に他の金属を積層した積層膜であることを特徴とする半導体集積回路装置の製造方法。
6. 能動素子と磁気抵抗変化素子とを直列接続したスピン注入型磁性記憶素子を複数有するメモリアレイを含む半導体集積回路装置の製造方法であって、
   （ａ）半導体基板上に前記能動素子を形成する工程、
   （ｂ）前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜に前記能動素子と電気的に接続する電極プラグ構造体を形成する工程、
   （ｃ）前記第１の層間絶縁膜上に前記電極プラグ構造体と接続する第１の金属膜を形成する工程、
   （ｄ）前記第１の金属膜上に、第１の磁化膜、第１の絶縁膜、第２の磁化膜、第２の金属膜、および前記第２の金属膜とはエッチング選択比が異なり、製造ルールにおける最小加工寸法より厚い第１の薄膜を順次形成する工程、
   （ｅ）隣接する前記スピン注入型磁性記憶素子の境界線となる位置において、前記境界線を含み、かつ前記境界線に対して線対称となるように、前記第１の薄膜に第１の間隔のスリットを形成する工程、
   （ｆ）前記スリットが形成された前記第１の薄膜の存在下で、前記スリット内を含む前記第１の薄膜上に、前記第１の薄膜および前記第２の金属膜と異なるエッチング選択比を有する第２の膜厚の第２の薄膜を形成する工程、
   （ｇ）前記第２の薄膜を異方的にエッチングし、前記第２の薄膜を前記スリットにおける前記第１の薄膜の側壁に残す工程、
   （ｈ）前記（ｇ）工程後、前記第１の薄膜および前記第２の薄膜をマスクとして前記スリット下の前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜をエッチングし、前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜を電気的に分断する工程、
   （ｉ）前記（ｈ）工程後、前記第１の薄膜を除去する工程、
   （ｊ）前記（ｉ）工程後、前記第２の薄膜をパターニングし、パターニングされた前記第２の薄膜をマスクとして前記第２の金属膜、前記第２の磁化膜、前記第１の絶縁膜、前記第１の磁化膜、および前記第１の金属膜をエッチングし、前記磁気抵抗変化素子を形成する工程、
   （ｋ）前記（ｊ）工程後、前記半導体基板上に前記第２の薄膜と同じ研磨速度を有する第２の層間絶縁膜を形成する工程、
   （ｌ）前記第２の層間絶縁膜および前記第２の薄膜の表面に対して平坦化除去処理を施し、前記第２の金属膜の表面を前記第２の層間絶縁膜の表面に露出させる工程、
   （ｍ）前記第２の層間絶縁膜上に、前記第２の金属膜と接続する配線を形成する工程、
   を含み、
   前記スリットの前記第１の間隔は、前記第２の薄膜の前記第２の膜厚の２倍より大きく、
   前記スリットの前記第１の間隔から前記第２の薄膜の前記第２の膜厚の２倍を引いた値は、前記製造ルールにおける前記最小加工寸法より小さいことを特徴とする半導体集積回路装置の製造方法。
7. 請求項６記載の半導体集積回路装置の製造方法において、
   前記第１の薄膜は、多結晶シリコン膜であり、
   前記第２の薄膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
8. 請求項６記載の半導体集積回路装置の製造方法において、
   前記第２の薄膜および前記第２の層間絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
9. 請求項６記載の半導体集積回路装置の製造方法において、
   前記第１の金属膜は、ルテニウム膜であり、
   前記第１の磁化膜および前記第２の磁化膜は、強磁性材料膜であり、
   前記第１の絶縁膜は、酸化マグネシウム膜であり、
   前記第２の金属膜は、ルテニウム膜あるいはルテニウム膜上に他の金属を積層した積層膜であることを特徴とする半導体集積回路装置の製造方法。

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