TWI556353B - 磁阻元件及其製造方法 - Google Patents

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Description

磁阻元件及其製造方法
本文描述之實施例大致上係關於一種磁阻元件及其製造方法。
一磁阻元件使用於(例如)一磁性隨機存取記憶體之一記憶體單元或諸如一可重組態邏輯電路之一自旋轉移扭矩切換場效電晶體(FET)之一LSI中。在此情況中，該磁阻元件被圖案化為一導柱。因為該磁阻元件由一硬材料製成，所以該磁阻元件之此圖案化係使用所謂的物理蝕刻來執行。
然而，因為物理蝕刻係藉由使原子碰撞一材料而物理刮除待蝕刻之材料之一蝕刻方法，所以該材料被再沈積於該經圖案化之磁阻元件之側壁上，即，發生一所謂的再沈積現象。此再沈積現象在該磁阻元件之一記錄層與參考層之間產生一短路。
為防止此短路，已開發在圖案化該磁阻元件期間或之後氧化形成於該磁阻元件之側壁上之再沈積層之一製程。然而，若採用此製程，則亦非意欲地氧化該磁阻元件之記錄層及參考層之邊緣。此使該磁阻元件之特性退化(例如，增加該元件阻抗)。
一般而言，根據一實施例，一種磁阻元件包含具有一可變且垂直磁化之一儲存層、該儲存層上之一穿隧障壁層、該穿隧障壁層上具有一不可變且垂直磁化之一參考層、該 參考層上之一硬遮罩層、及該參考層與該硬遮罩層之側壁上之一側壁間隔層。該參考層之一平面內大小小於該儲存層之一平面內大小。該儲存層之平面內大小與該參考層之平面內大小之間之一差為2奈米或更小。該側壁間隔層包含選自一金剛石、DLC、BN、SiC、B4C、Al2O3及AlN之一群組之一材料。
下文將參考隨附圖式解釋實施例。
1.基本結構
下文將解釋在未使一磁阻元件之特性退化之情況下藉由該再沈積現象防止一短路之一基本結構。
圖1展示該磁阻元件之基本結構。
穿隧障壁層12形成於儲存層(磁性自由層)11上。參考層(磁性釘扎層)13形成於穿隧障壁層12上。硬遮罩層14形成於參考層13上。
儲存層11係具有一可變磁化方向之一磁性層，且參考層13係具有一不可變磁性方向之一磁性層。此結構係一所謂的頂銷結構。
儲存層11及參考層13具有一大小差。即，參考層13之平面內大小(例如，當該層為圓形時之直徑)小於儲存層11之平面內大小。此使得可防止儲存層11與參考層13之間之一短路。
更特定言之，在此結構中最初藉由物理蝕刻來圖案化參考層13。在此狀態中，於參考層13之側壁上沈積再沈積層 16。在圖案化參考層13後，藉由物理蝕刻來圖案化儲存層11。在此狀態中，於儲存層11之側壁上沈積再沈積層15。然而，因為儲存層11及參考層13具有一大小差，所以再沈積層15與再沈積層16並未彼此接觸，且此藉由再沈積現象防止儲存層11與參考層13之間之一短路。
而且，因為再沈積層15與再沈積層16並未彼此接觸，所以無需在圖案化儲存層11及參考層13期間或之後氧化此等層。因此，可同時防止該磁阻元件之特性之退化(例如，增加元件阻抗)。
注意可藉由一離子束蝕刻(IBE)設備或反應性離子蝕刻(RIE)設備來執行物理蝕刻。當圖案化該磁阻元件時，氣體簇離子束(GCIB)蝕刻特別有利。
可意欲藉由側壁間隔層17增加儲存層11與參考層13之間之大小差。因此此係因為當使用側壁間隔層17時，可在不執行任何光刻製程(PEP)之情況下藉由自對準圖案化儲存層11。
近來，在反轉儲存層11之磁化時當前最頻繁採用使用一自旋動量轉移(SMT)現象之一所謂的自旋轉移扭矩方法。此係因為該方法可實現一磁化反向電流隨著一磁阻元件之大小減小而減小之一可量測性，所以對於一未來大容量而言大概意欲使用該方法。
因為該磁阻元件可無關於其形狀而縮減大小，所以當儲存層11及參考層13具有垂直磁化時該自旋轉移扭矩方法特別有效。
當儲存層11及參考層13具有平面內磁化時，必須賦予該磁阻元件磁性形狀各向異性。因為形狀控制受限，所以縮減大小並未意欲磁性形狀各向異性。更特定言之，必須賦予具有平面內磁化之一磁阻元件超過1之一縱橫比(平面內縱橫比)作為一形狀。另一方面，對於具有垂直磁化之一磁阻元件而言，一縱橫比1係足夠的。
本文提及之「垂直磁化」意謂剩餘磁化之方向垂直於或幾乎垂直於儲存層11及參考層13之膜表面(上表面/下表面)。在此說明書中，「幾乎垂直」意謂剩餘磁化之方向相對於儲存層11及參考層13之膜表面落入45°<θ90°之範圍內。
當儲存層11及參考層13具有垂直磁化時，可減小該磁阻元件之大小，但是歸因於側壁間隔層17在一橫向方向上之厚度(垂直於參考層13之側壁之一方向上之厚度)產生關於自旋注入效率之一新問題。
即，當側壁間隔層17在該橫向方向上之厚度t增加時，儲存層11與參考層13之間之大小差增加，且自參考層13至儲存層11之自旋注入效率歸因於此大小差而降低。自旋注入效率之降低對磁性反轉效率產生一直接影響，且因此必須防止自旋注入效率之降低。
當檢查到此現象時，發現若對於儲存層11與參考層13之間之零大小差而言該自旋注入效率為80%或更大，則可在對磁性反轉特性不產生任何重大的影響之情況下執行該磁性反轉。
此值80%係基於(例如)下列背景。
即，可藉由提高用於驅動一驅動器(FET)之一驅動電壓而增加可供應給一磁阻元件之一電流值，且可增加之電流值之一最大值歸因於(例如)該驅動器之崩潰電壓係約1.2倍的設計值。就此而言，即使該自旋注入效率在採用此基本結構時變為0.8倍(80%)的該設計值，亦可藉由增加該驅動器之驅動電壓、藉由設定該驅動電壓為一可容許最大值，及如上所述使供應給該磁阻元件之電流值為約1.2倍的該設計值來補償自旋注入效率之降低。
因此，假設對於儲存層11與參考層13之間之零大小差而言該自旋注入效率為80%或更大，則可在對磁性反轉特性不產生任何重大的影響之情況下執行該磁性反轉。
如圖3中所示，亦發現儲存層11與參考層13之間之大小差必須大於0奈米且大於2奈米或更小，以使對於該零大小差而言該自旋注入效率為80%或更大。即，發現側壁間隔層17在該橫向方向上之厚度t必須被設定在0<t1奈米之範圍內。
注意儲存層11與參考層13之間之大小差係穿過此等層之中心點O之一直線上之平面內大小之間之差，且等於該側壁間隔層17在該橫向方向上之厚度t之兩倍。亦注意側壁間隔層17之厚度t包含再沈積層16在該橫向方向上之厚度。
參考圖3，當儲存層11與參考層13之間之大小差為零時該自旋注入效率為1。
然而，同時發現當側壁間隔層17在該橫向方向上之厚度t為1奈米或更小時，由諸如氧化矽或氮化矽之一般材料製造之側壁間隔層17不能承受物理蝕刻且因此不能達成如一遮罩層般之一充分效果。
因此，由於該基本結構，在圖案化儲存層11時即使側壁間隔層17在該橫向方向上之厚度為1奈米或更小，亦提出能夠充分用作用於物理蝕刻之一遮罩層之一材料作為側壁間隔層17。
該材料之實例係金剛石、類金剛石碳(DLC)、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN。
如表格1中所示，此等材料比儲存層11及形成於儲存層11下方之一下電極層硬。而且，此等材料係絕緣體。
注意如側壁間隔層17，硬遮罩層14可含有金剛石、 DLC、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN之一者。在此情況中，硬遮罩層14及側壁間隔層17可由相同材料製造。
儲存層11及參考層13之平面內形狀並未受到特別限制。雖然該平面內形狀在圖1中所示之實例中為一圓形，但是該平面內形狀亦可為如圖2中所示之一橢圓形。
在如上所述之頂銷型磁阻元件之基本結構中，於該儲存層與該參考層之間產生大小差，藉此在不氧化該等再沈積層之情況下防止該儲存層與該參考層之間之一短路。而且，為使對於該儲存層與該參考層之間之零大小差而言該儲存層之自旋注入效率為80%或更大，使其等之間之大小差大於0奈米且大於2奈米或更小。而且，該側壁間隔層由比該儲存層硬之一材料製造，以致即使該大小差被設定在上文提及之範圍內亦可精確地圖案化該儲存層。
自前述而言，可在未使該磁阻元件之特性退化之情況下防止藉由該再沈積現象導致之一短路。
2.實施例 (1)第一實施例
圖4展示該磁阻元件之第一實施例。
此實施例係針對包含單層側壁間隔層17之一垂直磁化、頂銷型磁阻元件。
在下電極(LE)21上形成下層(UL)22作為一下伏層。在下層22上形成儲存層(磁性自由層)11。在該儲存層11上形成穿隧障壁層12。在穿隧障壁層12上形成介面層18。
在介面層18上形成參考層(磁性釘扎層)13。在參考層13上形成非磁性層23。在非磁性層23上形成位移調整層(磁性層)24。在位移調整層24上形成非磁性層25。在該非磁性層25上形成硬遮罩層14。在硬遮罩層14上形成上電極(UE)26。
儲存層11及參考層13具有一大小差。即，參考層13之平面內大小小於儲存層11之平面內大小。此防止儲存層11與參考層13之間之一短路。
在介面層18、參考層13、位移調整層24、非磁性層23及25以及硬遮罩層14上形成側壁間隔層17。
保護層27覆蓋儲存層11、穿隧障壁層12、參考層13、介面層18及位移調整層24，藉此保護其等不被水及類似物氧化、腐蝕。
儲存層11係具有一可變磁化方向之一磁性層，且參考層13係具有一不可變磁化方向之一磁性層。儲存層11及參考層13二者皆具有垂直磁化，藉由垂直磁化，剩餘磁化垂直於或幾乎垂直於其等之膜表面。
穿隧障壁層12含有(例如)MgO。
位移調整層24具有調整儲存層11之磁滯曲線之位移之一功能，該位移係藉由該磁阻元件之結構所致。位移調整層24在被添加給參考層13時達成該功能。位移調整層24含有(例如)Pt、Pd或Ir。
側壁間隔層17及硬遮罩層14由一硬材料製造，且含有(例如)金剛石、DLC、BN、SiC、B4C、Al2O3(藍寶石)、 Al2O3(微晶體)及AlN之一者。
保護層27含有(例如)一絕緣氮化物(例如，SiN、AlN或BN)。保護層27防止H2O及O2自一中間介電層擴散至該磁阻元件。意欲在250℃之一溫度或更大溫度下形成保護層27，以防止在穿隧障壁層12之側表面部分(該橫向方向上之端部分)中發生氧化還原反應。
(2)第二實施例
圖5展示該磁阻元件之第二實施例。
此實施例係該第一實施例之一修改。
此實施例與該第一實施例不同之處在於保護層27a及27b之結構。其他特徵與該第一實施例之特徵相同，因此將省略一重複解釋。
保護層27a含有(例如)Al2O3及MgO之一者。當保護層27a係氧化物膜或氮氧化物膜時，意欲在300℃之一溫度或更小溫度下形成保護層27a，以防止在穿隧障壁層12之側表面部分(該橫向方向上之端部分)中發生氧化反應。
而且，保護層27b含有(例如)SiN、AlN及BN之一者。當保護層27b係一氮化物膜時，意欲在250℃至350℃之一溫度下形成保護層27b，以防止在穿隧障壁層12之側表面部分中發生一還原反應。
當使用MgO作為穿隧障壁層12時保護層27a及27b之形成溫度特別有效。此係因為在此情況中，穿隧障壁層12之蝕刻表面(側表面)極不穩定且易於氧化/還原。
注意在此實施例中保護層之數目為2，但是該數目亦可 為3或更大。
(3)第三實施例
圖6展示該磁阻元件之第三實施例。
此實施例亦係該第一實施例之一修改。
此實施例與該第一實施例不同之處在於側壁間隔層17a及17b之結構。其他特徵與該第一實施例之特徵相同，因此將省略一重複解釋。
側壁間隔層17a可含有一絕緣氧化物，例如，Al2O3及MgO之一者。在此情況中，意欲在300℃之一溫度或更小溫度下形成側壁間隔層17a，以防止在穿隧障壁層12之側表面部分(該橫向方向上之端部分)中發生氧化反應。
而且，側壁間隔層17a亦可含有一絕緣氮化物，例如，SiN、AlN及BN之一者。在此情況中，意欲在250℃至350℃之一溫度下形成側壁間隔層17a，以防止在穿隧障壁層12之側表面部分中發生一還原反應。
側壁間隔層17b含有金剛石、DLC、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN之一者。
注意在此實施例中側壁間隔層之數目為2，但是該數目亦可為3或更大。
(4)第四實施例
圖7展示該磁阻元件之第四實施例。
此實施例係該第二實施例與該第三實施例之一組合。
側壁間隔層17a含有(例如)Al2O3、MgO、SiN、AlN及BN之一者。側壁間隔層17b含有金剛石、DLC、BN、SiC、 B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN之一者。
保護層27a含有(例如)Al2O3及MgO之一者。保護層27b含有(例如)SiN、AlN及BN之一者。
注意在此實施例中側壁間隔層之數目為2，但是該數目亦可為3或更大。亦注意在此實施例中保護層之數目為2，但是該數目亦可為3或更大。
(5)第五實施例
圖8展示該磁阻元件之第五實施例。
此實施例係針對該磁阻元件之一LSI之內部佈局。
磁阻元件MTJ具有(例如)該第一實施例至該第四實施例(圖4、5、6及7)中所示之結構。在此實施例中，磁阻元件MTJ之結構並未受到特別限制，因此將省略對其之一解釋。
磁阻元件MTJ即刻形成於接觸導通體(CB)28上方使下電極(LE)21被夾在該磁阻元件MTJ與該接觸導通體(CB)28之間。在磁阻元件MTJ上形成上電極(UE)26。在上電極(UE)26上形成導通體(V1)29。
下電極(LE)21具有減小形成於接觸導通體(CB)28之上表面上之一接縫或類似物導致之不均勻之一功能，藉此平坦化磁阻元件MTJ之下伏表面。磁阻元件MTJ之下伏表面(例如，下電極21之上表面)之粗糙度Ra較佳地為Ra0.3奈米。
上電極(UE)26減小導通體(V1)29與磁阻元件MTJ之間之所需對準精度，且在圖案化導通體(V1)29或其中待形成導 通體(V1)29之一通孔時亦用作一擋板。
注意亦可在此實施例中省略下電極(LE)21。在此情況中，直接在接觸導通體(CB)28上形成磁阻元件MTJ。
(6)第六實施例
圖9展示該磁阻元件之第六實施例。
此實施例亦係針對該磁阻元件之一LSI之內部佈局。
磁阻元件MTJ具有(例如)該第一實施例至該第四實施例(圖4、5、6及7)中所示之結構。磁阻元件MTJ之結構並未受到特別限制，因此在此實施例中亦將省略對其之一解釋。
在接觸導通體(CB)28上形成下電極(LE)21。在下電極(LE)21上形成磁阻元件MTJ。在磁阻元件MTJ上形成上電極(UE)26。在上電極(UE)26上形成導通體(V1)29。導通體(V1)29即刻定位於磁阻元件MTJ上方。
下電極(LE)21減小磁阻元件MTJ與接觸導通體(CB)28之間之所需對準精度，且在圖案化磁阻元件MTJ時亦可用作一擋板。
下電極(LE)21亦減小形成於接觸導通體(CB)28之上表面上之一接縫或類似物導致之不均勻。下電極21之上表面之粗糙度Ra較佳地為Ra0.3奈米。
注意在此實施例中亦可省略上電極(UE)26。在此情況中，直接在磁阻元件MTJ上形成導通體(V1)29。
(7)第七實施例
圖10展示該磁阻元件之第七實施例。
此實施例係該第五實施例與該第六實施例之一組合。
在接觸導通體(CB)28上形成下電極(LE)21。在下電極(LE)21上形成磁阻元件MTJ。在磁阻元件MTJ上形成上電極(UE)26。在上電極(UE)26上形成導通體(V1)29。
下電極(LE)21減小磁阻元件MTJ與接觸導通體(CB)28之間之所需對準精確度，且在圖案化磁阻元件MTJ時亦用作一擋板。
下電極(LE)21亦減小形成於接觸導通體(CB)28之上表面上之一接縫或類似物導致之不均勻。下電極21之上表面之粗糙度Ra較佳地為Ra0.3奈米。
上電極(UE)26減小導通體(V1)29與磁阻元件MTJ之間之所需對準精度，且在圖案化導通體(V1)29或其中待形成導通體(V1)29之一通孔時亦用作一擋板。
(8)第八實施例
圖11展示該磁阻元件之第八實施例。
此實施例係該第七實施例之一修改。
此結構係一中間插頭型結構，且具有同時圖案化下電極(LE)21及上電極(UE)26之一特徵。因此，下電極(LE)21及上電極(UE)26具有相同形狀。
而且，形成覆蓋下電極(LE)21、上電極(UE)26及磁阻元件MTJ之一保護層30。
保護層30含有(例如)SiN、AlN及BN之一者。意欲在250℃之一溫度或更高溫度下形成保護層30，以防止在磁阻元件MTJ之一穿隧障壁層(MgO)之側表面部分中發生氧化還 原反應。
因為同時圖案化下電極(LE)21及上電極(UE)26，所以此結構可減小光刻製程(PEP)。
3.製造方法
下文將解釋製造根據上文描述之實施例之磁阻元件之一方法。
首先，如圖12中所示，在下電極21上循序地形成底層22、儲存層11、穿隧障壁層12、介面層(例如CoFeB或CoFe)18、參考層13及硬遮罩層14。
儲存層11係一單一CoFeB層或包含CoFeB層之一堆疊膜。
參考層13係具有垂直磁化之一磁性層，例如，(Co/Pt)n、CoPt或FePt。穿隧障壁層12係(例如)MgO。
參考層13與介面層18之實際組合係(例如)(Co/Pt)n/CoFeB、FePt/CoFeB及CoPt/CoFeB。(Co/Pt)n意謂其中一次或多次交替堆疊一Co層及Pt層之一結構。
參考層13及介面層18之各者具有(例如)3奈米或更小之一厚度，且由含有50%或更多的Co、Fe或Ni之一磁性合金製造。
可添加一位移調整層給參考層13使一中間層被夾在該位移調整層與該參考層13之間。此層被稱為具有位移調整層之一參考層。具有位移調整層之參考層之配置係(例如)(Co/Pt)n(一位移調整層)/Ru(一中間層)/(Co/Pt)n(一參考層)/CoFeB(一中間層)。
參考層13及介面層18亦可用包含一位移調整層/中間層/介面層之一參考層取代。在此情況中，該參考層為(Co/Pt)n/Ru/CoFeB。
而且，可在無任何位移調整層之情況下調整儲存層11之磁滯曲線之位移。例如，可藉由憑藉使用TbCoFe/CoFeB調整Tb對CoFe之組份比率而將參考層13之明顯飽和磁化(凈MS)設定為零。可藉由對TbCoFe中之一富含Tb組份之側設定Tb之比率為60%至90%來形成其中TbCoFe/CoFeB之飽和磁化為零之一組份區域。
接著，藉由PEP在硬遮罩層14上形成一光阻圖案，且該光阻圖案用作一遮罩以藉由使用諸如離子束蝕刻或RIE之物理蝕刻圖案化硬遮罩層14。在此之後，移除該光阻圖案。
硬遮罩層14含有(例如)金剛石、DLC、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN之一者。
隨後，如圖13中所示，硬遮罩層14被用作一遮罩以藉由諸如離子束蝕刻(例如，GCIB蝕刻)之物理蝕刻來圖案化參考層13及介面層18。因為若使用一光阻作為一遮罩，則當藉由灰化移除該光阻時可氧化參考層13及介面層18，所以在此製程中使用硬遮罩層14作為一遮罩。
而且，藉由此離子束蝕刻在參考層13及介面層18之側壁上形成再沈積層。然而，如已描述，此在儲存層11與參考層13之間並未導致任何短路。此消除對氧化該等再沈積層之一製程之需要。注意圖13未展示再沈積層。
而且，意欲此離子束蝕刻以減小對參考層13及介面層18之蝕刻表面(側表面)之損壞。
當使用(例如)Ar離子時，在約為200 eV之一離子加速電壓下Ar離子在該橫向方向上相對於參考層13及介面層18之滲透厚度(來自硬遮罩層14之側表面在垂直於該側表面之一方向上之滲透厚度)約為1奈米。因此，可忽略不計對參考層13及介面層18之物理損壞、磁性損壞及結晶損壞。
注意離子束蝕刻之離子加速電壓較佳地為200 eV或更小。亦注意參考層13及介面層18之蝕刻必須在穿隧障壁層12之上表面處停止(MgO障壁停止)。離子束蝕刻之離子加速電壓更佳地為100 eV或更小，以藉由增加該等磁性層(參考層13及介面層18)與穿隧障壁層12之間之蝕刻選擇率促進MgO障壁停止，且減小對儲存層11之物理損壞。
亦可使用諸如He、H2、Ne、Ar、Xe、Kr、N2、CO、CO2或CH3OH之一氣體之RIE來代替離子束蝕刻圖案化參考層13及介面層18。
下列技術亦可應用於更可靠地執行MgO障壁停止。
在圖案化參考層13之初始階段中，在一相對較高蝕刻速率下進行參考層13之蝕刻。因此，在蝕刻到達介面層18之一時序或在稍微遲於蝕刻到達介面層18之一時序，將模式切換為其中在一相對較低蝕刻速率下蝕刻介面層18之一蝕刻模式。
更意欲在增加介面層18與穿隧障壁層12之間之蝕刻選擇率之條件下執行此蝕刻模式。
可藉由SIMS偵測離子束蝕刻之進行，且可藉由OES偵測RIE之進行。
藉由憑藉一離子束執行之穿隧障壁層12及介面層18之濺鍍臨限值之間之關係來判定蝕刻介面層18時該離子束之能量。本文提及之濺鍍臨限值係開始濺鍍(蝕刻)之一離子加速電壓。
當穿隧障壁層12係MgO時該濺鍍臨限值係約80 eV，且當介面層18含有含有諸如Co、Fe及Ni之金屬之一材料(例如，CoFeB)時該濺鍍臨限值係約20 eV。因此，如上所述，該離子加速電壓較佳地係100 eV或更小，且更佳地係在20 eV至80 eV之範圍中。
當採用上文提及之技術時，介面層18與穿隧障壁層12之間之蝕刻選擇率可被設定為5或更大，且亦可被設定為10或更大。此使得可能可靠地執行MgO障壁停止。
注意當藉由使用與上文描述之材料相同之材料在100 eV或更大之一離子加速電壓下執行蝕刻時，介面層18與穿隧障壁層12之間之蝕刻選擇率為1至3。
接著，如圖14中所示，形成覆蓋參考層13、硬遮罩層14及介面層18之硬材料層17'。如硬遮罩層14一般，硬材料層17'含有(例如)金剛石、DLC、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)及AlN之一者。
硬材料層17'係藉由(例如)熱ALD、電漿ALD、電漿CVD、IBD或濺鍍形成。而且，當形成硬材料層17'時，對參考層13、硬遮罩層14及介面層18之側壁之覆蓋率為高係 極為重要的。因此，在其他方法中，意欲藉由熱ALD或電漿ALD形成硬材料層17'，藉由熱ALD或電漿ALD該覆蓋率(側壁部分/場部分)為90%或更大且未在一圖案之邊緣部分中形成空隙。
在此之後，如圖15中所示，藉由物理蝕刻(例如，離子束蝕刻)蝕刻硬遮罩層17'，藉此在參考層13、硬遮罩層14及介面層18之側壁上形成側壁間隔層17。
注意意欲在一真空中連續執行自圖13中所示之MgO障壁停止至圖15中所示之側壁間隔層17之形成之製程。
隨後，如圖16中所示，硬遮罩層14及側壁間隔層17被用作遮罩以藉由物理蝕刻(例如，離子束蝕刻(例如，GCIB蝕刻))來圖案化穿隧障壁層12、儲存層11及底層22。
此離子束蝕刻在儲存層11及底層22之側壁上形成一再沈積層。然而，如已描述，此並未在儲存層11與參考層13之間導致任何短路。此使得無需氧化該再沈積層之一製程。注意圖16未展示再沈積層。
而且，意欲此離子束蝕刻以減小對儲存層11及底層22之蝕刻表面(側表面)之損壞。
注意意欲離子束蝕刻之離子加速電壓為200eV或更小。亦注意必須在下電極21之上表面處停止儲存層11及底層22之蝕刻。亦可採用蝕刻參考層13及介面層18時使用之技術，即，切換蝕刻期間之蝕刻模式之技術。
藉由上文描述之製程形成該磁阻元件。
在此之後，如(例如)圖17中所示形成覆蓋該磁阻元件之 一保護層27a。意欲在一真空中形成保護層27a以防止氧化該磁阻元件。
保護層27a係藉由(例如)熱ALD、電漿ALD、電漿CVD、IBD或濺鍍形成。在其他方法中，意欲藉由熱ALD或電漿ALD形成保護層27a，藉由熱ALD或電漿ALD該覆蓋率(側壁部分/場部分)為90%且未在一圖案之邊緣部分中形成空隙。
保護層27a含有(例如)Al2O3及MgO之一者，以穩定穿隧障壁層12之側表面部分(在橫向方向上之端部分)。意欲在300℃之一溫度或更小溫度下形成保護層27a，以防止在穿隧障壁層12之側表面部分中發生氧化還原反應。
此外，如圖(例如)18中所示在保護層27a上形成保護層27b。保護層27b含有(例如)SiN、AlN及BN之一者，以防止H2O及O2自一中間介電層擴散至該磁阻元件。
保護層27b係藉由(例如)熱ALD、電漿ALD、電漿CVD、IBD或濺鍍形成。在其他方法中，意欲藉由熱ALD或電漿ALD形成保護層27b，藉由熱ALD或電漿ALD該覆蓋率(側壁部分/場部分)為90%且未在一圖案之邊緣部分中形成空隙。
圖19、20、21及22描繪上文描述之製造方法之一修改。
此修改係針對該側壁間隔層包含兩層時之一製程。
首先，如圖19中所示，藉由上文描述之製造方法執行諸步驟直到藉由使用硬遮罩層14作為一遮罩圖案化參考層13及介面層18。
在此之後，形成覆蓋參考層13、硬遮罩層14及介面層18之絕緣層17a'。絕緣層17a'係藉由(例如)熱ALD、電漿ALD、電漿CVD、IBD或濺鍍形成。在其他方法中，意欲藉由熱ALD或電漿ALD形成絕緣層17a'，藉由熱ALD或電漿ALD該覆蓋率(側壁部分/場部分)為90%且未在一圖案之邊緣部分中形成空隙。
絕緣層17a'係藉由(例如)Al2O3及MgO形成。在此情況中，意欲在300℃之一溫度或更小溫度下形成絕緣層17a'，以防止在穿隧障壁層12之側表面部分(該橫向方向上之端部分)中發生氧化反應。
而且，絕緣層17a'係藉由(例如)SiN、AlN或BN形成。在此情況中，意欲在250℃之一溫度或更大溫度下形成絕緣層17a'，以防止在穿隧障壁層12之側表面部分中發生一還原反應。
隨後，如圖20中所示，在絕緣層17a'上形成硬材料層17b'。硬材料層17b'係藉由(例如)金剛石、DLC、BN、SiC、B4C、Al2O3(藍寶石)、Al2O3(微晶體)或AlN形成。
而且，硬材料層17b'係藉由(例如)熱ALD、電漿ALD、電漿CVD、IBD或濺鍍形成。在其他方法中，意欲藉由熱ALD或電漿ALD形成硬材料層17b'，藉由熱ALD或電漿ALD該覆蓋率(側壁部分/場部分)為90%或更大且未在一圖案之邊緣部分中形成空隙。
在此之後，如圖21中所示，藉由物理蝕刻(例如，離子束蝕刻)來蝕刻絕緣層17a'及硬材料層17b'，藉此在參考層 13、硬遮罩層14及介面層18之側壁上形成側壁間隔層17a及17b。
注意在此修改中亦意欲在一真空中連續執行自MgO障壁停止至側壁間隔層17a及17b之形成之製程。
接著，如圖22中所示，硬遮罩層14及側壁間隔層17a及17b被用作遮罩以藉由物理蝕刻(例如，離子束蝕刻(例如，GCIB蝕刻))來圖案化穿隧障壁層12、儲存層11及底層22。
藉由上文提及之製程形成該磁阻元件。
在此之後，以與上文描述之製造方法(圖17及18)中之方式相同之方式形成覆蓋該磁阻元件之保護層27a及27b。
4.應用實例
根據上文描述之實施例之磁阻元件可應用於一磁性隨機存取記憶體或自旋轉移扭矩切換FET。將在下文解釋該磁性隨機存取記憶體。
圖23展示該磁性隨機存取記憶體之一記憶體單元之一等效電路。
記憶體單元陣列MA中之記憶體單元MC具有包含磁阻元件MTJ及切換元件(例如，FET)T之一串聯電路。該串聯電路之一端子(磁阻元件MTJ之一端子)連接至位元線BLA，且該串聯電路之另一端子(切換元件T之一端子)連接至位元線BLB。切換元件T之一控制端子(例如，該FET之閘極電極)連接至字線WL。
第一控制電路31控制字線WL之電位。第二控制電路32控制位元線BLA及BLB之電位。
圖24展示該磁性隨機存取記憶體之記憶體單元之結構。
半導體基板41係(例如)一矽基板，且該基板之導電類型可為一p型或一n型。具有一STI結構之氧化矽層形成為半導體基板41中之元件隔離絕緣層42。
切換元件T係形成於半導體基板41之一表面區域中，更特定言之，係形成於由元件隔離絕緣層42包圍之一元件區域(作用區域)中。在此實施例中，切換元件T係一FET，且包含形成於半導體基板41中之兩個源極/汲極擴散層43及形成於該等擴散層之間之一通道區域上之閘極電極44。閘極電極44用作字線WL。
切換元件T係用絕緣層(例如，氧化矽)45覆蓋。在絕緣層45中形成一接觸孔，且在該接觸孔中形成接觸導通體(CB)28。接觸導通體28由諸如鎢(W)或銅(Cu)之一金屬材料製造。
接觸導通體28之下表面連接至該切換元件。在此實施例中，接觸導通體28與源極/汲極擴散層43直接接觸。
下電極21形成於接觸導通體28上。下電極21具有(例如)包含Ta(10奈米)/Ru(5奈米)/Ta(5奈米)之一堆疊結構。
磁阻元件MTJ形成於下電極21上，即，即刻形成於接觸導通體28上。上電極(例如，TiN)26形成於磁阻元件MTJ上。下電極26透過導通體(例如，Cu)29連接至位元線(例如，Cu)BLA。
圖25展示該磁性隨機存取記憶體之細節。
在該記憶體單元陣列中，磁阻元件MTJ形成於接觸導通 體(CB)28與上電極(UE)26之間。切換元件T係一FET。並未在一周邊電路中形成磁阻元件MTJ。
在此實施例中，金屬互連層M1至M4係四層，且藉由導通體V1至V4而彼此連接。位元線BLA及BLB形成於金屬互連層M1中。
圖26展示該記憶體單元陣列之一等效電路。
此記憶體單元陣列具有可藉由對一磁阻元件添加兩個切換元件(記憶體單元電晶體)增加供應給磁阻元件MTJ之最大電流之特徵。
參考圖26，一變黑區域等效於一記憶體單元MC。
例如，給磁阻元件M11添加兩個切換元件T11a及T11b。而且，給磁阻元件M12添加兩個切換元件T12a及T12b。而且，給磁阻元件M13添加兩個切換元件T13a及T13b。
圖27展示在如圖26中所示之記憶體單元陣列MA之一第一方向上之截面結構。圖28展示在如圖26中所示之記憶體單元陣列MA之一第二方向上之截面結構。
在此實施例中，金屬互連層M1至M4係四層，且以與圖25中之方式相同之方式藉由導通體V1至V4而彼此連接。位元線BLA及BLB形成於金屬互連層M1中。此實施例之互連層採用一所謂的鑲嵌結構。
例如，金屬互連層M1至M3及導通體V1至V4具有包含一障壁金屬層(例如，TiN/Ti)及一Cu層之一鑲嵌結構。注意作為最上層之金屬互連層M4不具備鑲嵌結構。
5.結論
每一實施例可在未使一磁阻元件之特性退化之情況下防止藉由該再沈積現象導致之一短路。
雖然已描述某些實施例，但是此等實施例僅以實例方式呈現，且不旨在限制本發明之範疇。實際上，本文描述之新穎的實施例可以多種其他形式具體實施；而且，在不脫離本發明之精神之情況下可對本文描述之實施例作出形式上的各種省略、替代及改變。隨附申請專利範圍及其等等效物旨在涵蓋將落入本發明之範疇及精神內之此等形式或修改。
11‧‧‧儲存層
12‧‧‧穿隧障壁層
13‧‧‧參考層
14‧‧‧硬遮罩層
15‧‧‧再沈積層
16‧‧‧側壁間隔層/再沈積層
17‧‧‧側壁間隔層
17'‧‧‧硬遮罩層/硬材料層
18‧‧‧介面層
21‧‧‧下電極
22‧‧‧底層
23‧‧‧非磁性層
24‧‧‧位移調整層
25‧‧‧非磁性層
26‧‧‧上電極
27‧‧‧保護層
27a‧‧‧保護層
27b‧‧‧保護層
28‧‧‧接觸導通體
29‧‧‧導通體
30‧‧‧保護層
31‧‧‧第一控制電路
32‧‧‧第二控制電路
41‧‧‧半導體基板
42‧‧‧元件隔離絕緣層
43‧‧‧源極/汲極擴散層
44‧‧‧閘極電極
45‧‧‧絕緣層
BLA‧‧‧位元線
BLA1‧‧‧位元線
BLA2‧‧‧位元線
BLA3‧‧‧位元線
BLA4‧‧‧位元線
BLB‧‧‧位元線
BLB1‧‧‧位元線
BLB2‧‧‧位元線
BLB3‧‧‧位元線
BLB4‧‧‧位元線
MA‧‧‧記憶體單元陣列
MC‧‧‧記憶體單元
M1‧‧‧金屬互連層
M2‧‧‧金屬互連層
M3‧‧‧金屬互連層
M4‧‧‧金屬互連層
M11‧‧‧磁阻元件
M12‧‧‧磁阻元件
M13‧‧‧磁阻元件
M14‧‧‧磁阻元件
M21‧‧‧磁阻元件
M22‧‧‧磁阻元件
M23‧‧‧磁阻元件
M24‧‧‧磁阻元件
M31‧‧‧磁阻元件
M32‧‧‧磁阻元件
M33‧‧‧磁阻元件
M34‧‧‧磁阻元件
M41‧‧‧磁阻元件
M42‧‧‧磁阻元件
M43‧‧‧磁阻元件
M44‧‧‧磁阻元件
MTJ‧‧‧磁阻元件
t‧‧‧側壁間隔層17在橫向方向上之厚度
T‧‧‧切換元件
T11a‧‧‧切換元件
T11b‧‧‧切換元件
T12a‧‧‧切換元件
T12b‧‧‧切換元件
T13a‧‧‧切換元件
T13b‧‧‧切換元件
T14a‧‧‧切換元件
T14b‧‧‧切換元件
T21a‧‧‧切換元件
T21b‧‧‧切換元件
T22a‧‧‧切換元件
T22b‧‧‧切換元件
T23a‧‧‧切換元件
T23b‧‧‧切換元件
T24a‧‧‧切換元件
T24b‧‧‧切換元件
T31a‧‧‧切換元件
T31b‧‧‧切換元件
T32a‧‧‧切換元件
T32b‧‧‧切換元件
T33a‧‧‧切換元件
T33b‧‧‧切換元件
T34a‧‧‧切換元件
T34b‧‧‧切換元件
T41a‧‧‧切換元件
T41b‧‧‧切換元件
T42a‧‧‧切換元件
T42b‧‧‧切換元件
T43a‧‧‧切換元件
T43b‧‧‧切換元件
T44a‧‧‧切換元件
T44b‧‧‧切換元件
V1‧‧‧導通體
V2‧‧‧導通體
V3‧‧‧導通體
V4‧‧‧導通體
WL‧‧‧字線
WL1a‧‧‧字線
WL1b‧‧‧字線
WL2a‧‧‧字線
WL2b‧‧‧字線
WL3a‧‧‧字線
WL3b‧‧‧字線
WL4a‧‧‧字線
WL4b‧‧‧字線
圖1及圖2係展示基本結構之圖式；圖3係展示大小差與自旋注入效率之間之關係之一圖式；圖4係展示第一實施例之一圖式；圖5係展示第二實施例之一圖式；圖6係展示第三實施例之一圖式；圖7係展示第四實施例之一圖式；圖8係展示第五實施例之一圖式；圖9係展示第六實施例之一圖式；圖10係展示第七實施例之一圖式；圖11係展示第八實施例之一圖式；圖12至圖22係展示一製造方法之一實例之圖式；圖23係展示一記憶體單元之一等效電路之一圖式；圖24係展示該記憶體單元之結構之一實例之一圖式； 圖25係展示一記憶體單元陣列之結構之一實例之一圖式；圖26係展示該記憶體單元陣列之一等效電路之一圖式；圖27係展示在圖26中所示之陣列之一第一方向上之截面結構之一圖式；及圖28係展示在圖26中所示之陣列之一第二方向上之截面結構之一圖式。
11‧‧‧儲存層
12‧‧‧穿隧障壁層
13‧‧‧參考層
14‧‧‧硬遮罩層
15‧‧‧再沈積層
16‧‧‧側壁間隔層/再沈積層
17‧‧‧側壁間隔層

Claims (4)

  1. 一種磁阻元件，其包括：一儲存層，其具有一可變且垂直磁化；該儲存層上之一穿隧障壁層；該穿隧障壁層上之一參考層，其具有一不可變且垂直磁化；該參考層上之一硬遮罩層；該參考層及該硬遮罩層之側壁上之一側壁間隔層；及該穿遂障壁層及該參考層之間之一邊界層(boundary layer)；其中該參考層之一平面內大小小於該儲存層之一平面內大小，該儲存層與該參考層之該等平面內大小之間之差為2奈米或更小，且該側壁間隔層包含選自金剛石、DLC、BN、SiC、B4C、Al2O3及AlN之群組之材料。
  2. 如請求項1之元件，其中該側壁間隔層包含包括若干層之一堆疊結構，且該堆疊結構之一最上層包括該材料。
  3. 一種磁性隨機存取記憶體，其包括：如請求項1之元件；場效電晶體(FET)，其具有第一及第二切換端子及一控制端子，該第一切換端子連接至該元件之該儲存層及該參考層之一者；一字線，其連接至該FET之該控制端子；一第一位元線，其連接至該元件之該儲存層及該參考 層之另一者；一第二位元線，其連接至該FET之該第二切換端子；一第一控制電路，其控制該字線之一電位；及一第二控制電路，其控制該第一位元線及該第二位元線之電位。
  4. 一種磁阻元件，其包括：一儲存層，其具有一可變且垂直磁化；該儲存層上之一穿隧障壁層；該穿隧障壁層上之一參考層，其具有一不可變且垂直磁化；該參考層上之一硬遮罩層，其包含自金剛石、DLC、BN、SiC、B4C、Al2O3及AlN之群組選出之材料；及該參考層及該硬遮罩層之側壁上之一側壁間隔層；其中該參考層之一平面內大小小於該儲存層之一平面內大小，該儲存層與該參考層之該等平面內大小之間之差為2奈米或更小，且該側壁間隔層包含：自金剛石、DLC、BN、SiC、B4C、Al2O3及AlN之群組選出之材料。
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