JPWO2006070803A1 - 磁気ランダムアクセスメモリ及びその製造方法 - Google Patents
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Abstract
複数の磁気メモリセル１を具備する磁気ランダムアクセスメモリを用いる。その磁気メモリセル１は、下部電極と磁気抵抗素子と素子用保護層と、電極用保護層とを備える。下部電極は、基板の上方に、基板の平面に平行に伸びるように設けられている。磁気抵抗素子は、下部電極の上面の少なくとも一部に一端を接続されている。素子用保護層は、磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられている。電極用保護層は、下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられている。
Description
本発明は、磁気ランダムアクセスメモリ及びその製造方法に関し、特に、特性の劣化が防止される磁気ランダムアクセスメモリ及びその製造方法に関する。
磁気抵抗素子を有する磁気メモリセルを用いた磁気ランダムアクセスメモリ（以下「ＭＲＡＭ」ともいう）が知られている。磁気抵抗素子のような磁性素子は、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により酸化されることで、特性が劣化しやすい。例えば、磁気抵抗素子の周辺にシリコン酸化膜を形成する場合、材料ガスによって磁気抵抗素子が酸化されることが考えられる。また、成膜されたシリコン酸化膜が含んでいる水分や酸素が、その後の工程により磁気抵抗素子へ侵入し、磁気抵抗素子を酸化することが考えられる。
特に、磁気抵抗素子は、磁気的性質を利用するという素子の性質上、高温（概ね４００度以上）の工程を用いることが出来ない。そのため、低温で成膜可能な層間絶縁膜を用いることになる。これらは、材料中に水分を比較的多く含み、成膜後もある程度の水分が残存する可能性がある。加えて、素子の高速化に伴い、ｌｏｗ−ｋ膜が多用されるようになってきている。このような層間絶縁膜も、材料中に水分を比較的多く含み、成膜後もある程度の水分が残存する可能性がある。従って、成膜時及び成膜後の膜中に存在する酸素や水分の影響が出やすいと考えられる。ＭＲＡＭにおいて、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止する技術が望まれている。
特開２００３−２４３６３０号公報（第１従来例）に磁気メモリ装置およびその製造方法が開示されている。この第１従来例の磁気メモリ装置は、トンネル絶縁層を強磁性体で挟んでなるトンネル磁気抵抗素子を備えている。磁気メモリ装置は、強磁性体のスピン方向が平行もしくは反平行によって抵抗値が変化することを利用して情報を記憶する。磁気メモリ装置は、トンネル磁気抵抗素子を間にして立体的に交差するように配置される第１配線および第２配線を備えている。第１配線とトンネル磁気抵抗素子とは電気的に絶縁されている。第２配線と前記トンネル磁気抵抗素子とは電気的に接続されている。磁気メモリ装置は、不揮発性である。トンネル磁気抵抗素子の側面は不純物を通さない側壁バリア層で被覆されている。その側壁バリア層は、酸化アルミニウムもしくは窒化シリコンで形成されている。
この第１従来例には、磁気抵抗素子（１３）と同層の絶縁膜（４４）の形成時において、側壁バリア層により磁気抵抗素子の酸化を防止することができると記載されている。ただし、側壁バリア層は必ずしも磁気抵抗素子（１３）の側壁全面を被覆する必要はないと述べている。また、下部電極に関しては、側壁バリア層に関して特に記載がない。
この第１従来例には、磁気抵抗素子（１３）と同層の絶縁膜（４４）の形成時において、側壁バリア層により磁気抵抗素子の酸化を防止することができると記載されている。ただし、側壁バリア層は必ずしも磁気抵抗素子（１３）の側壁全面を被覆する必要はないと述べている。また、下部電極に関しては、側壁バリア層に関して特に記載がない。
従って、本発明の目的は、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供することにある。
また、本発明の他の目的は、磁気抵抗素子及び下部電極周辺に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供することにある。
また、本発明の他の目的は、磁気抵抗素子及び下部電極周辺に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能な磁気ランダムアクセスメモリ及びその製造方法を提供することにある。
本発明の磁気ランダムアクセスメモリは、複数の磁気メモリセルを具備する。複数の磁気メモリセルの各々は、下部電極と、磁気抵抗素子と、素子用保護層と、電極用保護層とを備える。下部電極は、基板の上方に、基板の平面に平行に設けられている。磁気抵抗素子は、下部電極の上面の少なくとも一部に一端を接続されている。素子用保護層は、磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられている。電極用保護層は、下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられている。
本発明では、磁気抵抗素子及び下部電極が保護膜で保護されているので、その周辺から酸素や水分が拡散して磁気抵抗素子の磁性膜に到達することはない。それにより、磁気抵抗素子が酸素や水分で劣化することを防止することができる。
上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素子は、下部電極の上面の少なくとも一部を覆うように設けられた下部積層部と、下部積層部上に、下部積層部の少なくとも一部を覆うように設けられた上部積層部とを備える。素子用保護層は、上部積層部の側面を囲む第１素子用保護層と、下部積層部の側面を囲む第３素子用保護膜とを含む。電極用保護層は、下部電極の上面及び側面を覆う第１電極用保護層と、下部電極の底面を覆う第２電極用保護層とを含む。
上記の磁気ランダムアクセスメモリにおいて、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層膜側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層は、下部積層部の上面を囲む第２素子用保護層を更に含む。
上記の磁気ランダムアクセスメモリにおいて、第１素子用保護層少なくとも一部は、第３素子用保護膜よりも膜厚が厚い。
本発明では、磁気抵抗素子及び下部電極が保護膜で保護されているので、その周辺から酸素や水分が拡散して磁気抵抗素子の磁性膜に到達することはない。それにより、磁気抵抗素子が酸素や水分で劣化することを防止することができる。
上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素子は、下部電極の上面の少なくとも一部を覆うように設けられた下部積層部と、下部積層部上に、下部積層部の少なくとも一部を覆うように設けられた上部積層部とを備える。素子用保護層は、上部積層部の側面を囲む第１素子用保護層と、下部積層部の側面を囲む第３素子用保護膜とを含む。電極用保護層は、下部電極の上面及び側面を覆う第１電極用保護層と、下部電極の底面を覆う第２電極用保護層とを含む。
上記の磁気ランダムアクセスメモリにおいて、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層膜側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層は、下部積層部の上面を囲む第２素子用保護層を更に含む。
上記の磁気ランダムアクセスメモリにおいて、第１素子用保護層少なくとも一部は、第３素子用保護膜よりも膜厚が厚い。
上記の磁気ランダムアクセスメモリにおいて、下部電極の底面に形成された電極用保護層は、複数の磁気メモリセルの形成された領域に広がっている。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層及び電極用保護層は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層及び電極用保護層は、膜厚が１０ｎｍ以上、１００ｎｍ以下である。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層及び電極用保護層は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。
上記の磁気ランダムアクセスメモリにおいて、素子用保護層及び電極用保護層は、膜厚が１０ｎｍ以上、１００ｎｍ以下である。
本発明の他の観点では、本発明の磁気ランダムアクセスメモリの製造方法は、（ａ）基板の上方に、所定の位置にビアコンタクトが露出した第３保護膜を形成する工程と、（ｂ）第３保護膜を覆うように導電膜、磁気抵抗素子を構成する積層膜を順に積層する工程と、（ｃ）積層膜を磁気抵抗素子に、導電膜をビアコンタクトに接続された下部電極に形成する工程と、（ｄ）下部電極の側面と、磁気抵抗素子の上面及び側面とを覆うように第２保護膜を形成する工程とを具備する。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ）ステップは、（ｃ１）積層膜の上部を、磁気抵抗素子の上部積層部及び下部積層部のうちの上部積層部とする工程と、（ｃ２）上部積層部の上面及び側面と、積層膜の上部積層部を除く部分の上面とを覆うように第１保護膜を形成する工程と、（ｃ３）積層膜の上部積層部を除く部分を、下部積層部に形成する工程とを備える。
上記の磁気ランダムアクセスメモリの製造方法において、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層部側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ３）ステップは、（ｃ３１）第１保護膜を上部積層部の側面に残すように、第１保護膜をエッチバックする工程を含む。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ３）ステップは、（ｃ３２）第１保護膜の上面に所定のパターンでハードマスクを形成する工程と、（ｃ３３）ハードマスクを用いて、積層膜の上部積層部を、下部積層部に形成する工程とを含む。（ｄ）ステップは、（ｄ１）下部電極及び下部積層部の側面を覆い、下部積層部の上面と上部積層部の側面及び上面とをハードマスクを介して覆うように第２保護膜を形成する工程を備える。
上記の磁気ランダムアクセスメモリの製造方法において、（ｅ）下部電極及び下部積層部の側面に第２保護膜を残すように、第２保護膜をエッチバックする工程を更に具備する。
上記の磁気ランダムアクセスメモリの製造方法において、第１保護膜、第２保護膜及び第３保護膜は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。
上記の磁気ランダムアクセスメモリの製造方法において、第１保護膜、第２保護膜及び第３保護膜は、膜厚が１０ｎｍ以上、１００ｎｍ以下である。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ）ステップは、（ｃ１）積層膜の上部を、磁気抵抗素子の上部積層部及び下部積層部のうちの上部積層部とする工程と、（ｃ２）上部積層部の上面及び側面と、積層膜の上部積層部を除く部分の上面とを覆うように第１保護膜を形成する工程と、（ｃ３）積層膜の上部積層部を除く部分を、下部積層部に形成する工程とを備える。
上記の磁気ランダムアクセスメモリの製造方法において、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層部側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ３）ステップは、（ｃ３１）第１保護膜を上部積層部の側面に残すように、第１保護膜をエッチバックする工程を含む。
上記の磁気ランダムアクセスメモリの製造方法において、（ｃ３）ステップは、（ｃ３２）第１保護膜の上面に所定のパターンでハードマスクを形成する工程と、（ｃ３３）ハードマスクを用いて、積層膜の上部積層部を、下部積層部に形成する工程とを含む。（ｄ）ステップは、（ｄ１）下部電極及び下部積層部の側面を覆い、下部積層部の上面と上部積層部の側面及び上面とをハードマスクを介して覆うように第２保護膜を形成する工程を備える。
上記の磁気ランダムアクセスメモリの製造方法において、（ｅ）下部電極及び下部積層部の側面に第２保護膜を残すように、第２保護膜をエッチバックする工程を更に具備する。
上記の磁気ランダムアクセスメモリの製造方法において、第１保護膜、第２保護膜及び第３保護膜は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。
上記の磁気ランダムアクセスメモリの製造方法において、第１保護膜、第２保護膜及び第３保護膜は、膜厚が１０ｎｍ以上、１００ｎｍ以下である。
以下、本発明の磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して詳細に説明する。
［第１実施例］
図１は、本発明の第１実施例による磁気ランダムアクセスメモリの構成を示す断面図である。磁気ランダムアクセスメモリは、半導体基板１０、メモリセル１、ビット線４、読み出しワード線６、書き込みワード線７、層間絶縁層１６、層間絶縁層１７、層間絶縁層１８、層間絶縁層１９を具備する。
ビット線は、第１方向、例えばＸ方向へ伸びるように設けられている。読み出しワード線６と書き込みワード線７とは組となり、第１方向とは異なる第２方向、例えばＸ方向と概ね垂直なＹ方向へ伸びるように設けられている。メモリセル１は、読み出しワード線及び書き込みワード線７の組とビット線とが交叉する点の各々に対応して設けられている。層間絶縁層１９、層間絶縁層１８、層間絶縁層１７、層間絶縁層１６は、この順に半導体基板１０の表面を覆うように設けられている。
図１は、本発明の第１実施例による磁気ランダムアクセスメモリの構成を示す断面図である。磁気ランダムアクセスメモリは、半導体基板１０、メモリセル１、ビット線４、読み出しワード線６、書き込みワード線７、層間絶縁層１６、層間絶縁層１７、層間絶縁層１８、層間絶縁層１９を具備する。
ビット線は、第１方向、例えばＸ方向へ伸びるように設けられている。読み出しワード線６と書き込みワード線７とは組となり、第１方向とは異なる第２方向、例えばＸ方向と概ね垂直なＹ方向へ伸びるように設けられている。メモリセル１は、読み出しワード線及び書き込みワード線７の組とビット線とが交叉する点の各々に対応して設けられている。層間絶縁層１９、層間絶縁層１８、層間絶縁層１７、層間絶縁層１６は、この順に半導体基板１０の表面を覆うように設けられている。
メモリセル１は、ビアコンタクト５、磁気抵抗素子２、下部電極３、ビアコンタクト１３、コンタクト９、ビアコンタクト１４、コンタクト９’、ビアコンタクト１５、ＭＯＳトランジスタ８、第１保護層３１、第２保護層３２、第３保護層３３を備える。
ＭＯＳトランジスタ８は、半導体基板１０に埋め込まれている。そのゲート電極８ｃは、読出しワード線６に接続されている。他の２つの電極のうちの一方としての拡散層８ｂは、接地（Ｇｎｄ）されている。他方としての拡散層８ａは、拡散層８ａ表面から略垂直に伸びるビアコンタクト１５−コンタクト９’−ビアコンタクト１４−コンタクト９−ビアコンタクト１３を介して、下部電極３の一方の端の底面の一部に接続されている。磁気抵抗素子２の一端は、下部電極３の他方の端の上面の一部に接続されている。磁気抵抗素子２の他端は、ビット線４に接続されている。磁気抵抗素子４の下部電極３を介した下側（半導体基板１０側）の近傍に、例えば、電気的に絶縁され、磁気的相互作用が可能な位置に、書き込みワード線７が位置している。
ＭＯＳトランジスタ８は、半導体基板１０に埋め込まれている。そのゲート電極８ｃは、読出しワード線６に接続されている。他の２つの電極のうちの一方としての拡散層８ｂは、接地（Ｇｎｄ）されている。他方としての拡散層８ａは、拡散層８ａ表面から略垂直に伸びるビアコンタクト１５−コンタクト９’−ビアコンタクト１４−コンタクト９−ビアコンタクト１３を介して、下部電極３の一方の端の底面の一部に接続されている。磁気抵抗素子２の一端は、下部電極３の他方の端の上面の一部に接続されている。磁気抵抗素子２の他端は、ビット線４に接続されている。磁気抵抗素子４の下部電極３を介した下側（半導体基板１０側）の近傍に、例えば、電気的に絶縁され、磁気的相互作用が可能な位置に、書き込みワード線７が位置している。
第１保護層３１は、磁気抵抗素子２の上側の側面を囲むように所定の膜厚以下の膜厚で設けられている。第２保護層３２は、磁気抵抗素子２の下側の側面と、下部電極３の上面及び側面との周囲を囲むように所定の膜厚以下の膜厚で設けられている。第３保護層３３は、下部電極３の底面の周囲を囲むように所定の膜厚以下の膜厚で設けられている。
なお、第３保護層３３から半導体基板１０までを、基板１１ともいう。層間絶縁層１９から半導体基板１０までを基板１２ともいう。
本発明では、ビアコンタクト５やビアコンタクト１３の貫通する部分を除いて、磁気抵抗素子２及び下部電極３を第１保護層３１〜第３保護層３３で覆うことにより、周辺からの酸素や水分の磁気抵抗素子２への侵入を防止することができる。第３保護層３３は、下部電極３の底面だけでなく、それよりも広い領域、例えば、メモリセル１の領域や、複数の磁気メモリセル１の形成された領域などに広がっていても良い。それにより、下部電極３の下部からの酸素や水分の拡散をより広範囲に防止することができる。
磁気抵抗素子２について更に説明する。
図２は、本発明の第１実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
図２は、本発明の第１実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
磁気抵抗素子２は、基板１１上に設けられ、下部積層膜２ｂと上部積層膜２ａとを備える。下部積層膜２ｂは、下部電極３の上面を覆うように設けられている。下部積層膜２ｂは、下部電極３側に設けられた反強磁性層２４と、反強磁性層２４上に設けられた固定磁性層２３とを含む。上部積層膜２ａは、下部積層膜２ｂ上に、下部積層膜２ｂの少なくとも一部を覆うように設けられている。上部積層膜２ａは、下部積層膜２ｂ上に設けられたトンネル絶縁層２２と、トンネル絶縁層２２上に設けられた自由磁性層２１と、キャップ層２５とを含む。ただし、上部積層膜２ａは、下部積層膜２ｂの上面の全面を覆うように設けられていても良い。
ただし、下部積層膜２ｂと上部積層膜２ａとの境界は、上記の場合、即ち固定磁性層２３とンネル絶縁層２２との間に限定されるものではなく、製造方法に対応して他の層間に設けることも可能である。また、下部積層膜２ｂと上部積層膜２ａとに分けずに一体とすることも可能である。また、ここでは、磁気抵抗素子２として、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ ＭａｇｎｅｔｏＲｅｓｉｓｔｉｖｅ）素子を前提にして記載している。しかし、磁気抵抗素子２としてＴＭＲ素子以外の素子を用いても良い。
第１保護層３１は、ビアコンタクト５を除く上部積層膜２ａの上面及び側面を覆う又は囲む第１保護層３１ａと、下部積層膜２ｂの上面を覆うまたは囲む第１保護層３１ｂを含む。第２保護層３２は、下部積層膜２ｂの側面を覆う又は囲む第２保護層３２ａと、下部電極３の側面及び上面（磁気抵抗素子２のない部分）を覆う又は囲む第２保護層３２ｂとを含む。第３保護層３３は、ビアコンタクト１３を除く下部電極３の底面を覆う又は囲む第３保護層３３ａと、同層で下部電極３の周辺に設けられた第３保護層３３ｂとを含む。
第１保護層３１、第２保護層３２、第３保護層３３は、酸素や水分（水酸基を含む）をブロックする材料で形成されている。そのような材料としては、窒化シリコン及び炭化窒化シリコンが例示される。水分の浸透の恐れが無く、磁性層の酸化を防止するだけで良い場合には、窒化シリコンや炭化窒化シリコンの他に、炭化シリコン、炭化酸化シリコンを用いることも可能である。
第１保護層３１、第２保護層３２及び第３保護層３３の各々を窒化シリコン膜又は炭化窒化シリコン膜とした場合、その膜厚は、１０ｎｍ〜１００ｎｍが好ましい。この範囲より膜厚が薄い場合、酸素や水分をブロックする効果が著しく低下してしまう。この範囲より膜厚が厚い場合、誘電率の問題から高速動作に支障をきたしてしまう。膜厚のより好ましい範囲としては、２０ｎｍ〜６０ｎｍである。
第１保護層３１、第２保護層３２、第３保護層３３は、酸素や水分（水酸基を含む）をブロックする材料で形成されている。そのような材料としては、窒化シリコン及び炭化窒化シリコンが例示される。水分の浸透の恐れが無く、磁性層の酸化を防止するだけで良い場合には、窒化シリコンや炭化窒化シリコンの他に、炭化シリコン、炭化酸化シリコンを用いることも可能である。
第１保護層３１、第２保護層３２及び第３保護層３３の各々を窒化シリコン膜又は炭化窒化シリコン膜とした場合、その膜厚は、１０ｎｍ〜１００ｎｍが好ましい。この範囲より膜厚が薄い場合、酸素や水分をブロックする効果が著しく低下してしまう。この範囲より膜厚が厚い場合、誘電率の問題から高速動作に支障をきたしてしまう。膜厚のより好ましい範囲としては、２０ｎｍ〜６０ｎｍである。
次に、本発明の第１実施例による磁気ランダムアクセスメモリの製造方法について説明する。
図３Ａ〜３Ｌは、本発明の第１実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。ここでは、図２の構造を有する磁気ランダムアクセスメモリの製造方法について説明する。ただし、図１又は図２における基板１２までは、従来の製造方法を用いて製造する。
図３Ａ〜３Ｌは、本発明の第１実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。ここでは、図２の構造を有する磁気ランダムアクセスメモリの製造方法について説明する。ただし、図１又は図２における基板１２までは、従来の製造方法を用いて製造する。
（１）ステップＳ０１：
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、ダマシン法によりビアコンタクト１４を形成する。続いて、その上に、層間絶縁層１８ｂとしての酸化シリコン膜をＣＶＤ法により形成する。この状態が、図３Ａである。層間絶縁膜１８ａ及び１８ｂは、層間絶縁膜１８を構成する。
（２）ステップＳ０２： 次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ｂの所定の位置に、ダマシン法により銅製のコンタクト９及び書き込みワード線７を形成する。この状態が、図３Ｂである。
（３）ステップＳ０３：
次に、第３保護層３３としての窒化シリコン膜をＣＶＤ法により、層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆うように形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図３Ｃである。
（４）ステップＳ０４：
次に、酸化シリコン膜４３をＣＶＤ法により第３保護層３３上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所定の位置に孔４４を形成する。この状態が、図３Ｄである。
（５）ステップＳ０５：
その後、孔４４を有する酸化シリコン膜をマスクとして、第３保護層３３にビアホール４５を形成する。続いて、酸化シリコン膜をエッチングで除去する。この状態が、図３Ｅである。
（６）ステップＳ０６：
次に、第３保護層３３及びコンタクト９を覆うように下部電極３としてのタンタル膜がスパッタ法により形成される。その後、下部電極３を覆うように、反強磁性層２４としての白金−マンガン膜をスパッタ法により形成する。続いて、反強磁性層２４を覆うように、固定磁性層２３としてのコバルト−鉄膜をスパッタ法により形成する。次に、固定磁性層２３を覆うように、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜にプラズマ酸化又はラジカル酸化を行うことにより、トンネル絶縁層２２としての酸化アルミニウム膜を形成する。その後、トンネル絶縁層２２を覆うように、自由磁性層２１としてのニッケル−鉄膜をスパッタ法により形成する。続いて、自由磁性層２１を覆うように、キャップ膜２５としてのタンタル膜をスパッタ法により形成する。この状態が、図３Ｆである。固定磁性層２３として、コバルト鉄／ルテニウム／コバルト鉄（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）のような積層膜を用いることも可能である。
（７）ステップＳ０７：
次に、フォトリソグラフィー及びエッチングの技術により、上部積層膜２ａとしてのトンネル絶縁層２２、自由磁性層２１及びキャップ層２５を所定の形状にパターンニングする。その状態が、図３Ｇである。
（８）ステップＳ０８：
続いて、上部積層膜２ａ（トンネル絶縁層２２、自由磁性層２１、キャップ層２５）及び固定磁性層２３を覆うように第１保護層３１としての窒化シリコン膜をＣＶＤ法により形成する。この第１保護層３１により、この後の工程及びＭＲＡＭ完成後において、上部積層膜２ａの磁性膜の酸化や、磁性膜への水分の混入を防止することができる。その状態が、図３Ｈである。
（９）ステップＳ０９：
次に、フォトリソグラフィー及びエッチングの技術により、下部積層膜２ｂとしての固定磁性層２３及び反強磁性層２４と第１保護層３１と下部電極３とを所定の形状にパターンニングする。その状態が、図３Ｉである。
（１０）ステップＳ１０：
その後、第１保護層３１の表面、下部積層膜２ｂ及び下部電極３の側面、及び基板１１の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法により形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図３Ｊである。
（１１）ステップＳ１１：
続いて、第２保護層３２をエッチバックして、下部積層膜２ｂ及び下部電極３に第２保護層３２のサイドウォールを形成する。このとき、第１保護層３１及び基板１１上の第２保護層３２は、概ね除去される。この状態が、図３Ｋである。
（１２）ステップＳ１２：
次に、基板１１、第２保護層３２、第１保護層３１を覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。続いて、ダマシン法により銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図３Ｌである。
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、ダマシン法によりビアコンタクト１４を形成する。続いて、その上に、層間絶縁層１８ｂとしての酸化シリコン膜をＣＶＤ法により形成する。この状態が、図３Ａである。層間絶縁膜１８ａ及び１８ｂは、層間絶縁膜１８を構成する。
（２）ステップＳ０２： 次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ｂの所定の位置に、ダマシン法により銅製のコンタクト９及び書き込みワード線７を形成する。この状態が、図３Ｂである。
（３）ステップＳ０３：
次に、第３保護層３３としての窒化シリコン膜をＣＶＤ法により、層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆うように形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図３Ｃである。
（４）ステップＳ０４：
次に、酸化シリコン膜４３をＣＶＤ法により第３保護層３３上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所定の位置に孔４４を形成する。この状態が、図３Ｄである。
（５）ステップＳ０５：
その後、孔４４を有する酸化シリコン膜をマスクとして、第３保護層３３にビアホール４５を形成する。続いて、酸化シリコン膜をエッチングで除去する。この状態が、図３Ｅである。
（６）ステップＳ０６：
次に、第３保護層３３及びコンタクト９を覆うように下部電極３としてのタンタル膜がスパッタ法により形成される。その後、下部電極３を覆うように、反強磁性層２４としての白金−マンガン膜をスパッタ法により形成する。続いて、反強磁性層２４を覆うように、固定磁性層２３としてのコバルト−鉄膜をスパッタ法により形成する。次に、固定磁性層２３を覆うように、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜にプラズマ酸化又はラジカル酸化を行うことにより、トンネル絶縁層２２としての酸化アルミニウム膜を形成する。その後、トンネル絶縁層２２を覆うように、自由磁性層２１としてのニッケル−鉄膜をスパッタ法により形成する。続いて、自由磁性層２１を覆うように、キャップ膜２５としてのタンタル膜をスパッタ法により形成する。この状態が、図３Ｆである。固定磁性層２３として、コバルト鉄／ルテニウム／コバルト鉄（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）のような積層膜を用いることも可能である。
（７）ステップＳ０７：
次に、フォトリソグラフィー及びエッチングの技術により、上部積層膜２ａとしてのトンネル絶縁層２２、自由磁性層２１及びキャップ層２５を所定の形状にパターンニングする。その状態が、図３Ｇである。
（８）ステップＳ０８：
続いて、上部積層膜２ａ（トンネル絶縁層２２、自由磁性層２１、キャップ層２５）及び固定磁性層２３を覆うように第１保護層３１としての窒化シリコン膜をＣＶＤ法により形成する。この第１保護層３１により、この後の工程及びＭＲＡＭ完成後において、上部積層膜２ａの磁性膜の酸化や、磁性膜への水分の混入を防止することができる。その状態が、図３Ｈである。
（９）ステップＳ０９：
次に、フォトリソグラフィー及びエッチングの技術により、下部積層膜２ｂとしての固定磁性層２３及び反強磁性層２４と第１保護層３１と下部電極３とを所定の形状にパターンニングする。その状態が、図３Ｉである。
（１０）ステップＳ１０：
その後、第１保護層３１の表面、下部積層膜２ｂ及び下部電極３の側面、及び基板１１の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法により形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図３Ｊである。
（１１）ステップＳ１１：
続いて、第２保護層３２をエッチバックして、下部積層膜２ｂ及び下部電極３に第２保護層３２のサイドウォールを形成する。このとき、第１保護層３１及び基板１１上の第２保護層３２は、概ね除去される。この状態が、図３Ｋである。
（１２）ステップＳ１２：
次に、基板１１、第２保護層３２、第１保護層３１を覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。続いて、ダマシン法により銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図３Ｌである。
以上の工程により、磁気ランダムアクセスメモリが製造される。なお、ステップＳ１０（図３Ｊ）の後に、ステップＳ１２を行っても良い。この場合、第２保護層３２もまた、電極用保護層３３ｂのように、複数の磁気メモリセル１の形成された領域に広がる。これにより、電極用保護層３３ｂより下の層からの酸素や水分の磁性層への拡散をより確実に防止することができる。
本発明では、ビアコンタクト５やビアコンタクト１３の貫通する部分を除いて、磁気抵抗素子２及び下部電極３を第１保護層３１〜第３保護層３３で覆うことにより、周辺からの酸素や水分の磁気抵抗素子２への侵入を防止することができる。それにより、磁気抵抗素子２の劣化を防止することが可能となる。
［第２実施例］
次に、本発明の第２実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、第２実施例の磁気ランダムアクセスメモリの構成について説明する。尚、第２実施例の磁気ランダムアクセスメモリの構成は、図１に示される第１実施例と同様であるのでその説明を省略する。
次に、本発明の第２実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、第２実施例の磁気ランダムアクセスメモリの構成について説明する。尚、第２実施例の磁気ランダムアクセスメモリの構成は、図１に示される第１実施例と同様であるのでその説明を省略する。
磁気抵抗素子２について更に説明する。
図４は、本発明の第２実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
図４は、本発明の第２実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
第２実施例は、図２に示される第１実施例と比較すると、第２保護層３２が、下部積層膜２ｂの側面の上部及びその上面の第１保護層３１を越えて上方へ伸びている点が異なる。尚、基板１１の部分は同じである。この場合、第１保護層３１と第２保護層３２との接触部分において、充分な厚みの保護層が形成されているので、そこからの磁性膜への水分や酸素の拡散をより確実に防止することができる。その他は、図２に示される第１実施例と同様であるのでその説明を省略する。
次に、本発明の第２実施例による磁気ランダムアクセスメモリの製造方法について説明する。ただし、図１における基板１２までは、従来の製造方法を用いて製造する。また、図３Ａ〜３Ｈに示される工程までは第１実施例と同様であるので、説明は省略する。図５Ａ〜５Ｆは、本発明の第２実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。
（１０）ステップＳ２９：
次に、ハードマスク１７ａとしての酸化シリコンを第１保護層３１を覆うようにＣＶＤ法により形成する。その後、ＣＭＰにより表面を平坦化する。この状態が、図５Ａである。
（１１）ステップＳ３０：
続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク１７ａを所定の形状にパターンニングする。この状態が、図５Ｂである。
（１２）ステップＳ３１：
その後、ハードマスク１７ａをマスクとして、下部積層膜２ｂとしての固定磁性層２３及び反強磁性層２４と第１保護層３１と下部電極３とを所定の形状にパターンニングする。その状態が、図５Ｃである。
（１３）ステップＳ３２： その後、ハードマスク１７ａの表面、下部積層膜２ｂ及び下部電極３の側面、及び基板１１の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法により形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図５Ｄである。
（１４）ステップＳ３３：
続いて、第２保護層３２をエッチバックして、下部積層膜２ｂ及び下部電極３に第２保護層３２のサイドウォールを形成する。このとき、第２保護層３２のサイドウォールは、下部積層膜２ｂの側面の上部及びその上面の第１保護層３１を越えてハードマスク１７ａの側面まで伸びている。したがって、第１保護層３１と第２保護層３２との接触部分において、充分な厚みの保護層が形成され、磁性膜への水分や酸素の拡散をより確実に防止することができる。ハードマスク１７ａ及び基板１１上面の第２保護層３２は、概ね除去される。この状態が、図５Ｅである。
（１５）ステップＳ３４：
次に、基板１１、第２保護層３２、ハードマスク１７ａを覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。ハードマスク１７ａは、層間絶縁層１７に一体化する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。この状態が、図５Ｆである。
（１６）ステップＳ３５：
その後、ダマシン法により、キャップ層２５の上部に銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図４である。
次に、ハードマスク１７ａとしての酸化シリコンを第１保護層３１を覆うようにＣＶＤ法により形成する。その後、ＣＭＰにより表面を平坦化する。この状態が、図５Ａである。
（１１）ステップＳ３０：
続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク１７ａを所定の形状にパターンニングする。この状態が、図５Ｂである。
（１２）ステップＳ３１：
その後、ハードマスク１７ａをマスクとして、下部積層膜２ｂとしての固定磁性層２３及び反強磁性層２４と第１保護層３１と下部電極３とを所定の形状にパターンニングする。その状態が、図５Ｃである。
（１３）ステップＳ３２： その後、ハードマスク１７ａの表面、下部積層膜２ｂ及び下部電極３の側面、及び基板１１の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法により形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図５Ｄである。
（１４）ステップＳ３３：
続いて、第２保護層３２をエッチバックして、下部積層膜２ｂ及び下部電極３に第２保護層３２のサイドウォールを形成する。このとき、第２保護層３２のサイドウォールは、下部積層膜２ｂの側面の上部及びその上面の第１保護層３１を越えてハードマスク１７ａの側面まで伸びている。したがって、第１保護層３１と第２保護層３２との接触部分において、充分な厚みの保護層が形成され、磁性膜への水分や酸素の拡散をより確実に防止することができる。ハードマスク１７ａ及び基板１１上面の第２保護層３２は、概ね除去される。この状態が、図５Ｅである。
（１５）ステップＳ３４：
次に、基板１１、第２保護層３２、ハードマスク１７ａを覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。ハードマスク１７ａは、層間絶縁層１７に一体化する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。この状態が、図５Ｆである。
（１６）ステップＳ３５：
その後、ダマシン法により、キャップ層２５の上部に銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図４である。
以上の工程により、磁気ランダムアクセスメモリが製造される。
本発明においても、第１実施例と同様の効果を得ることができる。加えて、より確実に磁性膜への水分の混入を防止することができる。
［第３実施例］
本発明の第３実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第３実施例による磁気ランダムアクセスメモリの構成について説明する。尚、本発明の第３実施例による磁気ランダムアクセスメモリの構成については、第１実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子２について説明する。
本発明の第３実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第３実施例による磁気ランダムアクセスメモリの構成について説明する。尚、本発明の第３実施例による磁気ランダムアクセスメモリの構成については、第１実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子２について説明する。
図６は、本発明の第３実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられている。ただし、図１と同様に、下部電極３の上面の全部を覆うように磁気抵抗素子２が設けられていても良い。
第３実施例は、第１実施例（図２）の場合と比較すると、上部積層膜２ａの保護層が第１保護層３１と第２保護層３２との二重になっている点、及び、下部電極３が第２保護層３２に覆われていない点が異なる（基板１１の部分は同じである）。上部積層膜２ａは下部積層膜２ｂに比較して小さく、酸素や水分の拡散に対してより敏感に反応すると考えられるが、この場合は保護層が二重になっているので、より確実に上部積層膜２ａを保護することが可能となる。
第１保護層３１は、ビアコンタクト５を除く上部積層膜２ａの上面及び側面を覆う（囲む）第１保護層３１ａを含む。第２保護層３２は、第１保護層３１ａの側面を覆う（囲む）第２保護層３２ｃと、下部積層膜２ｂの側面を覆う（囲む）第２保護層３２ａとを含む。磁気抵抗素子２及び下部電極３周辺のその他の構成は、第１実施例の図２と同様であるのでその説明を省略する。
次に、本発明の第３実施例による磁気ランダムアクセスメモリの製造方法について説明する。ただし、図１における基板１２までは、従来の製造方法を用いて製造する。また、図３Ａ〜３Ｈに示される工程は第１実施例と同様であるので、説明は省略する。ここでは、図６の構造を製造する製造方法について説明する。
（１０）ステップＳ４９：
次に、第１保護層３１をエッチバックして、上部積層膜２ａ（キャップ層２５、自由磁性層２１、トンネル絶縁層２２）のサイドウォールを形成する。このとき、キャップ層２５及び固定磁性層２３の上面の第１保護層３１は、概ね除去されている。この状態が、図７Ａである。
（１１）ステップＳ５０：
次に、キャップ層２５及び第１保護層３１をマスクとして、下部積層膜２ｂ（固定磁性層２３、反強磁性層２４）をエッチングする。この状態が、図７Ｂである。
（１２）ステップＳ５１：
続いて、下部電極３の上面、下部積層膜２ｂの側面、第１保護層３１及びキャップ層２５の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法で形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図７Ｃである。（１３）ステップＳ５２：
次に、第２保護層３２をエッチバックして、上部積層膜２ａ及び株積層膜２ｂのサイドウォールを形成する。このとき、上部積層膜２ａのサイドウォールは、第１保護膜３１及び第２保護膜３２の二重になる。キャップ層２５及び下部電極３の上面の第２保護層３２は、概ね除去されている。この状態が、図７Ｄである。
（１４）ステップＳ５３：
次に、ハードマスク１７ａとしての酸化シリコンを下部電極３の上面、第２保護層３２及びキャップ層２５の表面を覆うようにＣＶＤ法により形成する。その後、ＣＭＰにより表面を平坦化する。この状態が、図７Ｅである。
（１５）ステップＳ５４：
続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク１７ａを所定の形状にパターンニングする。この状態が、図７Ｆである。
（１６）ステップＳ５５：
その後、ハードマスク１７ａをマスクとして、下部電極３を所定の形状にパターンニングする。その状態が、図７Ｇである。
（１７）ステップＳ５５：
次に、基板１１の上面、下部電極３の側面及び、ハードマスク１７ａを覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。ハードマスク１７ａは、層間絶縁層１７に一体化する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。この状態が、図７Ｈである。
（１８）ステップＳ５６：
その後、ダマシン法により、キャップ層２５の上部に銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図６である。
（１０）ステップＳ４９：
次に、第１保護層３１をエッチバックして、上部積層膜２ａ（キャップ層２５、自由磁性層２１、トンネル絶縁層２２）のサイドウォールを形成する。このとき、キャップ層２５及び固定磁性層２３の上面の第１保護層３１は、概ね除去されている。この状態が、図７Ａである。
（１１）ステップＳ５０：
次に、キャップ層２５及び第１保護層３１をマスクとして、下部積層膜２ｂ（固定磁性層２３、反強磁性層２４）をエッチングする。この状態が、図７Ｂである。
（１２）ステップＳ５１：
続いて、下部電極３の上面、下部積層膜２ｂの側面、第１保護層３１及びキャップ層２５の表面を覆うように第２保護層３２としての窒化シリコン膜をＣＶＤ法で形成する。この第２保護層３２により、この後の工程及びＭＲＡＭ完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図７Ｃである。（１３）ステップＳ５２：
次に、第２保護層３２をエッチバックして、上部積層膜２ａ及び株積層膜２ｂのサイドウォールを形成する。このとき、上部積層膜２ａのサイドウォールは、第１保護膜３１及び第２保護膜３２の二重になる。キャップ層２５及び下部電極３の上面の第２保護層３２は、概ね除去されている。この状態が、図７Ｄである。
（１４）ステップＳ５３：
次に、ハードマスク１７ａとしての酸化シリコンを下部電極３の上面、第２保護層３２及びキャップ層２５の表面を覆うようにＣＶＤ法により形成する。その後、ＣＭＰにより表面を平坦化する。この状態が、図７Ｅである。
（１５）ステップＳ５４：
続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク１７ａを所定の形状にパターンニングする。この状態が、図７Ｆである。
（１６）ステップＳ５５：
その後、ハードマスク１７ａをマスクとして、下部電極３を所定の形状にパターンニングする。その状態が、図７Ｇである。
（１７）ステップＳ５５：
次に、基板１１の上面、下部電極３の側面及び、ハードマスク１７ａを覆うように、層間絶縁層１７としての酸化シリコン膜をＣＶＤ法により形成する。ハードマスク１７ａは、層間絶縁層１７に一体化する。その後、ＣＭＰにより、層間絶縁層１７の表面を平坦化する。この状態が、図７Ｈである。
（１８）ステップＳ５６：
その後、ダマシン法により、キャップ層２５の上部に銅製のビアコンタクト５、及びビット線４を形成する。この状態が、図６である。
以上の工程により、磁気ランダムアクセスメモリが製造される。
本発明において、上部積層膜２ａは保護層が二重（第１保護層３１と第２保護層３２）になっているので、より確実に上部積層膜２ａを保護することが可能となる。第１実施例と同様の効果を得ることができる。加えて、より確実に磁性膜への水分の混入を防止することができる。
本実施例では、下部電極３よりも半導体基板１０に近い膜からの酸素や水分の拡散が少ないことを想定している。しかし、第１及び第２実施例のように、下部電極３を第２保護層３２で覆うようにしても良い。例えば、ステップＳ５１（図７Ｃ）の後、第２実施例のステップＳ２９（図５Ａ）〜ステップＳ３５を実行すればよい。それにより、第２実施例の効果も合わせて得ることができる。
［第４実施例］
本発明の第４実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第４実施例の構成について説明する。本発明の第４実施例の磁気ランダムアクセスメモリの構成は、図１の第１実施例と同様であるのでその説明を省略する。磁気抵抗素子２について説明する。
本発明の第４実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第４実施例の構成について説明する。本発明の第４実施例の磁気ランダムアクセスメモリの構成は、図１の第１実施例と同様であるのでその説明を省略する。磁気抵抗素子２について説明する。
図８は、本発明の第４実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１の第１実施例と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。ただし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
第４実施例は、第１実施例（図２）の場合と比較すると、コンタクト９及び書き込みワード線７と第３保護層３３との間に、層間絶縁層１８ｃが入っている点が異なる。層間絶縁膜１８ｃは、層間絶縁膜１８ａ、１８ｂと共に層間絶縁膜１８を構成する。その他は、第１実施例の図２と同様であるのでその説明を省略する。
次に、本発明の第４実施例による磁気ランダムアクセスメモリの製造方法について説明する。ここでは、図８の構造を有する磁気ランダムアクセスメモリを製造方法について説明する。ただし、図１又は図８における基板１２までは、従来の製造方法を用いて製造する。
図１８、図４（ｃ）〜図７は、本発明の磁気ランダムアクセスメモリの製造方法の第４実施例を示す断面図である。
図１８、図４（ｃ）〜図７は、本発明の磁気ランダムアクセスメモリの製造方法の第４実施例を示す断面図である。
（１）ステップＳ６１：
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ａの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ａの表面及びビアコンタクトホール内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、アルミニウム膜をスパッタ法により成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にアルミニウム製のコンタクト９及び書き込みワード線７を形成する。
その後、層間絶縁層１８ａ、コンタクト９及び書き込みワード線７を覆うように、酸化シリコン膜をＣＶＤ法により形成する。続いて、ＣＭＰにより表面を平坦化する。そのとき、コンタクト９及び書き込みワード線７を露出させないように酸化シリコン膜を平坦化する。この場合、コンタクト９及び書き込みワード線７と同層の酸化シリコン膜は、層間絶縁層１８ｂである。層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆う酸化シリコン膜は、層間絶縁層１８ｃである。
次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ｃの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ｃの表面及びビアコンタクトホール内を覆うように、タングステン膜を
スパッタ法により成膜し、ＣＭＰによりビアコンタクト１３を形成する。この状態が、図９Ａである。
（２）ステップＳ６２：
次に、第３保護層３３としての窒化シリコン膜をＣＶＤ法により、層間絶縁層１８ｃを覆うように形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。
次に、酸化シリコン膜４３をＣＶＤ法により第３保護層３３上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、酸化シリコン膜４３を貫通するように所定の位置に孔４４を形成する。この状態が、図９Ｂである。
（３）ステップＳ６３：
その後、孔４４を有する酸化シリコン膜４３をマスクとして、第３保護層３３にビアコンタクトホールを形成する。続いて、酸化シリコン膜４３をエッチングにより除去する。この状態が、図９Ｃである。
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ａの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ａの表面及びビアコンタクトホール内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、アルミニウム膜をスパッタ法により成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にアルミニウム製のコンタクト９及び書き込みワード線７を形成する。
その後、層間絶縁層１８ａ、コンタクト９及び書き込みワード線７を覆うように、酸化シリコン膜をＣＶＤ法により形成する。続いて、ＣＭＰにより表面を平坦化する。そのとき、コンタクト９及び書き込みワード線７を露出させないように酸化シリコン膜を平坦化する。この場合、コンタクト９及び書き込みワード線７と同層の酸化シリコン膜は、層間絶縁層１８ｂである。層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆う酸化シリコン膜は、層間絶縁層１８ｃである。
次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ｃの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ｃの表面及びビアコンタクトホール内を覆うように、タングステン膜を
スパッタ法により成膜し、ＣＭＰによりビアコンタクト１３を形成する。この状態が、図９Ａである。
（２）ステップＳ６２：
次に、第３保護層３３としての窒化シリコン膜をＣＶＤ法により、層間絶縁層１８ｃを覆うように形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。
次に、酸化シリコン膜４３をＣＶＤ法により第３保護層３３上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、酸化シリコン膜４３を貫通するように所定の位置に孔４４を形成する。この状態が、図９Ｂである。
（３）ステップＳ６３：
その後、孔４４を有する酸化シリコン膜４３をマスクとして、第３保護層３３にビアコンタクトホールを形成する。続いて、酸化シリコン膜４３をエッチングにより除去する。この状態が、図９Ｃである。
その後のステップＳ６４〜Ｓ７０は、第１実施例のステップＳ０６〜Ｓ１２と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される。
本発明においても、第１実施例と同様の効果を得ることができる。
［第５実施例］
本発明の第５実施例の磁気ランダムアクセスメモリ及びその製造方法の第５実施例について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第５実施例の構成について説明する。本発明の磁気ランダムアクセスメモリの第５実施例の構成は、図１の第１実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子２について更に説明する。
本発明の第５実施例の磁気ランダムアクセスメモリ及びその製造方法の第５実施例について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第５実施例の構成について説明する。本発明の磁気ランダムアクセスメモリの第５実施例の構成は、図１の第１実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子２について更に説明する。
図１０は、本発明の第５実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
第５実施例は、図２に示される第１実施例と比較すると、コンタクト９及び書き込みワード線７と第３保護層３３との間に、窒化シリコン膜３３−１及び層間絶縁層１８ｃが入っている点が異なる。層間絶縁膜１８ｃは、層間絶縁膜１８ａ、１８ｂと共に層間絶縁膜１８を構成する。その他は、第１実施例の図２と同様であるのでその説明を省略する。
次に、本発明の磁気ランダムアクセスメモリの製造方法の第５実施例について説明する。ここでは、図１０の構造を製造する製造方法について説明する。ただし、図１又は図１０における基板１２までは、従来の製造方法を用いて製造する。図１１Ａ〜11Ｃは、本発明の第５実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。
（１）ステップＳ８１：
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、ダマシン法により銅製のビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、層間絶縁層１８ｂとしての酸化シリコン膜をＣＶＤ法により形成する。続いて、ダマシン法により層間絶縁層１８ｂの所定の位置に銅製のコンタクト９及び書き込みワード線７を形成する。
次に、層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆うように、窒化シリコン膜３３−１、層間絶縁層１８ｃとしての酸化シリコン膜及び第３保護層３３としての窒化シリコン膜をこの順にＣＶＤ法により形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図１１Ａである。
（２）ステップＳ８２：
その後、フォトリソグラフィー及びエッチングの技術により、第３保護層３３の所定の位置にビアコンタクトホール４５を形成する。続いて、第３保護層３３をマスクとして、層間絶縁層１８ｃをエッチングし、ビアコンタクトホール４５を深くする。更に、第３保護層３３及び層間絶縁層１８ｃをマスクとして、窒化シリコン膜３３−１をエッチングしビアコンタクトホール４５を完成する。この状態が、図１１Ｂである。
（３）ステップＳ８３：
続いて、ダマシン法により銅製のビアコンタクト１３を形成する。この状態が、図１１Ｃである。
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、ダマシン法により銅製のビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、層間絶縁層１８ｂとしての酸化シリコン膜をＣＶＤ法により形成する。続いて、ダマシン法により層間絶縁層１８ｂの所定の位置に銅製のコンタクト９及び書き込みワード線７を形成する。
次に、層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆うように、窒化シリコン膜３３−１、層間絶縁層１８ｃとしての酸化シリコン膜及び第３保護層３３としての窒化シリコン膜をこの順にＣＶＤ法により形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図１１Ａである。
（２）ステップＳ８２：
その後、フォトリソグラフィー及びエッチングの技術により、第３保護層３３の所定の位置にビアコンタクトホール４５を形成する。続いて、第３保護層３３をマスクとして、層間絶縁層１８ｃをエッチングし、ビアコンタクトホール４５を深くする。更に、第３保護層３３及び層間絶縁層１８ｃをマスクとして、窒化シリコン膜３３−１をエッチングしビアコンタクトホール４５を完成する。この状態が、図１１Ｂである。
（３）ステップＳ８３：
続いて、ダマシン法により銅製のビアコンタクト１３を形成する。この状態が、図１１Ｃである。
その後のステップＳ８４〜Ｓ９０は、第１実施例のステップＳ０６〜Ｓ１２と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される。
本発明においても、第１実施例と同様の効果を得ることができる。
［第６実施例］
本発明の第６実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第６実施例の磁気ランダムアクセスメモリの構成について説明する。本発明の第６実施例の磁気ランダムアクセスメモリの構成は、図１の第１実施例と同様であるのでその説明を省略する。次に、磁気抵抗素子２について説明する。
図１２は、本発明の第６実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
本発明の第６実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第６実施例の磁気ランダムアクセスメモリの構成について説明する。本発明の第６実施例の磁気ランダムアクセスメモリの構成は、図１の第１実施例と同様であるのでその説明を省略する。次に、磁気抵抗素子２について説明する。
図１２は、本発明の第６実施例における磁気抵抗素子２及び下部電極３周辺の構成を示す断面図である。この図の例では、図１と異なり、下部電極３の上面の全面に磁気抵抗素子２が設けられている。たたし、図１と同様に、下部電極３の上面の一部を覆うように磁気抵抗素子２が設けられていても良い。
第６実施例は、図２の第１実施例と比較すると、コンタクト９及び書き込みワード線７と第３保護層３３との間に、層間絶縁層１８ｃが入っている点が異なる。層間絶縁膜１８ｃは、層間絶縁膜１８ａ、１８ｂと共に層間絶縁膜１８を構成する。その他は、第１実施例の図２と同様であるのでその説明を省略する。
次に、本発明の第６実施例の磁気ランダムアクセスメモリの製造方法について説明する。ただし、図１又は図１２における基板１２までは、従来の製造方法を用いて製造する。図１３Ａ〜］１３Ｃ７は、本発明の第６実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。
（１）ステップＳ１０１：
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ａの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ａの表面及びビアコンタクトホール内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、アルミニウム膜をスパッタ法により形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にコンタクト９及び書き込みワード線７を形成する。
その後、層間絶縁層１８ａ、コンタクト９及び書き込みワード線７を覆うように、酸化シリコン膜をＣＶＤ法により形成する。続いて、ＣＭＰにより表面を平坦化する。そのとき、コンタクト９及び書き込みワード線７を露出させないように酸化シリコン膜を平坦化する。この場合、コンタクト９及び書き込みワード線７と同層の酸化シリコン膜は、層間絶縁層１８ｂである。層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆う酸化シリコン膜は、層間絶縁層１８ｃである。
続いて、層間絶縁層１８ｃを覆うように、第３保護層３３としての窒化シリコン膜をＣＶＤ法によりこの順に形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図１３Ａである。
（２）ステップＳ１０２：
その後、フォトリソグラフィー及びエッチングの技術により、第３保護層３３の所定の位置にビアコンタクトホール４６を形成する。続いて、第３保護層３３をマスクとして層間絶縁層１８ｃをエッチングし、ビアコンタクトホール４６を完成する。この状態が、図１３Ｂである。
（３）ステップＳ１０３：
続いて、第３保護層３３の表面及びビアコンタクトホール４６内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１３を形成する。この状態が、図１３Ｃである。
基板１２上に層間絶縁層１８ａとしての酸化シリコン膜をＣＶＤ法により形成する。その後、フォトリソグラフィー及びエッチングの技術により、層間絶縁層１８ａの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層１８ａの表面及びビアコンタクトホール内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１４を形成する。
次に、層間絶縁層１８ａ及びビアコンタクト１４を覆うように、アルミニウム膜をスパッタ法により形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にコンタクト９及び書き込みワード線７を形成する。
その後、層間絶縁層１８ａ、コンタクト９及び書き込みワード線７を覆うように、酸化シリコン膜をＣＶＤ法により形成する。続いて、ＣＭＰにより表面を平坦化する。そのとき、コンタクト９及び書き込みワード線７を露出させないように酸化シリコン膜を平坦化する。この場合、コンタクト９及び書き込みワード線７と同層の酸化シリコン膜は、層間絶縁層１８ｂである。層間絶縁層１８ｂ、コンタクト９及び書き込みワード線７を覆う酸化シリコン膜は、層間絶縁層１８ｃである。
続いて、層間絶縁層１８ｃを覆うように、第３保護層３３としての窒化シリコン膜をＣＶＤ法によりこの順に形成する。第３保護層３３により、この後の工程において形成される磁性膜へ、第３保護層３３の下方から酸素や水分が拡散することを防止することができる。この状態が、図１３Ａである。
（２）ステップＳ１０２：
その後、フォトリソグラフィー及びエッチングの技術により、第３保護層３３の所定の位置にビアコンタクトホール４６を形成する。続いて、第３保護層３３をマスクとして層間絶縁層１８ｃをエッチングし、ビアコンタクトホール４６を完成する。この状態が、図１３Ｂである。
（３）ステップＳ１０３：
続いて、第３保護層３３の表面及びビアコンタクトホール４６内を覆うように、タングステン膜をスパッタ法により成膜し、ＣＭＰによりビアコンタクト１３を形成する。この状態が、図１３Ｃである。
その後のステップＳ１０４〜Ｓ１１０は、第１実施例のステップＳ０６〜Ｓ１２と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される。
本発明においても、第１実施例と同様の効果を得ることができる。
なお、第４〜６の実施例は、第２、３の実施例に適用することが可能である。また、各実施例の構成として記載された材料は、例示であり、その構成に適した従来知られた他の材料を用いることも可能である。
本発明により、磁気ランダムアクセスメモリ及びその製造時において、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能となる。
本発明により、磁気ランダムアクセスメモリ及びその製造時において、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能となる。
Claims (16)
- 複数の磁気メモリセルを具備し、
前記複数の磁気メモリセルの各々は、
基板の上方に、前記基板の平面に平行に設けられた下部電極と、
前記下部電極の上面の少なくとも一部に一端を接続された磁気抵抗素子と、
前記磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられた素子用保護層と、
前記下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられた電極用保護層と
を具備する磁気ランダムアクセスメモリ。 - 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、 前記磁気抵抗素子は、
前記下部電極の上面の少なくとも一部を覆うように設けられた下部積層部と、
前記下部積層部上に、前記下部積層部の少なくとも一部を覆うように設けられた上部積層部とを備え、
前記素子用保護層は、前記上部積層部の側面を囲む第１素子用保護層と、前記下部積層部の側面を囲む第３素子用保護膜とを含み、 前記電極用保護層は、前記下部電極の上面及び側面を覆う第１電極用保護層と、前記下部電極の底面を覆う第２電極用保護層とを含む
磁気ランダムアクセスメモリ。 - 請求の範囲２に記載の磁気ランダムアクセスメモリにおいて、
前記下部積層部は、
前記下部電極側に設けられた反強磁性層と、
前記反強磁性層上に設けられた固定磁性層と
を含み、
前記上部積層部は、
前記下部積層膜側に設けられたトンネル絶縁層と、
前記トンネル絶縁層上に設けられた自由磁性層と
を含む
磁気ランダムアクセスメモリ。 - 請求の範囲２又は３に記載の磁気ランダムアクセスメモリにおいて、
前記素子用保護層は、前記下部積層部の上面を囲む第２素子用保護層を更に含む
磁気ランダムアクセスメモリ。 - 請求の範囲２又は３に記載の磁気ランダムアクセスメモリにおいて、
前記第１素子用保護層の少なくとも一部は、前記第３素子用保護膜よりも膜厚が厚い
磁気ランダムアクセスメモリ。 - 請求の範囲１乃至５のいずれかに記載の磁気ランダムアクセスメモリにおいて、
前記下部電極の底面に形成された前記電極用保護層は、前記複数の磁気メモリセルの形成された領域に広がっている
磁気ランダムアクセスメモリ。 - 請求の範囲１乃至６のいずれかに記載の磁気ランダムアクセスメモリにおいて、
前記素子用保護層及び前記電極用保護層は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む
磁気ランダムアクセスメモリ。 - 請求の範囲７に記載の磁気ランダムアクセスメモリにおいて、
前記素子用保護層及び前記電極用保護層は、膜厚が１０ｎｍ以上、１００ｎｍ以下である
磁気ランダムアクセスメモリ。 - 基板の上方に、所定の位置にビアコンタクトが露出した第３保護膜を形成する工程と、
前記第３保護膜を覆うように導電膜、磁気抵抗素子を構成する積層膜を順に積層する工程と、
前記積層膜を前記磁気抵抗素子に、前記導電膜を前記ビアコンタクトに接続された下部電極に形成する工程と、
前記下部電極の側面と、前記磁気抵抗素子の上面及び側面とを覆うように第２保護膜を形成する工程と
を具備する
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲９に記載の磁気ランダムアクセスメモリの製造方法において、
前記導電膜を形成する工程は、
前記積層膜の上部を、前記磁気抵抗素子の上部積層部及び下部積層部のうちの前記上部積層部とする工程と、
前記上部積層部の上面及び側面と、前記積層膜の前記上部積層部を除く部分の上面とを覆うように第１保護膜を形成する工程と、
前記積層膜の前記上部積層部を除く部分を、前記下部積層部に形成する工程と
を備える磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１０に記載の磁気ランダムアクセスメモリの製造方法において、
前記下部積層部は、
前記下部電極側に設けられた反強磁性層と、
前記反強磁性層上に設けられた固定磁性層と
を含み、
前記上部積層部は、
前記下部積層部側に設けられたトンネル絶縁層と、
前記トンネル絶縁層上に設けられた自由磁性層と
を含む
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１０又は１１に記載の磁気ランダムアクセスメモリの製造方法において、
前記上部積層部を除く部分を形成する工程は、
前記上部積層部の側面に前記第１保護膜を残すように、前記第１保護膜をエッチバックする工程を含む
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１０又は１１に記載の磁気ランダムアクセスメモリの製造方法において、
前記上部積層部を除く部分を形成する工程は、
前記第１保護膜の上面に所定のパターンでハードマスクを形成する工程と、
前記ハードマスクを用いて、前記積層膜の前記上部積層部を、前記下部積層部に形成する工程と
を含み、
前記第２保護膜を形成する工程は、
前記下部電極及び前記下部積層部の側面を覆い、前記下部積層部の上面と前記上部積層部の側面及び上面とを前記ハードマスクを介して覆うように第２保護膜を形成する工程を備える
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１０乃至１３のいずれかに記載の磁気ランダムアクセスメモリの製造方法において、
前記下部電極及び前記下部積層部の側面に前記第２保護膜を残すように、前記第２保護膜をエッチバックする工程を更に具備する
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１０乃至１３のいずれかに記載の磁気ランダムアクセスメモリの製造方法において、
前記第１保護膜、前記第２保護膜及び前記第３保護膜は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む
磁気ランダムアクセスメモリの製造方法。 - 請求の範囲１５に記載の磁気ランダムアクセスメモリの製造方法において、
前記第１保護膜、前記第２保護膜及び前記第３保護膜は、膜厚が１０ｎｍ以上、１００ｎｍ以下である
磁気ランダムアクセスメモリの製造方法。
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