WO2006070803A1

WO2006070803A1 - 磁気ランダムアクセスメモリ及びその製造方法

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Publication number: WO2006070803A1
Application number: PCT/JP2005/023901
Authority: WO
Inventors: Katsumi Suemitsu
Original assignee: Nec Corporation
Priority date: 2004-12-28
Filing date: 2005-12-27
Publication date: 2006-07-06
Also published as: JPWO2006070803A1

Abstract

　複数の磁気メモリセル１を具備する磁気ランダムアクセスメモリを用いる。その磁気メモリセル１は、下部電極と磁気抵抗素子と素子用保護層と、電極用保護層とを備える。下部電極は、基板の上方に、基板の平面に平行に伸びるように設けられている。磁気抵抗素子は、下部電極の上面の少なくとも一部に一端を接続されている。素子用保護層は、磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられている。電極用保護層は、下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられている。

Description

明細書

磁気ランダムアクセスメモリ及びその製造方法

技術分野

[0001] 本発明は、磁気ランダムアクセスメモリ及びその製造方法に関し、特に、特性の劣化が防止される磁気ランダムアクセスメモリ及びその製造方法に関する。

背景技術

[0002] 磁気抵抗素子を有する磁気メモリセルを用いた磁気ランダムアクセスメモリ（以下「 MRAM」ともいう）が知られている。磁気抵抗素子のような磁性素子は、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により酸化されることで、特性が劣化しゃすい。例えば、磁気抵抗素子の周辺にシリコン酸化膜を形成する場合、材料ガスによって磁気抵抗素子が酸化されることが考えられる。また、成膜されたシリコン酸化膜が含んでいる水分や酸素が、その後の工程により磁気抵抗素子へ侵入し、磁気抵抗素子を酸化することが考えられる。

[0003] 特に、磁気抵抗素子は、磁気的性質を利用するという素子の性質上、高温 (概ね 4 00度以上)の工程を用いることが出来ない。そのため、低温で成膜可能な層間絶縁膜を用いることになる。これらは、材料中に水分を比較的多く含み、成膜後もある程度の水分が残存する可能性がある。加えて、素子の高速化に伴い、 low— k膜が多用されるようになってきている。このような層間絶縁膜も、材料中に水分を比較的多く含み、成膜後もある程度の水分が残存する可能性がある。従って、成膜時及び成膜後の膜中に存在する酸素や水分の影響が出やす、と考えられる。 MRAMにお、て、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止する技術が望まれて、る。

[0004] 特開 2003— 243630号公報 (第 1従来例）に磁気メモリ装置およびその製造方法が開示されている。この第 1従来例の磁気メモリ装置は、トンネル絶縁層を強磁性体で挟んでなるトンネル磁気抵抗素子を備えている。磁気メモリ装置は、強磁性体のスピン方向が平行もしくは反平行によって抵抗値が変化することを利用して情報を記憶する。磁気メモリ装置は、トンネル磁気抵抗素子を間にして立体的に交差するよう〖こ配置される第 1配線および第 2配線を備えて、る。第 1配線とトンネル磁気抵抗素子とは電気的に絶縁されている。第 2配線と前記トンネル磁気抵抗素子とは電気的に接続されている。磁気メモリ装置は、不揮発性である。トンネル磁気抵抗素子の側面は不純物を通さない側壁ノリア層で被覆されている。その側壁ノリア層は、酸化アルミニゥムもしくは窒化シリコンで形成されて!、る。

この第 1従来例には、磁気抵抗素子（13)と同層の絶縁膜 (44)の形成時において、側壁ノリア層により磁気抵抗素子の酸ィ匕を防止することができると記載されている。ただし、側壁バリア層は必ずしも磁気抵抗素子（13)の側壁全面を被覆する必要はないと述べている。また、下部電極に関しては、側壁ノリア層に関して特に記載がない。

発明の開示

[0005] 従って、本発明の目的は、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能な磁気ランダムァクセスメモリ及びその製造方法を提供することにある。

また、本発明の他の目的は、磁気抵抗素子及び下部電極周辺に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能な磁気ランダムァクセスメモリ及びその製造方法を提供することにある。

[0006] 本発明の磁気ランダムアクセスメモリは、複数の磁気メモリセルを具備する。複数の磁気メモリセルの各々は、下部電極と、磁気抵抗素子と、素子用保護層と、電極用保護層とを備える。下部電極は、基板の上方に、基板の平面に平行に設けられている。磁気抵抗素子は、下部電極の上面の少なくとも一部に一端を接続されている。素子用保護層は、磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられている。電極用保護層は、下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられている。

本発明では、磁気抵抗素子及び下部電極が保護膜で保護されているので、その周辺から酸素や水分が拡散して磁気抵抗素子の磁性膜に到達することはな、。それにより、磁気抵抗素子が酸素や水分で劣化することを防止することができる。

上記の磁気ランダムアクセスメモリにおいて、磁気抵抗素子は、下部電極の上面の少なくとも一部を覆うように設けられた下部積層部と、下部積層部上に、下部積層部の少なくとも一部を覆うように設けられた上部積層部とを備える。素子用保護層は、上部積層部の側面を囲む第 1素子用保護層と、下部積層部の側面を囲む第 3素子用保護膜とを含む。電極用保護層は、下部電極の上面及び側面を覆う第 1電極用保護層と、下部電極の底面を覆う第 2電極用保護層とを含む。

上記の磁気ランダムアクセスメモリにおいて、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層膜側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。

上記の磁気ランダムアクセスメモリにおいて、素子用保護層は、下部積層部の上面を囲む第 2素子用保護層を更に含む。

上記の磁気ランダムアクセスメモリにおいて、第 1素子用保護層少なくとも一部は、第 3素子用保護膜よりも膜厚が厚い。

[0007] 上記の磁気ランダムアクセスメモリにおいて、下部電極の底面に形成された電極用保護層は、複数の磁気メモリセルの形成された領域に広がっている。

上記の磁気ランダムアクセスメモリにお、て、素子用保護層及び電極用保護層は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。

上記の磁気ランダムアクセスメモリにお、て、素子用保護層及び電極用保護層は、膜厚が lOnm以上、 lOOnm以下である。

[0008] 本発明の他の観点では、本発明の磁気ランダムアクセスメモリの製造方法は、（a) 基板の上方に、所定の位置にビアコンタクトが露出した第 3保護膜を形成する工程と、（b)第 3保護膜を覆うように導電膜、磁気抵抗素子を構成する積層膜を順に積層する工程と、（c)積層膜を磁気抵抗素子に、導電膜をビアコンタクトに接続された下部電極に形成する工程と、（d)下部電極の側面と、磁気抵抗素子の上面及び側面とを覆うように第 2保護膜を形成する工程とを具備する。

上記の磁気ランダムアクセスメモリの製造方法において、（c)ステップは、（cl)積層膜の上部を、磁気抵抗素子の上部積層部及び下部積層部のうちの上部積層部とする工程と、（c2)上部積層部の上面及び側面と、積層膜の上部積層部を除く部分の上面とを覆うように第 1保護膜を形成する工程と、（c3)積層膜の上部積層部を除く部分を、下部積層部に形成する工程とを備える。

上記の磁気ランダムアクセスメモリの製造方法において、下部積層部は、下部電極側に設けられた反強磁性層と、反強磁性層上に設けられた固定磁性層とを含む。上部積層部は、下部積層部側に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた自由磁性層とを含む。

上記の磁気ランダムアクセスメモリの製造方法において、（c3)ステップは、（c31) 第 1保護膜を上部積層部の側面に残すように、第 1保護膜をエッチバックする工程を含む。

上記の磁気ランダムアクセスメモリの製造方法において、（c3)ステップは、（c32) 第 1保護膜の上面に所定のパターンでノヽードマスクを形成する工程と、（c33)ハードマスクを用いて、積層膜の上部積層部を、下部積層部に形成する工程とを含む。（d) ステップは、（dl)下部電極及び下部積層部の側面を覆い、下部積層部の上面と上部積層部の側面及び上面とをハードマスクを介して覆うように第 2保護膜を形成する工程を備える。

上記の磁気ランダムアクセスメモリの製造方法において、（e)下部電極及び下部積層部の側面に第 2保護膜を残すように、第 2保護膜をエッチバックする工程を更に具備する。

上記の磁気ランダムアクセスメモリの製造方法において、第 1保護膜、第 2保護膜及び第 3保護膜は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む。

上記の磁気ランダムアクセスメモリの製造方法において、第 1保護膜、第 2保護膜及び第 3保護膜は、膜厚が lOnm以上、 lOOnm以下である。

図面の簡単な説明

[図 1]図 1は、本発明の第 1実施例による磁気ランダムアクセスメモリの構成を示す断面図である。

[図 2]図 2は、本発明の第 1実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

[図 3A]図 3Aは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 3B]図 3Bは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 3C]図 3Cは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3D]図 3Dは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3E]図 3Eは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3F]図 3Fは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 3G]図 3Gは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3H]図 3Hは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 31]図 31は、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3J]図 3Jは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 3K]図 3Kは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 3L]図 3Lは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 4]図 4は、本発明の第 2実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

圆 5A]図 5Aは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 5B]図 5Bは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 5C]図 5Cは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 5D]図 5Dは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 5E]図 5Eは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 5F]図 5Fは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 6]図 6は、本発明の第 3実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

圆 7A]図 7Aは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 7B]図 7Bは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 7C]図 7Cは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 7D]図 7Dは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 7E]図 7Eは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 7F]図 7Fは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

圆 7G]図 7Gは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 7H]図 7Hは、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 8]図 8は、本発明の第 4実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

[図 9A]図 9Aは、本発明の第 4実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 9B]図 9Bは、本発明の第 4実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 9C]図 9Cは、本発明の第 4実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 10]図 10は、本発明の第 5実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

[図 11A]図 11Aは、本発明の第 5実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 11B]図 11Bは、本発明の第 5実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 11C]図 11Cは、本発明の第 5実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 12]図 12は、本発明の第 6実施例における磁気抵抗素子及び下部電極の周辺の構成を示す断面図である。

[図 13A]図 13Aは、本発明の第 6実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 13B]図 13Bは、本発明の第 6実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[図 13C]図 13Cは、本発明の第 6実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

発明を実施するための最良の形態

[0010] 以下、本発明の磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して詳細に説明する。

[0011] [第 1実施例]

図 1は、本発明の第 1実施例による磁気ランダムアクセスメモリの構成を示す断面図である。磁気ランダムアクセスメモリは、半導体基板 10、メモリセル 1、ビット線 4、読み出しワード線 6、書き込みワード線 7、層間絶縁層 16、層間絶縁層 17、層間絶縁層 1 8、層間絶縁層 19を具備する。

ビット線は、第 1方向、例えば X方向へ伸びるように設けられている。読み出しワード線 6と書き込みワード線 7とは組となり、第 1方向とは異なる第 2方向、例えば X方向と概ね垂直な Y方向へ伸びるように設けられている。メモリセル 1は、読み出しワード線及び書き込みワード線 7の組とビット線とが交叉する点の各々に対応して設けられている。層間絶縁層 19、層間絶縁層 18、層間絶縁層 17、層間絶縁層 16は、この順に半導体基板 10の表面を覆うように設けられて、る。

[0012] メモリセル 1は、ビアコンタクト 5、磁気抵抗素子 2、下部電極 3、ビアコンタクト 13、コンタクト 9、ビアコンタクト 14、コンタクト 9'、ビアコンタクト 15、 MOSトランジスタ 8、第 1 保護層 31、第 2保護層 32、第 3保護層 33を備える。

MOSトランジスタ 8は、半導体基板 10に埋め込まれている。そのゲート電極 8cは、読出しワード線 6に接続されている。他の 2つの電極のうちの一方としての拡散層 8b は、接地 (Gnd)されている。他方としての拡散層 8aは、拡散層 8a表面から略垂直に伸びるビアコンタクト 15 コンタクト 9，一ビアコンタクト 14ーコンタクト 9 ビアコンタクト 13を介して、下部電極 3の一方の端の底面の一部に接続されている。磁気抵抗素子 2の一端は、下部電極 3の他方の端の上面の一部に接続されている。磁気抵抗素子 2の他端は、ビット線 4に接続されている。磁気抵抗素子 4の下部電極 3を介した下側（半導体基板 10側）の近傍に、例えば、電気的に絶縁され、磁気的相互作用が可能な位置に、書き込みワード線 7が位置している。

[0013] 第 1保護層 31は、磁気抵抗素子 2の上側の側面を囲むように所定の膜厚以下の膜厚で設けられている。第 2保護層 32は、磁気抵抗素子 2の下側の側面と、下部電極 3 の上面及び側面との周囲を囲むように所定の膜厚以下の膜厚で設けられている。第 3保護層 33は、下部電極 3の底面の周囲を囲むように所定の膜厚以下の膜厚で設けられている。

[0014] なお、第 3保護層 33から半導体基板 10までを、基板 11ともいう。層間絶縁層 19から半導体基板 10までを基板 12ともいう。 [0015] 本発明では、ビアコンタクト 5やビアコンタクト 13の貫通する部分を除いて、磁気抵抗素子 2及び下部電極 3を第 1保護層 31〜第 3保護層 33で覆うことにより、周辺からの酸素や水分の磁気抵抗素子 2への侵入を防止することができる。第 3保護層 33は、下部電極 3の底面だけでなぐそれよりも広い領域、例えば、メモリセル 1の領域や、複数の磁気メモリセル 1の形成された領域などに広がっていても良い。それにより、下部電極 3の下部からの酸素や水分の拡散をより広範囲に防止することができる。

[0016] 磁気抵抗素子 2について更に説明する。

図 2は、本発明の第 1実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1と異なり、下部電極 3の上面の全面に磁気抵抗素子 2が設けられている。たたし、図 1と同様に、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられていても良い。

[0017] 磁気抵抗素子 2は、基板 11上に設けられ、下部積層膜 2bと上部積層膜 2aとを備える。下部積層膜 2bは、下部電極 3の上面を覆うように設けられている。下部積層膜 2b は、下部電極 3側に設けられた反強磁性層 24と、反強磁性層 24上に設けられた固定磁性層 23とを含む。上部積層膜 2aは、下部積層膜 2b上に、下部積層膜 2bの少なくとも一部を覆うように設けられている。上部積層膜 2aは、下部積層膜 2b上に設けられたトンネル絶縁層 22と、トンネル絶縁層 22上に設けられた自由磁性層 21と、キヤップ層 25とを含む。ただし、上部積層膜 2aは、下部積層膜 2bの上面の全面を覆うように設けられていても良い。

[0018] ただし、下部積層膜 2bと上部積層膜 2aとの境界は、上記の場合、即ち固定磁性層 23とンネル絶縁層 22との間に限定されるものではなぐ製造方法に対応して他の層間に設けることも可能である。また、下部積層膜 2bと上部積層膜 2aとに分けずに一体とすることも可能である。また、ここでは、磁気抵抗素子 2として、 TMR (Tunneling MagnetoResistive)素子を前提にして記載している。し力し、磁気抵抗素子 2として TMR素子以外の素子を用いても良!、。

[0019] 第 1保護層 31は、ビアコンタクト 5を除く上部積層膜 2aの上面及び側面を覆う又は囲む第 1保護層 31aと、下部積層膜 2bの上面を覆うまたは囲む第 1保護層 31bを含む。第 2保護層 32は、下部積層膜 2bの側面を覆う又は囲む第 2保護層 32aと、下部電極 3の側面及び上面 (磁気抵抗素子 2のない部分)を覆う又は囲む第 2保護層 32b とを含む。第 3保護層 33は、ビアコンタクト 13を除く下部電極 3の底面を覆う又は囲む第 3保護層 33aと、同層で下部電極 3の周辺に設けられた第 3保護層 33bとを含む第 1保護層 31、第 2保護層 32、第 3保護層 33は、酸素や水分 (水酸基を含む)をブロックする材料で形成されている。そのような材料としては、窒化シリコン及び炭化窒化シリコンが例示される。水分の浸透の恐れが無ぐ磁性層の酸ィ匕を防止するだけで良い場合には、窒化シリコンや炭化窒化シリコンの他に、炭化シリコン、炭化酸化シリコンを用いることも可能である。

第 1保護層 31、第 2保護層 32及び第 3保護層 33の各々を窒化シリコン膜又は炭化窒化シリコン膜とした場合、その膜厚は、 ΙΟηπ！〜 lOOnmが好ましい。この範囲より膜厚が薄い場合、酸素や水分をブロックする効果が著しく低下してしまう。この範囲より膜厚が厚い場合、誘電率の問題力高速動作に支障をきたしてしまう。膜厚のより好ましい範囲としては、 20ηπ！〜 60nmである。

[0020] 次に、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法について説明する。

図 3A〜3Lは、本発明の第 1実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。ここでは、図 2の構造を有する磁気ランダムアクセスメモリの製造方法について説明する。ただし、図 1又は図 2における基板 12までは、従来の製造方法を用いて製造する。

[0021] (1)ステップ301：

基板 12上に層間絶縁層 18aとしての酸ィ匕シリコン膜を CVD法により形成する。その後、ダマシン法によりビアコンタクト 14を形成する。続いて、その上に、層間絶縁層 18bとしての酸ィ匕シリコン膜を CVD法により形成する。この状態が、図 3Aである。層間絶縁膜 18a及び 18bは、層間絶縁膜 18を構成する。

(2)ステップ S02 : 次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層 18bの所定の位置に、ダマシン法により銅製のコンタクト 9及び書き込みワード線 7 を形成する。この状態が、図 3Bである。 (3)ステップ S03 :

次に、第 3保護層 33としての窒化シリコン膜を CVD法により、層間絶縁層 18b、コンタクト 9及び書き込みワード線 7を覆うように形成する。第 3保護層 33により、この後の工程において形成される磁性膜へ、第 3保護層 33の下方から酸素や水分が拡散することを防止することができる。この状態が、図 3Cである。

(4)ステップ S04 :

次に、酸ィ匕シリコン膜 43を CVD法により第 3保護層 33上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所定の位置に孔 44を形成する。この状態が、図 3Dである。

(5)ステップ S05 :

その後、孔 44を有する酸ィ匕シリコン膜をマスクとして、第 3保護層 33にビアホール 4 5を形成する。続いて、酸ィ匕シリコン膜をエッチングで除去する。この状態が、図 3Eである。

(6)ステップ S06 :

次に、第 3保護層 33及びコンタクト 9を覆うように下部電極 3としてのタンタル膜がスパッタ法により形成される。その後、下部電極 3を覆うように、反強磁性層 24としての白金—マンガン膜をスパッタ法により形成する。続いて、反強磁性層 24を覆うように、固定磁性層 23としてのコバルト—鉄膜をスパッタ法により形成する。次に、固定磁性層 23を覆うように、アルミニウム膜をスパッタ法により形成する。その後、アルミニウム膜にプラズマ酸ィ匕又はラジカル酸ィ匕を行うことにより、トンネル絶縁層 22としての酸ィ匕アルミニウム膜を形成する。その後、トンネル絶縁層 22を覆うように、自由磁性層 21としてのニッケル—鉄膜をスパッタ法により形成する。続いて、自由磁性層 21を覆うように、キャップ膜 25としてのタンタル膜をスパッタ法により形成する。この状態が、図 3F である。固定磁性層 23として、コバルト鉄 Zルテニウム Zコバルト鉄（CoFeZRuZC oFe)のような積層膜を用いることも可能である。

(7)ステップ S07 :

次に、フォトリソグラフィー及びエッチングの技術により、上部積層膜 2aとしてのトンネル絶縁層 22、自由磁性層 21及びキャップ層 25を所定の形状にパターンユングする。その状態が、図 3Gである。

(8)ステップ S08 :

続いて、上部積層膜 2a (トンネル絶縁層 22、自由磁性層 21、キャップ層 25)及び固定磁性層 23を覆うように第 1保護層 31としての窒化シリコン膜を CVD法により形成する。この第 1保護層 31により、この後の工程及び MRAM完成後において、上部積層膜 2aの磁性膜の酸化や、磁性膜への水分の混入を防止することができる。その状態が、図 3Hである。

(9)ステップ S09 :

次に、フォトリソグラフィー及びエッチングの技術により、下部積層膜 2bとしての固定磁性層 23及び反強磁性層 24と第 1保護層 31と下部電極 3とを所定の形状にパターンユングする。その状態が、図 31である。

(10)ステップ S 10 :

その後、第 1保護層 31の表面、下部積層膜 2b及び下部電極 3の側面、及び基板 1 1の表面を覆うように第 2保護層 32としての窒化シリコン膜を CVD法により形成する。この第 2保護層 32により、この後の工程及び MRAM完成後において、磁性膜の酸化や、磁性膜への水分の混入を防止することができる。この状態が、図 3Jである。

(11)ステップ S11 :

続いて、第 2保護層 32をエッチバックして、下部積層膜 2b及び下部電極 3に第 2保護層 32のサイドウォールを形成する。このとき、第 1保護層 31及び基板 11上の第 2 保護層 32は、概ね除去される。この状態が、図 3Kである。

(12)ステップ S12 :

次に、基板 11、第 2保護層 32、第 1保護層 31を覆うように、層間絶縁層 17としての酸ィ匕シリコン膜を CVD法により形成する。その後、 CMPにより、層間絶縁層 17の表面を平坦化する。続いて、ダマシン法により銅製のビアコンタクト 5、及びビット線 4を形成する。この状態が、図 3Lである。

以上の工程により、磁気ランダムアクセスメモリが製造される。なお、ステップ S10 (図 3J)の後に、ステップ S 12を行っても良い。この場合、第 2保護層 32もまた、電極用保護層 33bのように、複数の磁気メモリセル 1の形成された領域に広がる。これにより、電極用保護層 33bより下の層からの酸素や水分の磁性層への拡散をより確実に防止することができる。

[0023] 本発明では、ビアコンタクト 5やビアコンタクト 13の貫通する部分を除いて、磁気抵抗素子 2及び下部電極 3を第 1保護層 31〜第 3保護層 33で覆うことにより、周辺からの酸素や水分の磁気抵抗素子 2への侵入を防止することができる。それにより、磁気抵抗素子 2の劣化を防止することが可能となる。

[0024] [第 2実施例]

次に、本発明の第 2実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、第 2実施例の磁気ランダムアクセスメモリの構成について説明する。尚、第 2実施例の磁気ランダムアクセスメモリの構成は、図 1に示される第 1実施例と同様であるのでその説明を省略する。

[0025] 磁気抵抗素子 2について更に説明する。

図 4は、本発明の第 2実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1と異なり、下部電極 3の上面の全面に磁気抵抗素子 2が設けられている。たたし、図 1と同様に、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられていても良い。

[0026] 第 2実施例は、図 2に示される第 1実施例と比較すると、第 2保護層 32が、下部積層膜 2bの側面の上部及びその上面の第 1保護層 31を越えて上方へ伸びている点が異なる。尚、基板 11の部分は同じである。この場合、第 1保護層 31と第 2保護層 3 2との接触部分において、充分な厚みの保護層が形成されているので、そこからの磁性膜への水分や酸素の拡散をより確実に防止することができる。その他は、図 2に示される第 1実施例と同様であるのでその説明を省略する。

[0027] 次に、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法について説明する。ただし、図 1における基板 12までは、従来の製造方法を用いて製造する。また、図 3A〜3Hに示される工程までは第 1実施例と同様であるので、説明は省略する。図 5A〜5Fは、本発明の第 2実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[0028] (10)ステップ S29 : 次に、ハードマスク 17aとしての酸ィ匕シリコンを第 1保護層 31を覆うように CVD法により形成する。その後、 CMPにより表面を平坦ィ匕する。この状態が、図 5Aである。

( 11)ステップ S 30 :

続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク 17aを所定の形状にパターンユングする。この状態が、図 5Bである。

( 12)ステップ S31 :

その後、ハードマスク 17aをマスクとして、下部積層膜 2bとしての固定磁性層 23及び反強磁性層 24と第 1保護層 31と下部電極 3とを所定の形状にパターンユングする。その状態が、図 5Cである。

(13)ステップ S32 : その後、ハードマスク 17aの表面、下部積層膜 2b及び下部電極 3の側面、及び基板 11の表面を覆うように第 2保護層 32としての窒化シリコン膜を CVD法により形成する。この第 2保護層 32により、この後の工程及び MRAM完成後において、磁性膜の酸ィ匕や、磁性膜への水分の混入を防止することができる。この状態が、図 5Dである。

(14)ステップ S33 :

続いて、第 2保護層 32をエッチバックして、下部積層膜 2b及び下部電極 3に第 2保護層 32のサイドウォールを形成する。このとき、第 2保護層 32のサイドウォールは、下部積層膜 2bの側面の上部及びその上面の第 1保護層 31を越えてハードマスク 17a の側面まで伸びている。したがって、第 1保護層 31と第 2保護層 32との接触部分において、充分な厚みの保護層が形成され、磁性膜への水分や酸素の拡散をより確実に防止することができる。ハードマスク 17a及び基板 11上面の第 2保護層 32は、概ね除去される。この状態が、図 5Eである。

(15)ステップ334：

次に、基板 11、第 2保護層 32、ハードマスク 17aを覆うように、層間絶縁層 17としての酸ィ匕シリコン膜を CVD法により形成する。ハードマスク 17aは、層間絶縁層 17に一体化する。その後、 CMPにより、層間絶縁層 17の表面を平坦ィ匕する。この状態が、図 5Fである。

(16)ステップ S35 : その後、ダマシン法により、キャップ層 25の上部に銅製のビアコンタクト 5、及びビット線 4を形成する。この状態が、図 4である。

[0029] 以上の工程により、磁気ランダムアクセスメモリが製造される。

[0030] 本発明においても、第 1実施例と同様の効果を得ることができる。カロえて、より確実に磁性膜への水分の混入を防止することができる。

[0031] [第 3実施例]

本発明の第 3実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第 3実施例による磁気ランダムァクセスメモリの構成について説明する。尚、本発明の第 3実施例による磁気ランダムァクセスメモリの構成については、第 1実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子 2について説明する。

[0032] 図 6は、本発明の第 3実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1と異なり、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられている。ただし、図 1と同様に、下部電極 3の上面の全部を覆うように磁気抵抗素子 2が設けられて、ても良、。

[0033] 第 3実施例は、第 1実施例（図 2)の場合と比較すると、上部積層膜 2aの保護層が第 1保護層 31と第 2保護層 32との二重になっている点、及び、下部電極 3が第 2保護層 32に覆われていない点が異なる（基板 11の部分は同じである)。上部積層膜 2aは下部積層膜 2bに比較して小さぐ酸素や水分の拡散に対してより敏感に反応すると考えられるが、この場合は保護層が二重になっているので、より確実に上部積層膜 2 aを保護することが可能となる。

[0034] 第 1保護層 31は、ビアコンタクト 5を除く上部積層膜 2aの上面及び側面を覆う（囲む )第 1保護層 31aを含む。第 2保護層 32は、第 1保護層 31aの側面を覆う（囲む)第 2 保護層 32cと、下部積層膜 2bの側面を覆う（囲む)第 2保護層 32aとを含む。磁気抵抗素子 2及び下部電極 3周辺のその他の構成は、第 1実施例の図 2と同様であるのでその説明を省略する。

[0035] 次に、本発明の第 3実施例による磁気ランダムアクセスメモリの製造方法について説明する。ただし、図 1における基板 12までは、従来の製造方法を用いて製造する。また、図 3A〜3Hに示される工程は第 1実施例と同様であるので、説明は省略する。ここでは、図 6の構造を製造する製造方法にっ、て説明する。

(10)ステップ S49 :

次に、第 1保護層 31をエッチバックして、上部積層膜 2a (キャップ層 25、自由磁性層 21、トンネル絶縁層 22)のサイドウォールを形成する。このとき、キャップ層 25及び固定磁性層 23の上面の第 1保護層 31は、概ね除去されている。この状態が、図 7A である。

( 11)ステップ S 50 :

次に、キャップ層 25及び第 1保護層 31をマスクとして、下部積層膜 2b (固定磁性層 23、反強磁性層 24)をエッチングする。この状態が、図 7Bである。

(12)ステップ351：

続いて、下部電極 3の上面、下部積層膜 2bの側面、第 1保護層 31及びキャップ層 25の表面を覆うように第 2保護層 32としての窒化シリコン膜を CVD法で形成する。この第 2保護層 32により、この後の工程及び MRAM完成後において、磁性膜の酸ィ匕や、磁性膜への水分の混入を防止することができる。この状態が、図 7Cである。（13 )ステップ S52 :

次に、第 2保護層 32をエッチバックして、上部積層膜 2a及び株積層膜 2bのサイドウォールを形成する。このとき、上部積層膜 2aのサイドウォールは、第 1保護膜 31及び第 2保護膜 32の二重になる。キャップ層 25及び下部電極 3の上面の第 2保護層 3 2は、概ね除去されている。この状態が、図 7Dである。

(14)ステップ S53 :

次に、ハードマスク 17aとしての酸ィ匕シリコンを下部電極 3の上面、第 2保護層 32及びキャップ層 25の表面を覆うように CVD法により形成する。その後、 CMPにより表面を平坦化する。この状態が、図 7Eである。

(15)ステップ354：

続いて、フォトリソグラフィー及びエッチングの技術により、ハードマスク 17aを所定の形状にパターンユングする。この状態が、図 7Fである。

(16)ステップ S55 : その後、ハードマスク 17aをマスクとして、下部電極 3を所定の形状にパターンニングする。その状態が、図 7Gである。

(17)ステップ355：

次に、基板 11の上面、下部電極 3の側面及び、ハードマスク 17aを覆うように、層間絶縁層 17としての酸ィ匕シリコン膜を CVD法により形成する。ハードマスク 17aは、層間絶縁層 17に一体ィ匕する。その後、 CMPにより、層間絶縁層 17の表面を平坦ィ匕する。この状態が、図 7Hである。

(18)ステップ S56 :

その後、ダマシン法により、キャップ層 25の上部に銅製のビアコンタクト 5、及びビット線 4を形成する。この状態が、図 6である。

[0036] 以上の工程により、磁気ランダムアクセスメモリが製造される。

[0037] 本発明において、上部積層膜 2aは保護層が二重 (第 1保護層 31と第 2保護層 32) になっているので、より確実に上部積層膜 2aを保護することが可能となる。第 1実施例と同様の効果を得ることができる。カロえて、より確実に磁性膜への水分の混入を防止することができる。

[0038] 本実施例では、下部電極 3よりも半導体基板 10に近い膜からの酸素や水分の拡散が少ないことを想定している。しかし、第 1及び第 2実施例のように、下部電極 3を第 2 保護層 32で覆うようにしても良い。例えば、ステップ S51 (図 7C)の後、第 2実施例のステップ S29 (図 5A)〜ステップ S35を実行すればよい。それにより、第 2実施例の効果ち合わせて得ることができる。

[0039] [第 4実施例]

本発明の第 4実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第 4実施例の構成について説明する。本発明の第 4実施例の磁気ランダムアクセスメモリの構成は、図 1の第 1実施例と同様であるのでその説明を省略する。磁気抵抗素子 2について説明する。

[0040] 図 8は、本発明の第 4実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1の第 1実施例と異なり、下部電極 3の上面の全面に磁気抵抗素子 2が設けられている。ただし、図 1と同様に、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられて、ても良、。

[0041] 第 4実施例は、第 1実施例（図 2)の場合と比較すると、コンタクト 9及び書き込みヮード線 7と第 3保護層 33との間に、層間絶縁層 18cが入っている点が異なる。層間絶縁膜 18cは、層間絶縁膜 18a、 18bと共に層間絶縁膜 18を構成する。その他は、第 1実施例の図 2と同様であるのでその説明を省略する。

[0042] 次に、本発明の第 4実施例による磁気ランダムアクセスメモリの製造方法について説明する。ここでは、図 8の構造を有する磁気ランダムアクセスメモリを製造方法について説明する。ただし、図 1又は図 8における基板 12までは、従来の製造方法を用いて製造する。

図 18、図 4 (c)〜図 7は、本発明の磁気ランダムアクセスメモリの製造方法の第 4実施例を示す断面図である。

[0043] (1)ステップ361：

基板 12上に層間絶縁層 18aとしての酸ィ匕シリコン膜を CVD法により形成する。その後、フォトリソグラフィー及びエッチングの技術により、層間絶縁層 18aの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層 18aの表面及びビアコンタクトホール内を覆うように、タングステン膜をスパッタ法により成膜し、 CMPによりビァコンタクト 14を形成する。

次に、層間絶縁層 18a及びビアコンタクト 14を覆うように、アルミニウム膜をスパッタ法により成膜する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にアルミニウム製のコンタクト 9及び書き込みワード線 7を形成する。

その後、層間絶縁層 18a、コンタクト 9及び書き込みワード線 7を覆うように、酸化シリコン膜を CVD法により形成する。続いて、 CMPにより表面を平坦ィ匕する。そのとき、コンタクト 9及び書き込みワード線 7を露出させないように酸ィ匕シリコン膜を平坦ィ匕する。この場合、コンタクト 9及び書き込みワード線 7と同層の酸ィ匕シリコン膜は、層間絶縁層 18bである。層間絶縁層 18b、コンタクト 9及び書き込みワード線 7を覆う酸ィ匕シリコン膜は、層間絶縁層 18cである。

次に、フォトリソグラフィー及びエッチングの技術により、層間絶縁層 18cの所定の位置にビアコンタクトホールを形成する。続いて、層間絶縁層 18cの表面及びビアコンタクトホール内を覆うように、タングステン膜を

スパッタ法により成膜し、 CMPによりビアコンタクト 13を形成する。この状態が、図 9A である。

(2)ステップ S62 :

次に、第 3保護層 33としての窒化シリコン膜を CVD法により、層間絶縁層 18cを覆うように形成する。第 3保護層 33により、この後の工程において形成される磁性膜へ、第 3保護層 33の下方力も酸素や水分が拡散することを防止することができる。次に、酸ィ匕シリコン膜 43を CVD法により第 3保護層 33上に形成する。続いて、フォトリソグラフィー及びエッチングの技術により、酸ィ匕シリコン膜 43を貫通するように所定の位置に孔 44を形成する。この状態が、図 9Bである。

(3)ステップ S63 :

その後、孔 44を有する酸ィ匕シリコン膜 43をマスクとして、第 3保護層 33にビアコンタタトホールを形成する。続いて、酸ィ匕シリコン膜 43をエッチングにより除去する。この状態が、図 9Cである。

[0044] その後のステップ S64〜S70は、第 1実施例のステップ S06〜S12と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される。

[0045] 本発明においても、第 1実施例と同様の効果を得ることができる。

[0046] [第 5実施例]

本発明の第 5実施例の磁気ランダムアクセスメモリ及びその製造方法の第 5実施例について、添付図面を参照して説明する。まず、本発明の磁気ランダムアクセスメモリの第 5実施例の構成について説明する。本発明の磁気ランダムアクセスメモリの第 5 実施例の構成は、図 1の第 1実施例と同様であるのでその説明を省略する。従って、磁気抵抗素子 2について更に説明する。

[0047] 図 10は、本発明の第 5実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1と異なり、下部電極 3の上面の全面に磁気抵抗素子 2が設けられている。たたし、図 1と同様に、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられていても良い。 [0048] 第 5実施例は、図 2に示される第 1実施例と比較すると、コンタクト 9及び書き込みヮード線 7と第 3保護層 33との間に、窒化シリコン膜 33— 1及び層間絶縁層 18cが入つている点が異なる。層間絶縁膜 18cは、層間絶縁膜 18a、 18bと共に層間絶縁膜 18 を構成する。その他は、第 1実施例の図 2と同様であるのでその説明を省略する。

[0049] 次に、本発明の磁気ランダムアクセスメモリの製造方法の第 5実施例について説明する。ここでは、図 10の構造を製造する製造方法について説明する。ただし、図 1又は図 10における基板 12までは、従来の製造方法を用いて製造する。図 11A〜11C は、本発明の第 5実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[0050] (1)ステップ381：

基板 12上に層間絶縁層 18aとしての酸ィ匕シリコン膜を CVD法により形成する。その後、ダマシン法により銅製のビアコンタクト 14を形成する。

次に、層間絶縁層 18a及びビアコンタクト 14を覆うように、層間絶縁層 18bとしての酸ィ匕シリコン膜を CVD法により形成する。続いて、ダマシン法により層間絶縁層 18b の所定の位置に銅製のコンタクト 9及び書き込みワード線 7を形成する。

次に、層間絶縁層 18b、コンタクト 9及び書き込みワード線 7を覆うように、窒化シリコン膜 33— 1、層間絶縁層 18cとしての酸ィ匕シリコン膜及び第 3保護層 33としての窒化シリコン膜をこの順に CVD法により形成する。第 3保護層 33により、この後の工程において形成される磁性膜へ、第 3保護層 33の下方カゝら酸素や水分が拡散することを防止することができる。この状態が、図 11Aである。

(2)ステップ S82 :

その後、フォトリソグラフィー及びエッチングの技術により、第 3保護層 33の所定の位置にビアコンタクトホール 45を形成する。続いて、第 3保護層 33をマスクとして、層間絶縁層 18cをエッチングし、ビアコンタクトホール 45を深くする。更に、第 3保護層 3 3及び層間絶縁層 18cをマスクとして、窒化シリコン膜 33— 1をエッチングしビアコンタクトホール 45を完成する。この状態が、図 11Bである。

(3)ステップ S83 :

続いて、ダマシン法により銅製のビアコンタクト 13を形成する。この状態力図 11C である。

[0051] その後のステップ S84〜S90は、第 1実施例のステップ S06〜S12と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される

[0052] 本発明においても、第 1実施例と同様の効果を得ることができる。

[0053] [第 6実施例]

本発明の第 6実施例による磁気ランダムアクセスメモリ及びその製造方法について、添付図面を参照して説明する。まず、本発明の第 6実施例の磁気ランダムアクセスメモリの構成について説明する。本発明の第 6実施例の磁気ランダムアクセスメモリの構成は、図 1の第 1実施例と同様であるのでその説明を省略する。次に、磁気抵抗素子 2について説明する。

図 12は、本発明の第 6実施例における磁気抵抗素子 2及び下部電極 3周辺の構成を示す断面図である。この図の例では、図 1と異なり、下部電極 3の上面の全面に磁気抵抗素子 2が設けられている。たたし、図 1と同様に、下部電極 3の上面の一部を覆うように磁気抵抗素子 2が設けられていても良い。

[0054] 第 6実施例は、図 2の第 1実施例と比較すると、コンタクト 9及び書き込みワード線 7 と第 3保護層 33との間に、層間絶縁層 18cが入っている点が異なる。層間絶縁膜 18 cは、層間絶縁膜 18a、 18bと共に層間絶縁膜 18を構成する。その他は、第 1実施例の図 2と同様であるのでその説明を省略する。

[0055] 次に、本発明の第 6実施例の磁気ランダムアクセスメモリの製造方法について説明する。ただし、図 1又は図 12における基板 12までは、従来の製造方法を用いて製造する。図 13A〜] 13C7は、本発明の第 6実施例による磁気ランダムアクセスメモリの製造方法を示す断面図である。

[0056] ( 1)ステップ S 101 :

次に、層間絶縁層 18a及びビアコンタクト 14を覆うように、アルミニウム膜をスパッタ法により形成する。続いて、フォトリソグラフィー及びエッチングの技術により、所望の位置にコンタクト 9及び書き込みワード線 7を形成する。

続いて、層間絶縁層 18cを覆うように、第 3保護層 33としての窒化シリコン膜を CV D法によりこの順に形成する。第 3保護層 33により、この後の工程において形成される磁性膜へ、第 3保護層 33の下方力酸素や水分が拡散することを防止することができる。この状態が、図 13Aである。

(2)ステップ S 102 :

その後、フォトリソグラフィー及びエッチングの技術により、第 3保護層 33の所定の位置にビアコンタクトホール 46を形成する。続いて、第 3保護層 33をマスクとして層間絶縁層 18cをエッチングし、ビアコンタクトホール 46を完成する。この状態が、図 13 Bである。

(3)ステップ S 103 :

続いて、第 3保護層 33の表面及びビアコンタクトホール 46内を覆うように、タンダステン膜をスノッタ法により成膜し、 CMPによりビアコンタクト 13を形成する。この状態力図 13Cである。

[0057] その後のステップ S104〜S110は、第 1実施例のステップ S06〜S12と同様であるのでその説明を省略する。以上の工程により、磁気ランダムアクセスメモリが製造される。

[0058] 本発明においても、第 1実施例と同様の効果を得ることができる。

[0059] なお、第 4〜6の実施例は、第 2、 3の実施例に適用することが可能である。また、各実施例の構成として記載された材料は、例示であり、その構成に適した従来知られた他の材料を用いることも可能である。

本発明により、磁気ランダムアクセスメモリ及びその製造時において、成膜時の雰囲気中や成膜後の膜中に存在する酸素や水分により磁気抵抗素子が劣化することを防止することが可能となる。

Claims

請求の範囲

[1] 複数の磁気メモリセルを具備し、

前記複数の磁気メモリセルの各々は、

基板の上方に、前記基板の平面に平行に設けられた下部電極と、

前記下部電極の上面の少なくとも一部に一端を接続された磁気抵抗素子と、前記磁気抵抗素子の側面を囲むように所定の膜厚以下の膜厚で設けられた素子用保護層と、

前記下部電極の周囲を囲むように所定の膜厚以下の膜厚で設けられた電極用保護層と

を具備する磁気ランダムアクセスメモリ。

[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお、て、前記磁気抵抗素子は、

前記下部電極の上面の少なくとも一部を覆うように設けられた下部積層部と、前記下部積層部上に、前記下部積層部の少なくとも一部を覆うように設けられた上部積層部とを備え、

前記素子用保護層は、前記上部積層部の側面を囲む第 1素子用保護層と、前記下部積層部の側面を囲む第 3素子用保護膜とを含み、前記電極用保護層は、前記下部電極の上面及び側面を覆う第 1電極用保護層と、前記下部電極の底面を覆う第 2電極用保護層とを含む

磁気ランダムアクセスメモリ。

[3] 請求の範囲 2に記載の磁気ランダムアクセスメモリにお、て、

前記下部積層部は、

前記下部電極側に設けられた反強磁性層と、

前記反強磁性層上に設けられた固定磁性層と

を含み、

前記上部積層部は、

前記下部積層膜側に設けられたトンネル絶縁層と、

前記トンネル絶縁層上に設けられた自由磁性層とを含む

磁気ランダムアクセスメモリ。

[4] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリにおいて、

前記素子用保護層は、前記下部積層部の上面を囲む第 2素子用保護層を更に含む

磁気ランダムアクセスメモリ。

[5] 請求の範囲 2又は 3に記載の磁気ランダムアクセスメモリにおいて、

前記第 1素子用保護層の少なくとも一部は、前記第 3素子用保護膜よりも膜厚が厚い

磁気ランダムアクセスメモリ。

[6] 請求の範囲 1乃至 5の!、ずれかに記載の磁気ランダムアクセスメモリにお、て、前記下部電極の底面に形成された前記電極用保護層は、前記複数の磁気メモリセルの形成された領域に広がって、る

磁気ランダムアクセスメモリ。

[7] 請求の範囲 1乃至 6の、ずれかに記載の磁気ランダムアクセスメモリにお、て、前記素子用保護層及び前記電極用保護層は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む

磁気ランダムアクセスメモリ。

[8] 請求の範囲 7に記載の磁気ランダムアクセスメモリにお、て、

前記素子用保護層及び前記電極用保護層は、膜厚が lOnm以上、 lOOnm以下である

磁気ランダムアクセスメモリ。

[9] 基板の上方に、所定の位置にビアコンタクトが露出した第 3保護膜を形成する工程と、

前記第 3保護膜を覆うように導電膜、磁気抵抗素子を構成する積層膜を順に積層する工程と、

前記積層膜を前記磁気抵抗素子に、前記導電膜を前記ビアコンタクトに接続された下部電極に形成する工程と、前記下部電極の側面と、前記磁気抵抗素子の上面及び側面とを覆うように第 2保護膜を形成する工程と

を具備する

磁気ランダムアクセスメモリの製造方法。

[10] 請求の範囲 9に記載の磁気ランダムアクセスメモリの製造方法において、

前記導電膜を形成する工程は、

前記積層膜の上部を、前記磁気抵抗素子の上部積層部及び下部積層部のうちの前記上部積層部とする工程と、

前記上部積層部の上面及び側面と、前記積層膜の前記上部積層部を除く部分の上面とを覆うように第 1保護膜を形成する工程と、

前記積層膜の前記上部積層部を除く部分を、前記下部積層部に形成する工程とを備える磁気ランダムアクセスメモリの製造方法。

[11] 請求の範囲 10に記載の磁気ランダムアクセスメモリの製造方法において、

前記下部積層部は、

前記下部電極側に設けられた反強磁性層と、

前記反強磁性層上に設けられた固定磁性層と

を含み、

前記上部積層部は、

前記下部積層部側に設けられたトンネル絶縁層と、

前記トンネル絶縁層上に設けられた自由磁性層と

を含む

磁気ランダムアクセスメモリの製造方法。

[12] 請求の範囲 10又は 11に記載の磁気ランダムアクセスメモリの製造方法において、前記上部積層部を除く部分を形成する工程は、

前記上部積層部の側面に前記第 1保護膜を残すように、前記第 1保護膜をエッチノックする工程を含む

磁気ランダムアクセスメモリの製造方法。

[13] 請求の範囲 10又は 11に記載の磁気ランダムアクセスメモリの製造方法において、前記上部積層部を除く部分を形成する工程は、

前記第 1保護膜の上面に所定のパターンでノヽードマスクを形成する工程と、前記ハードマスクを用いて、前記積層膜の前記上部積層部を、前記下部積層部に形成する工程と

を含み、

前記第 2保護膜を形成する工程は、

前記下部電極及び前記下部積層部の側面を覆!ヽ、前記下部積層部の上面と前記上部積層部の側面及び上面とを前記ハードマスクを介して覆うように第 2保護膜を形成する工程を備える

磁気ランダムアクセスメモリの製造方法。

[14] 請求の範囲 10乃至 13のいずれかに記載の磁気ランダムアクセスメモリの製造方法において、

前記下部電極及び前記下部積層部の側面に前記第 2保護膜を残すように、前記第 2保護膜をエッチバックする工程を更に具備する

磁気ランダムアクセスメモリの製造方法。

[15] 請求の範囲 10乃至 13のいずれかに記載の磁気ランダムアクセスメモリの製造方法において、

前記第 1保護膜、前記第 2保護膜及び前記第 3保護膜は、窒化シリコン及び炭化窒化シリコンの少なくとも一方を含む

磁気ランダムアクセスメモリの製造方法。

[16] 請求の範囲 15に記載の磁気ランダムアクセスメモリの製造方法において、

前記第 1保護膜、前記第 2保護膜及び前記第 3保護膜は、膜厚が lOnm以上、 10 Onm以下である

磁気ランダムアクセスメモリの製造方法。