JP2013512575A - 磁気トンネル接合デバイス及び製造 - Google Patents

磁気トンネル接合デバイス及び製造 Download PDF

Info

Publication number
JP2013512575A
JP2013512575A JP2012541175A JP2012541175A JP2013512575A JP 2013512575 A JP2013512575 A JP 2013512575A JP 2012541175 A JP2012541175 A JP 2012541175A JP 2012541175 A JP2012541175 A JP 2012541175A JP 2013512575 A JP2013512575 A JP 2013512575A
Authority
JP
Japan
Prior art keywords
tunnel junction
magnetic tunnel
diffusion barrier
barrier layer
junction structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012541175A
Other languages
English (en)
Other versions
JP6086425B2 (ja
Inventor
シア・リ
スン・エイチ・カン
シャオチュン・ジュウ
Original Assignee
クアルコム,インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム,インコーポレイテッド filed Critical クアルコム,インコーポレイテッド
Publication of JP2013512575A publication Critical patent/JP2013512575A/ja
Application granted granted Critical
Publication of JP6086425B2 publication Critical patent/JP6086425B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W52/00Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04TPC
    • H04W52/06TPC algorithms
    • H04W52/12Outer and inner loops
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W72/00Local resource management
    • H04W72/50Allocation or scheduling criteria for wireless resources
    • H04W72/54Allocation or scheduling criteria for wireless resources based on quality criteria
    • H04W72/542Allocation or scheduling criteria for wireless resources based on quality criteria using measured or perceived quality
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W52/00Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04TPC
    • H04W52/18TPC being performed according to specific parameters
    • H04W52/26TPC being performed according to specific parameters using transmission rate or quality of service QoS [Quality of Service]
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W52/00Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04TPC
    • H04W52/30TPC using constraints in the total amount of available transmission power
    • H04W52/34TPC management, i.e. sharing limited amount of power among users or channels or data types, e.g. cell loading
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W52/00Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04TPC
    • H04W52/38TPC being performed in particular situations
    • H04W52/44TPC being performed in particular situations in connection with interruption of transmission
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W52/00Power management, e.g. TPC [Transmission Power Control], power saving or power classes
    • H04W52/04TPC
    • H04W52/54Signalisation aspects of the TPC commands, e.g. frame structure
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W72/00Local resource management
    • H04W72/50Allocation or scheduling criteria for wireless resources
    • H04W72/52Allocation or scheduling criteria for wireless resources based on load
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W72/00Local resource management
    • H04W72/50Allocation or scheduling criteria for wireless resources
    • H04W72/56Allocation or scheduling criteria for wireless resources based on priority criteria
    • H04W72/566Allocation or scheduling criteria for wireless resources based on priority criteria of the information or information source or recipient
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W88/00Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/08Access point devices
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W88/00Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/12Access point controller devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Quality & Reliability (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

磁気トンネル接合(MTJ)デバイス及び製造方法が開示される。特定の実施形態では、底部電極(110、702)の上方に磁気トンネル接合構造(202)を形成することを含む方法が開示される。また、本方法は、磁気トンネル接合構造の上方及びこれに隣接する拡散障壁層(302、402)を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。また、本方法は、磁気トンネル接合構造の頂部 を導電層(604、704)に接続することも含む。

Description

本開示は一般的に磁気トンネル接合(MTJ,magnetic tunnel junction)デバイス及び製造に関する。
MTJ素子を用いて、磁気ランダムアクセスメモリ(MRAM,magnetic random access memory)を形成することができる。MTJ素子は典型的に、ピンド層と、磁気トンネル障壁と、自由層とを含み、ビット値は、自由層内の磁気モーメントによって表される。MTJ素子に記憶されたビット値は、ピンド層が有する固定磁気モーメントの方向に対する相対的な自由層の磁気モーメントの方向によって、決定される。自由層の磁化がスイッチング可能である一方、ピンド層の磁化は固定されている。
MTJ素子の製造時において、エッチング剤が酸素を含む場合、MTJ素子を形成するためのMTJ層のエッチングによって、MTJ素子の表面の酸化が生じ得る。酸化層は、略30オングストローム(Å)、つまり略3ナノメートル(nm)の厚さを有し得る。直列抵抗を低下させるためにMTJ素子の頂部から酸化層を除去するには、プレクリーニング及びオーバーエッチングが更に必要とされ得る。しかしながら、ウェーハのトポグラフィ及びエッチングの均一性の問題に起因して、MTJ頂部コンタクトの露出は、MTJ素子の頂部酸化層を除去するのに狭いプロセスウィンドウを有する。MTJ素子の頂部電極のプレスパッタクリーニングプロセスの増加は、ウェーハの中心領域におけるMTJ層の頂部層のより多くの損失をもたらし得て、これはプロセスマージンを減じ得る。
MTJエッチングプロセスが、MTJ構造の頂部から酸化層を除去するために、in‐situ窒化シリコン(SiN)堆積及びエッチングバックプロセスを追加するように変更され得る。この窒化シリコン(SiN)エッチングバックプロセスは、大きなオーバーエッチングプロセスウィンドウを有していて、後続のプレクリーニングプロセスに対する負担を軽減して、プレクリーニングプロセスウィンドウを改善し得る。MTJプロセス全体の統合及びプロセスウィンドウが増大し得る。
特定の実施形態では、底部電極の上方に磁気トンネル接合構造を形成することを含む方法が開示される。また、本方法は、磁気トンネル接合構造の上方に及びこれに隣接して拡散障壁層を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。また、本方法は、磁気トンネル接合構造の頂部を導電層に接続することも含む。
他の特定の実施形態では、底部電極の上方に複数の磁気トンネル接合層を形成することを含む方法が開示される。また、本方法は、底部電極で停止するエッチングプロセスを用いて、磁気トンネル接合構造をパターン化することも含む。本方法は、磁気トンネル接合構造の側壁及び頂部から側壁及び頂部酸化層を除去するためにin‐situスパッタクリーニングを行うことを更に含む。また、本方法は、磁気トンネル接合構造の上方に及びこれに隣接して拡散障壁層を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の頂部から頂部酸化層を除去して、磁気トンネル接合構造に隣接する拡散障壁層の一部を残すことを更に含む。また、本方法は、磁気トンネル接合構造の頂部を導電層に接続することも含む。
他の特定の実施形態では、第一の絶縁層の上方に底部キャップ層を形成することを含む方法が開示される。また、本方法は、第一の絶縁層内に底部金属トレンチ及び底部ビアを開口し、銅をメッキし、銅の化学機械平坦化(CMP,chemical mechanical planarization)を行うための第一の銅ダマシンプロセスを行うことも含む。本方法は、底部キャップ層の上方に及び底部金属トレンチ内の銅の上方に底部電極を形成することを更に含む。また、本方法は、底部電極の上方に複数の磁気トンネル接合層を形成し、複数の磁気トンネル接合層の上方にハードマスクを形成し、磁気トンネル接合構造をパターン化することも含む。本方法は、磁気トンネル接合構造の上方及びこれに隣接して、並びに底部電極の上方に磁気トンネル接合エッチングバック層を形成し、拡散障壁層をエッチングバックして、磁気トンネル接合構造に隣接する拡散障壁層の一部を残すことを更に含む。また、本方法は、磁気トンネル接合構造の上方に、前記磁気トンネル接合構造に隣接する拡散障壁層の一部に隣接して、及び底部電極の上方にキャップ層を形成することも含む。本方法は、キャップ層の上方に第二の絶縁層を形成し、第二の絶縁層を平坦化し、磁気トンネル接合構造の頂部を露出することを更に含む。また、本方法は、平坦化された第二の絶縁層の上方及び磁気トンネル接合構造の頂部の上方に頂部電極を形成し、頂部電極及び底部電極をパターン化することも含む。本方法は、パターン化された頂部電極の上方及び底部キャップ層の上方に第三の絶縁層を形成及び平坦化すること、及び第三の絶縁層内にパターン化された頂部電極まで頂部金属トレンチを開口し、銅をメッキし、銅の化学機械平坦化を行うための第二の銅ダマシンプロセスを行うことを更に含む。
他の特定の実施形態では、底部電極の上方の磁気トンネル接合構造を含む装置が開示される。また、本装置は、磁気トンネル接合構造に隣接する拡散障壁層の一部も含む。本装置は、導電層に接続された磁気トンネル接合構造の頂部を更に含む。
開示される複数の実施形態のうち少なくとも一つによって提供される一つの具体的な利点は、大きなオーバーエッチングプロセスウィンドウを有する拡散障壁エッチングバックプロセスを用いてMTJ構造の頂部から酸化層を除去することである。拡散障壁エッチングバックプロセスは、後続のプレクリーニングプロセスに対する負担を軽減し、プレクリーニングプロセスウィンドウを改善し得る。MTJプロセス全体の統合及びプロセスウィンドウが増大し得る。本開示の他の側面、利点、及び特徴は、図面の簡単な説明、発明の詳細な説明、特許請求の範囲を含む本願全体を参照した後に明らかになるものである。
MTJ層及びフォトレジストマスクを形成した後の磁気トンネル接合(MTJ)デバイスの製造プロセスの少なくとも一段階の第一の例示的な図である。 MTJ構造をパターン化した後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第二の例示的な図である。 拡散障壁層を形成した後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第三の例示的な図である。 拡散障壁層をエッチングバックし、MTJ構造の頂部から拡散障壁層を除去し、MTJ構造の側壁に隣接する拡散障壁層の一部を残した後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第四の例示的な図である。 キャップ層及びそのキャップ層の上方の絶縁層を形成した後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第五の例示的な図である。 絶縁層を平坦化し、MTJ構造の頂部を露出し、MTJ構造の頂部の上方及び平坦化された絶縁層の上方に頂部電極を形成した後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第六の例示的な図である。 頂部電極及び底部電極をパターン化し、その上方に他の絶縁層を形成し、絶縁層のCMPを行い、パターン化された頂部電極を導電層に接続するための銅ダマシンプロセスを行った後の磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第七の例示的な図である。 磁気トンネル接合(MTJ)デバイスの形成方法の第一の例示的な実施形態のフロー図である。 磁気トンネル接合(MTJ)デバイスの形成方法の第二の例示的な実施形態のフロー図である。 磁気トンネル接合(MTJ)デバイスの形成方法の第三の例示的な実施形態の第一部を示す。 磁気トンネル接合(MTJ)デバイスの形成方法の第三の例示的な実施形態の第二部を示す。 エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュールを含む携帯型通信デバイスの特定の実施形態のブロック図である。 磁気トンネル接合(MTJ)デバイスと共に使用される製造方法を示すデータフロー図である。
本開示の特定の実施形態を、添付図面を参照して説明する。説明において、共通の特徴は図面全体にわたって共通の参照番号で指称される。図1を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第一の例示的な図が示されていて、概して100で指称される。底部キャップ層104が、第一の絶縁層102の上方に形成され得る。例えば、底部キャップ層104は、第一の絶縁層102上に堆積され得る。特定の実施形態では、底部キャップ層104は炭化シリコン(SiC)を含む。第一の銅ダマシンプロセスを行い、第一の絶縁層102内に底部金属トレンチ106及び底部ビア108を開口し、銅をメッキし、銅の化学機械平坦化を行い得る。底部電極110が、底部キャップ層104の上方及び底部金属トレンチ106内の銅の上方に形成され得る。例えば、底部電極110は、銅キャップ層104の上及び底部金属トレンチ106内の銅の上に堆積され得る。特定の実施形態では、底部電極110は、タンタル及び窒化タンタルのうち少なくとも一方を含む。
複数の磁気トンネル接合層112が、底部電極110の上方に形成され得る。例えば、複数の磁気トンネル接合層112は、底部電極110の上に堆積された、反強磁性(AFM,antiferromagnetic)層、ピニング層、スペーサ、固定ピンド層、トンネル障壁層、自由層、及びMTJキャップ層を含み得る。特定の実施形態では、磁気トンネル接合層112のピニング層及び自由層の磁気トンネル接合の磁気アニーリング容易軸は、後に形成される磁気トンネル接合構造202(図2に示される)の磁場配向を整列する。ハードマスク114が、磁気トンネル接合層112の上方に形成され得る。例えば、ハードマスク114は、磁気トンネル接合層112の上に堆積され得る。フォトレジスト116が、ハードマスク114の上方に形成され、図2に示される磁気トンネル接合構造202をパターン化するようにパターニングされ得る。例えば、フォトレジストは、ハードマスク114の上に堆積され、フォトリソグラフィ法によってパターン化され得る。代表的なウェーハの中心領域118及び縁領域120が示されている。
図2を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第二の例示的な図が示されていて概して200で指称される。磁気トンネル接合構造202が、底部電極の上方に形成され得て、また、底部金属トレンチ106内の銅の上方にも形成され得る。特定の実施形態では、in‐situスパッタクリーニングが実施されて、MTJエッチングプロセス後の磁気トンネル接合構造202から酸化層(図示せず)が除去される。in‐situスパッタクリーニングは、磁気トンネル接合構造202の頂部206及び側壁204から酸化層を除去し得る。磁気トンネル接合構造202を形成するのに用いられる磁気トンネル接合エッチングプロセス中に、磁気トンネル接合エッチングプロセスに使用される化学薬品中に存在する酸素が原因で、酸化層(図示せず)が、磁気トンネル接合構造202の上に形成され得る。
図3を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第三の例示的な図が示されていて概して300で指称される。拡散障壁層302が、磁気トンネル接合構造202の上方に及びこれに隣接して形成され、また、底部電極110の上方に形成され得る。例えば、拡散障壁層302は、磁気トンネル接合構造202の上、磁気トンネル接合構造202の側壁204に隣接して、及び底部電極110の上に堆積され得る。特定の実施形態では、拡散障壁層302はin‐situで形成される。特定の実施形態では、拡散障壁層302は窒化シリコン(SiN)を含む。
図4を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第四の例示的な図が示されていて概して400で指称される。図3に示される拡散障壁層302がエッチングバックされて、磁気トンネル接合構造202の側壁204に隣接する拡散障壁層302の一部402が残される。特定の実施形態では、図3に示される拡散障壁層302のエッチングバックはin‐situで行われる。特定の実施形態では、酸素がエッチングバックプロセスで用いられる化学薬品内に存在していないので、図3に示される拡散障壁層302のエッチングバックは、磁気トンネル接合構造202上に酸化層を形成せずに、行われる。特定の実施形態では、図3に示される拡散障壁層302のエッチングバックは、オーバーエッチングプロセスのマージンを増大させる効果を有する。例えば、MTJ構造202の頂部206からのトポグラフィの問題が存在せず、エッチングバックプロセスのオーバーエッチングプロセスのマージンが増大しているので、エッチングバックプロセス中において、図3に示される拡散障壁層302が磁気トンネル接合構造202の頂部206から除去される際に、磁気トンネル接合構造202の頂部206上に存在する酸化層が除去される。
図5を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第五の例示的な図が示されていて概して500で指称される。キャップ層502が、磁気トンネル接合構造202の上方に、磁気トンネル接合構造202に隣接する拡散障壁層の一部402に隣接して、及び底部電極110の上方にin‐situで形成される。例えば、キャップ層502は、磁気トンネル接合構造202の上に、磁気トンネル接合構造202に隣接する拡散障壁層の一部402に隣接して、及び底部電極110の上に堆積され得る。特定の実施形態では、キャップ層502は窒化シリコン(SiN)を含む。第二の絶縁層504がキャップ層502の上方に形成され得る。例えば、第二の絶縁層504はキャップ層502の上方に堆積され得る。
図6を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第六の例示的な図が示されていて概して600で指称される。第二の絶縁層504は平坦化され得て、磁気トンネル接合構造202の頂部206が露出され得る。第二の絶縁層504の平坦化及び磁気トンネル接合構造202の頂部の露出は、頂部電極110の上方に、及び図3に示される拡散障壁層302の一部402に隣接して、図5に示されるキャップ層502の一部602を残し得る。頂部電極604が、平坦化された第二の絶縁層504の上方に、及び磁気トンネル接合構造202の頂部206の上方に形成され得る。例えば、頂部電極604は、平坦化された第二の絶縁層504の上に、及び磁気トンネル接合構造202の頂部206の上に堆積され得る。特定の実施形態では、頂部電極604はタンタル及び窒化タンタルのうち少なくとも一方を含む。
頂部電極604は、酸化層を介在せずに、磁気トンネル接合構造202の頂部206に接触する。図3に示される拡散障壁層302がエッチングバックプロセス中に磁気トンネル接合構造202の頂部206から除去され、頂部電極604の堆積プロセスのプレスパッタクリーニングが行われる間に、磁気トンネル接合構造202の頂部206の上に存在する酸化層は除去される。介在する酸化層が存在しない状況と比較すると、介在する酸化層が存在しないことによって、頂部電極604と磁気トンネル接合構造202の頂部206との間の直列抵抗が低下する。
図7を参照すると、磁気トンネル接合(MTJ)デバイスの製造方法の少なくとも一段階の第七の例示的な図が示されていて概して700で指称される。図1の底部電極110及び図6の頂部電極604がパターン化されて、パターン化底部電極702及びパターン化頂部電極704が形成される。第三の絶縁層706がパターン化頂部電極704の上方及び底部キャップ層104の上方に形成及び平坦化され得る。例えば、第三の絶縁層706は、パターン化頂部電極704の上に、及び底部キャップ層104の上に堆積され、平坦化され得る。第二の銅ダマシンプロセスを行って、第三の絶縁層706内に頂部金属トレンチ708を平坦化された頂部電極まで開口し、銅をメッキし、銅の化学機械平坦化を行い得る。パターン化底部電極702の上方に磁気トンネル接合構造202を含む磁気トンネル接合(MTJ)デバイス710が形成され得る。MTJデバイス710は、磁気トンネル接合構造202に隣接する図3の拡散障壁層302の一部402も含む。MTJデバイス710は、パターン化頂部電極704を介して導電層、頂部金属トレンチ708内の銅に接続された磁気トンネル接合構造202の頂部404を更に含む。
説明を簡単且つ明確にするために、ステップ及び構造が図1〜7において省略されている。例えば、図1の多様なMTJ層112は、複合層であり得る。他の例では、保護キャップ層が、パターン化頂部電極704の上に形成されて、第二のダマシンプロセスの一部としてエッチングされ得る。
図8は、磁気トンネル接合(MTJ)デバイスの形成方法の第一の例示的な実施形態800のフロー図である。第一の例示的な実施形態800において、本方法は、802において、底部電極の上方に磁気トンネル接合構造を形成することを含む。例えば、図2の磁気トンネル接合構造202が図1の底部電極110の上方に形成され得て、磁気アニーリングが行われ得る。本方法は、804において、磁気トンネル接合構造の上方に及びこれに隣接して拡散障壁層を形成することも含む。例えば、図3の拡散障壁層302が、図2の磁気トンネル接合構造202の上方に及びこれに隣接して形成され得る。
本方法は、806において、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。例えば、図3の拡散障壁層302がエッチングバックされ、図4に示されるように、拡散障壁層302、及び図2の磁気トンネル接合構造202の上方の酸化層が除去される。特定の実施形態では、図3の拡散障壁層302のエッチングバックは、図2の磁気トンネル接合構造202に隣接する拡散障壁層302の一部402を残す。また、本方法は、808において、磁気トンネル接合構造の頂部を導電層に接続することも含む。例えば、磁気トンネル接合構造202の頂部404(図4に示される)が、頂部金属トレンチ708内の銅に接続された図7のパターン化頂部電極704に接続され得る。
図9は、磁気トンネル接合(MTJ)デバイスの形成方法の第二の例示的な実施形態900のフロー図である。第二の例示的な実施形態900において、本方法は、902において、底部電極の上方に複数の磁気トンネル接合層を形成することを含む。例えば、図1の複数の磁気トンネル接合子層112が、図1の底部電極110の上方に形成され、磁気アニーリングが行われ得る。また、本方法は、904において、底部電極で停止するエッチングプロセスを用いて、磁気トンネル接合構造をパターン化することも含む。例えば、図1のハードマスク114及びフォトレジスト116を用いて、図2の磁気トンネル接合構造202をパターン化し得る。本方法は、906において、磁気トンネル接合構造の側壁から側壁酸化層を除去するためにin‐situスパッタクリーニングを行うことを更に含む。例えば、図2の磁気トンネル接合構造202が、in‐situスパッタクリーニングに晒されて、磁気トンネル接合構造202の図2の側壁204から酸化層(図示せず)が除去され得る。
また、本方法は、908において、磁気トンネル接合構造の上方に及びこれに隣接して拡散障壁層を形成することも含む。例えば、図3の拡散障壁層302は、図2の磁気トンネル接合構造202の上方に及びこれに隣接して形成された拡散障壁層である。特定の実施形態では、拡散障壁層はin‐situで形成される。特定の実施形態では、拡散障壁層は、窒化シリコン(SiN)及び炭化シリコン(SiC)のうち少なくとも一方を含む。
本方法は、910において、拡散障壁層をエッチングバックすること、磁気トンネル接合構造の頂部から頂部酸化層を除去すること、及び磁気トンネル接合構造に隣接する拡散障壁層の一部を残すことを更に含む。例えば、図3の拡散障壁層320がエッチングバックされて、拡散障壁層、及び図2の磁気トンネル接合構造202の図2の頂部206からの頂部酸化層が除去されて、磁気トンネル接合構造202に隣接する拡散障壁層302の一部402が残される。特定の実施形態では、拡散障壁層のエッチングバックは、in‐situで行われる。
また、本方法は、912において磁気トンネル接合構造の頂部を導電層に接続することも含む。例えば、図2の磁気トンネル接合構造202の図2の頂部206が、図7の頂部金属トレンチ708内の銅に接続された図7のパターン化頂部電極704に接続され得る。
図10は、磁気トンネル接合(MTJ)デバイスの形成方法の第三の例示的な実施形態の第一部1000のフロー図である。第三の例示的な実施形態の第一部1000において、本方法は、1002において、第一の絶縁層の上方に底部キャップ層を形成することを含む。例えば、図1の底部キャップ層104が、図1の第一の絶縁層102の上方に形成される。また、本方法は、1004において、第一の絶縁層内に底部金属トレンチ及び底部ビアを開口し、銅をメッキし、銅の化学機械平坦化を行うための第一の銅ダマシンプロセスも含む。例えば、第一の銅ダマシンプロセスが行われて、図1の第一の絶縁層102内に図1の底部金属トレンチ106及び図1の底部ビア108を開口し、銅をメッキし、銅の化学機械平坦化を行う。
本方法は、1006において、底部キャップ層層の上方に、及び底部金属トレンチ内の銅の上方に底部電極を形成することを更に含む。例えば、図1の底部電極110が、図1の底部キャップ層104の上方に、及び図1の底部金属トレンチ106内の銅の上方に形成され得る。また、本方法は、1008において、底部電極の上方に複数の磁気トンネル接合層を形成すること、1010において、磁気トンネル接合層の上方にハードマスクを形成すること、及び1012において、磁気トンネル接合構造をパターン化することも含む。例えば、図1の磁気トンネル接合層112が図1の底部電極110の上方に形成され、磁気アニーリングが行われ得て、図1のハードマスク114が磁気トンネル接合層112の上方に形成され、図1のハードマスク114及びフォトレジスト116を用いて、図2の磁気トンネル接合構造202をパターン化する。
本方法は、1014において、磁気トンネル接合構造の上方に及びこれに隣接して、並びに底部電極の上方に拡散障壁層を形成すること、1016において、拡散障壁層をエッチングバックして、磁気トンネル接合構造に隣接する拡散障壁層の一部を残すことを更に含む。例えば、図3の拡散障壁層302が、図2の磁気トンネル接合構造202の上方に及びこれに隣接して、並びに図1の底部電極110の上方に形成されて、拡散障壁層302がエッチングバックされて、磁気トンネル接合構造202に隣接する拡散障壁層302の図4の一部402が残される。
図11は、磁気トンネル接合(MTJ)デバイスの形成方法の第三の例示的な実施形態の第二部1100のフロー図である。第三の例示的な実施形態の第二部1100において、本方法は、1102において、磁気トンネル接合構造の上方に、磁気トンネル接合構造に隣接する拡散障壁層の一部に隣接して、及び底部電極の上方にキャップ層を形成することを含む。例えば、図5のキャップ層502が、図2の磁気トンネル接合構造202の上方、図2の磁気トンネル接合構造202に隣接する図3の拡散障壁層302の図4の一部402に隣接して、及び図1の底部電極110の上方に形成される。特定の実施形態では、キャップ層は、in‐situで形成される。本方法は、1104において、キャップ層の上方に第二の絶縁層を形成すること、1106において、第二の絶縁層を平坦化し、磁気トンネル接合構造の頂部を露出することを更に含む。例えば、図5の第二の絶縁層504が、図5のキャップ層502の上方に形成され、第二の絶縁層504が平坦化されて、図2の磁気トンネル接合構造202の図2の頂部206が露出される。
また、本方法は、1108において、平坦化された第二の絶縁層の上方に、及び磁気トンネル接合構造の頂部の上方に頂部電極を形成すること、1110において、頂部電極及び底部電極をパターン化することも含む。例えば、図6の頂部電極604が、図5の平坦化された第二の絶縁層504の上方に、及び図2の磁気トンネル接合構造202の図2の頂部206の上方に形成されて、図6の頂部電極604及び図1の底部電極110がパターン化されて、図7のパターン化頂部電極704及び図7のパターン化底部電極702になる。
本方法は、1112において、パターン化頂部電極の上方及び底部キャップ層の上方に第三の絶縁層を形成及び平坦化すること、1114において、第三の絶縁層内にパターン化頂部電極まで頂部金属トレンチを開口し、銅をメッキし、銅の化学機械平坦化を行うための第二の銅ダマシンプロセスを行うことを含む。例えば、図7の第三の絶縁層706が、図7のパターン化頂部電極704の上方及び図1の底部キャップ層104の上方に形成及び平坦化されて、第二の銅ダマシンプロセスが行われて、第三の絶縁層706内にパターン化頂部電極704まで図7の頂部金属トレンチを開口して、銅をメッキし、銅の化学機械平坦化を行う。
図12は、エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264を含むシステム1200の特定の実施形態のブロック図である。システム1200は、携帯型電子デバイス内に実装され得て、ソフトウェア1266等のコンピュータ可読命令を記憶するメモリ1232等のコンピュータ可読媒体に結合されたデジタルシグナルプロセッサ(DSP)等のプロセッサ1210を含む。システム1200は、エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264を含む。例示的な例では、エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264は、図8〜図11のいずれかの実施形態又はこれらの組み合わせに従って形成された図7のMTJ構造を含む。エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264は、プロセッサ1210内に存在し得て、又は別個のデバイス又は回路(図示せず)であり得る。特定の実施形態では、図12に示されるように、エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264は、デジタルシグナルプロセッサ(DSP)1210にアクセス可能である。他の特定の実施形態では、メモリ1232は、エッチングバックされた拡散障壁層の側壁を備えたMTJ構造を有するモジュール1264を含むSTT‐MRAMメモリアレイを含み得る。
カメラインターフェース1268が、プロセッサ1210に結合され、また、ビデオカメラ1270等のカメラにも結合される。ディスプレイコントローラ1226が、プロセッサ1210及びディスプレイデバイス1228に結合される。コーダ/デコーダ(CODEC)1234も、プロセッサ1210に結合可能である。スピーカ1236及びマイク1238がCODEC1234に結合可能である。ワイヤレスインターフェース1240が、プロセッサ1210及びワイヤレスアンテナ1242に結合可能である。
特定の実施形態では、プロセッサ1210、ディスプレイコントローラ1226、メモリ1232、CODEC1234、ワイヤレスインターフェース1240、及びカメラインターフェース1268は、システムインパッケージ又はシステムオンチップデバイス1222内に含まれる。特定の実施形態では、入力デバイス1230及び電源1244がシステムオンチップデバイス1222に結合される。更に、特定の実施形態では、図12に示されるように、ディスプレイデバイス1228と、入力デバイス1230と、スピーカ1236と、マイク1238と、ワイヤレスアンテナ1242と、ビデオカメラ1270と、電源1244は、システムオンチップデバイス1222の外部にある。しかしながら、ディスプレイデバイス1228、入力デバイス1230、スピーカ1236、マイク1238、ワイヤレスアンテナ1242、ビデオカメラ1270、及び電源1244の各々は、システムオンチップデバイス1222のコンポーネント(インターフェースやコントローラ等)に結合可能である。
上述のデバイス及び機能性(図7のデバイス、図8、図9、図10、図11又はこれらの組み合わせの方法)は、コンピュータ可読媒体に記憶されたコンピュータファイル(例えば、RTI、GDSII、GERBER等)内に設計及び構成され得る。そのようなファイルの一部又は全ては、そうしたファイルに基づいてデバイスを製造する製造業者に提供され得る。結果物の製品は半導体ウェーハを含み、その半導体ウェーハは後で半導体ダイに切断されて半導体チップにパッケージングされる。その半導体チップは、電子デバイスにおいて採用される。図13は、電子デバイス製造方法1300の特定の例示的な実施形態を示す。
製造方法1300において、物理的デバイス情報1302を、リサーチコンピュータ1306等において受信する。物理的デバイス情報1302は、図7のMTJデバイス710等の半導体デバイスの少なくとも一つの物理的性質を表す設計情報を含み得る。例えば、物理的デバイス情報1302は、リサーチコンピュータ1306に結合されたユーザインターフェース1304を介して入力される物理的パラメータ、物質特性、構造情報を含み得る。リサーチコンピュータ1306は、メモリ1310等のコンピュータ可読媒体に結合されたプロセッサ1308(一つ以上の処理コア等)を含む。メモリ1310は、プロセッサ1308が物理的デバイス情報1302をファイルフォーマットに適合するように変換してライブラリファイル1312を生成するように実行可能なコンピュータ可読命令を記憶し得る。
特定の実施形態では、ライブラリファイル1312は、変換された設計情報を含む少なくとも一つのデータファイルを含む。例えば、ライブラリファイル1312は、図7のMTJデバイス1312を含む半導体デバイスのライブラリを含み得て、そのライブラリは、電子設計自動化(EDA,electronic design automation)ツール1320と共に使用するために提供される。
ライブラリファイル1312は、EDAツール1320と共に、メモリ1318に結合されたプロセッサ1316(一つ以上の処理コア等)を含む設計コンピュータ1314において使用され得る。EDAツール1320は、メモリ1318にプロセッサ実行可能命令として記憶され得て、設計コンピュータ1314の使用者が、ライブラリファイル1312の図7のMTJデバイス710を用いて回路を設計することを可能にする。例えば、設計コンピュータ1314の使用者は、設計コンピュータ1314に結合されたユーザインターフェース1324を介して回路設計情報1322を入力し得る。回路設計情報1322は、図7のMTJデバイス710等の半導体デバイスの少なくとも一つの物理的性質を表す設計情報を含み得る。例えば、回路設計特性は、特定の回路の識別及び回路設計の他の要素との関係、配置情報、フィーチャサイズ情報、相互接続情報、又は半導体デバイスの物理的性質を表す他の情報を含み得る。
設計コンピュータ1314は、回路設計情報1322を含む設計情報をファイルフォーマットに適合するように変換するように構成され得る。例えば、ファイルフォーマットは、平面的な幾何学的形状、テキストラベル、階層型フォーマット内の回路レイアウトについての他の情報を表すデータベースバイナリファイルフォーマット(グラフィックデータシステム(GDSII)ファイルフォーマット等)を含み得る。設計コンピュータ1314は、変換された設計情報を含むデータファイルを生成するように構成され得て、そのデータファイルとして、図7のMTJデバイス710、更に他の回路又は情報を記述する情報を含むGDSIIファイル1326等が挙げられる。例えば、データファイルは、図7のMTJデバイス710を含み、またシステムオンチップ(SOC)内の追加の電子回路及びコンポーネントも含むシステムオンチップ(SOC)に対応する情報を含み得る。
GDSIIファイル1326は、製造プロセス1328において受信され得て、その製造プロセス1328では、GDSIIファイル1326の変換された情報に従って、図7のMTJデバイス710を製造する。例えば、デバイス製造プロセスは、GDSIIファイル1326をマスク製造業者1330に提供して代表的なマスク1332が示されている一つ以上のマスク(フォトリソグラフィプロセスに使用されるマスク等)を製造することを含み得る。製造プロセス中に、マスク1332を用いて、一つ以上のウェーハ1334を生成して、そのウェーハ1334は、テストされて、また、代表的なダイ1336等のダイへと分離され得る。ダイ1336は、図7のMTJデバイス710を含む回路を含む。
ダイ1336は、パッケージングプロセス1338へと提供され得て、ダイ1336が、代表的なパッケージ1340内に組み込まれる。例えば、パッケージ1340は、単一のダイ1336又は複数のダイを含み得て、システムインパッケージ(SiP)配置等とされる。パッケージ1340は、JEDEC(Joint Electron Device Engineering Council)の規格等の一つ以上の規格又は仕様に準拠するように構成され得る。
パッケージ1340に関する情報は、コンピュータ1346に記憶されたコンポーネントライブラリ等を介して、多くの製品設計者に配布され得る。コンピュータ1346は、メモリ1350に結合されたプロセッサ1348(一つ以上の処理コア等)を含み得る。印刷回路基板(PCB,printed circuit board)ツールが、メモリ1350にプロセッサ実行可能命令として記憶され得て、コンピュータ1346の使用者からユーザインターフェース1344を介して受信したPCB設計情報1342を処理する。PCB設計情報1342は、回路板上にパッケージングされた半導体デバイスの物理的配置情報を含み得て、そのパッケージングされた半導体デバイスは、図7のMTJデバイス710を含むパッケージ1340に対応する。
コンピュータ1346は、PCB設計情報1342を変換して、回路板上にパッケージングされた半導体デバイスの物理的配置情報並びにトレース及びビア等の電気接続のレイアウトを含むデータを備えたGERBERファイル1352等のデータファイルを発生させるように構成され得る。ここで、そのパッケージングされた半導体デバイスは、図7のMTJデバイス710を含むパッケージ1340に対応する。他の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。
GERBERファイル1352は、基板アセンブリプロセス1354において受信されて、そのGERBERファイル1352内に記憶された設計情報に従って製造されたPCB(代表的なPCB1356等)を形成するのに使用され得る。例えば、GERBERファイル1352は、PCB製造プロセスの多様なステップを実行するための一つ以上の機器にアップロードされ得る。PCB1356には、パッケージ1340を含む電子部品が投入され得て、代表的な印刷回路アセンブリ(PCA,printed circuit assembly)1358が形成される。
PCA1358は、製品製造プロセス1360において受け取られて、第一の代表的な電子デバイス1362及び第二の代表的な電子デバイス1364等の一つ以上の電子デバイス内に集積され得る。非限定的な例示として、第一の代表的な電子デバイス1362、第二の代表的な電子デバイス1364、又はその両方は、セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、PDA、固定位置データユニット、及びコンピュータの群から選択され得る。他の非限定的な例示では、電子デバイス1362及び1364の一以上は、携帯電話等のリモートユニット、携帯型パーソナルコミュニケーションシステム(PCS)ユニット、PDA等の携帯型データユニット、GPS有効化デバイス、ナビゲーションデバイス、計測設備等の固定位置データユニット、データ又はコンピュータ命令を記憶又は読み出す他のデバイス、又はこれらの組み合わせであり得る。図13は、本開示の教示によるリモートユニットを例示しているが、本開示は、これらの図示された例示的なユニットに限定されるものではない。本開示の実施形態は、メモリ及びオンチップ回路を含むアクティブ集積回路を含むあらゆるデバイスにおいて適切に採用可能である。
従って、図7のMTJデバイス710、は、例示的なプロセス1300に示されるように、製造され、処理され、電子デバイス内に組み込まれ得る。図1〜図11に関して説明された実施形態の一以上の側面は、多様な処理段階において、ライブラリファイル1312、GDSIIファイル1326、及びGERBERファイル1352内に含まれ得て、また、リサーチコンピュータ1306のメモリ1310、設計コンピュータ1314のメモリ1318、コンピュータ1346のメモリ1350、基板アセンブリプロセス1354等の多様な段階において使用される一以上の他のコンピュータ又はプロセッサ(図示せず)のメモリに記憶され得て、マスク1332、ダイ1336、パッケージ1340、PCA1358、プロトタイプの回路又はデバイス(図示せず)等の他の製品等の一つ以上の他の物理的実施形態内に組み込まれ得て、又はこれらの組み合わせであり得る。例えば、GDSIIファイル1326又は製造プロセス1328は、コンピュータによって実行可能な命令を記憶するコンピュータ可読有形媒体を含み得て、その命令は、図7のMTJデバイス710の形成を開始するようにコンピュータによって実行可能な命令を含む。物理的デバイス設計から最終製品までの多様な代表的な製造段階が図示されているが、他の実施形態では、より少ない段階が使用され得て、又は追加の段階が含まれ得る。同様に、プロセス1300は、そのプロセス1300の多様な段階を実施する単一のエンティティ、又は一以上のエンティティによって実行され得る。
更に、当業者は、本願で開示される実施形態に関して説明される多様な例示的な論理ブロック、構成、モジュール、回路、方法ステップが、電子ハードウェア、処理ユニットによって実行されるコンピュータソフトウェア、又は両方の組み合わせとして実施され得る点を理解されたい。多様な例示的な構成要素、ブロック、構成、モジュール、回路、ステップをそれらの機能性に関して一般的に上述してきた。このような機能性がハードウェアとして実現されるか、実行可能な処理命令として実現されるのかは、具体的な応用、及びシステム全体に対して課される設計制約に依存する。当業者は、各特定の応用に対して異なった方法で説明された機能性を実施することができるものであるが、そのような実施の決定は、本開示の範囲から逸脱するものではない。
本願で開示される実施形態に関連して説明される方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又は両者の組み合わせにおいて直接実現可能である。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルクトランスファ磁気抵抗ランダムアクセスメモリ(STT‐MRAM)、フラッシュメモリ、リードオンリーメモリ(ROM)、プログラマブルリードオンリーメモリ(PROM)、イレーサブルプログラマブルリードオンリーメモリ(EPROM)、エレクトリカリーイレーサブルプログラマブルリードオンリーメモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリーメモリ(CD‐ROM)、又は他の形態の当該分野において知られているストレージ媒体によるものであり得る。例示的なストレージ媒体は、そのストレージ媒体に対してプロセッサが情報の読み書きができるようにプロセッサに接続される。代わりに、ストレージ媒体はプロセッサに集積され得る。プロセッサ及びストレージ媒体は特定用途集積回路(ASIC,application‐specific integrated circuit)によるものであり得る。ASICは、計算デバイス又はユーザ端末によるものであり得る。代わりに、プロセッサ及びストレージ媒体は、計算デバイス又はユーザ端末内のディスクリート部品であり得る。
開示される実施形態のこれまでの説明は、当業者が開示される実施形態を実施することができるようにするために提供されるものである。これらの実施形態に対する多様な変更は当業者にとって自明であり、本願で定められる原理は、本発明の範囲から逸脱せずに他の実施形態に適用可能である。従って、本発明は、本願で示される実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるような原理及び新規特徴に矛盾しない最大限の範囲によるものである。
102 第一の絶縁層
104 底部キャップ層
106 底部金属トレンチ
108 底部ビア
118 ウェーハの中心領域
120 ウェーハの縁領域
202 磁気トンネル接合構造
206 磁気トンネル接合構造の頂部
402 拡散障壁層の一部
504 第二の絶縁層
602 キャップ層の一部
702 パターン化底部電極
704 パターン化頂部電極
706 第三の絶縁層
708 頂部金属トレンチ
710 MTJデバイス

Claims (46)

  1. 底部電極の上方に磁気トンネル接合構造を形成することと、
    前記磁気トンネル接合構造の上方に及び該磁気トンネル接合構造に隣接して拡散障壁層を形成することと、
    前記拡散障壁層をエッチングバックして、前記磁気トンネル接合構造の上方の前記拡散障壁層を除去することと、
    前記磁気トンネル接合構造の頂部を導電層に接続することとを備えた方法。
  2. 前記拡散障壁層を形成する前に前記磁気トンネル接合構造から酸化層を除去するために、in‐situスパッタクリーニングを行うことを更に備えた請求項1に記載の方法。
  3. 前記拡散障壁層をエッチングバックすることが、前記磁気トンネル接合構造に隣接する前記拡散障壁層の一部を残す、請求項1に記載の方法。
  4. 前記拡散障壁層がin‐situで形成される、請求項1に記載の方法。
  5. 前記拡散障壁層をエッチングバックすることが、in‐situで行われる、請求項1に記載の方法。
  6. 前記拡散障壁層をエッチングバックすることが、前記磁気トンネル接合構造の上に酸化層を形成せずに、行われる、請求項1に記載の方法。
  7. 前記拡散障壁層をエッチングバックすることが、オーバーエッチングプロセスのマージンを増大させる、請求項1に記載の方法。
  8. 前記底部電極がタンタル及び窒化タンタルのうち少なくとも一方を含む、請求項1に記載の方法。
  9. 前記拡散障壁層が窒化シリコンを含む、請求項1に記載の方法。
  10. 前記エッチングバック及び前記接続が、電子デバイス内に集積されたプロセッサによって開始される、請求項1に記載の方法。
  11. 底部電極の上方に複数の磁気トンネル接合層を形成することと、
    前記底部電極で停止するエッチングプロセスを用いて、磁気トンネル接合構造をパターン化することと、
    前記磁気トンネル接合構造の側壁から側壁酸化層を除去するためにin‐situスパッタクリーニングを行うことと、
    前記磁気トンネル接合構造の上方に及び該磁気トンネル接合構造に隣接して拡散障壁層を形成することと、
    前記拡散障壁層をエッチングバックし、前記磁気トンネル接合構造の頂部から頂部酸化層を除去し、前記磁気トンネル接合構造に隣接する前記拡散障壁層の一部を残すことと、
    前記磁気トンネル接合構造の頂部を導電層に接続することとを含む方法。
  12. 前記拡散障壁層がin‐situで形成され、前記拡散障壁層をエッチングバックすることがin‐situで行われる、請求項11に記載の方法。
  13. 前記拡散障壁層が窒化シリコン及び炭化シリコンのうち少なくとも一方を含む、請求項11に記載の方法。
  14. 前記エッチングバック及び前記接続が、電子デバイス内に集積されたプロセッサによって開始される、請求項11に記載の方法。
  15. 第一の絶縁層の上方に底部キャップ層を形成することと、
    前記第一の絶縁層内に底部金属トレンチ及び底部ビアを開口し、銅をメッキし、銅の化学機械平坦化を行うための第一の銅ダマシンプロセスを行うことと、
    前記底部キャップ層の上方に及び前記底部金属トレンチ内の銅の上方に底部電極を形成することと、
    前記底部電極の上方に複数の磁気トンネル接合層を形成することと、
    前記複数の磁気トンネル接合層の上方にハードマスクを形成することと、
    磁気トンネル接合構造をパターン化することと、
    前記磁気トンネル接合構造の上方に、該磁気トンネル接合構造に隣接して、及び前記底部電極の上方に拡散障壁層を形成することと、
    前記拡散障壁層をエッチングバックして、前記トンネル接合構造に隣接する前記拡散障壁層の一部を残すことと、
    前記磁気トンネル接合構造に隣接する前記拡散障壁層の一部の上方に、該一部に隣接して、及び前記底部電極の上方にキャップ層を形成することと、
    前記キャップ層の上方に第二の絶縁層を形成することと、
    前記第二の絶縁層を平坦化し、前記磁気トンネル接合構造の頂部を露出することと、
    平坦化された前記第二の絶縁層の上方に及び前記磁気トンネル接合構造の頂部の上方に頂部電極を形成することと、
    前記頂部電極及び前記底部電極をパターン化することと、
    パターン化された前記頂部電極の上方に及び前記底部キャップ層の上方に第三の絶縁層を形成及び平坦化することと、
    前記第三の絶縁層内において、パターン化された前記頂部電極まで頂部金属トレンチを開口し、銅をメッキし、銅の化学機械平坦化を行うための第二の銅ダマシンプロセスを行うこととを備えた方法。
  16. 前記複数の磁気トンネル接合層の少なくとも一層の磁気トンネル接合の磁気アニーリング容易軸が、前記磁気トンネル接合構造の磁場配向を整列する、請求項15に記載の方法。
  17. 前記底部キャップ層が炭化シリコンを含む、請求項15に記載の方法。
  18. 前記底部電極がタンタル及び窒化タンタルのうち少なくとも一方を含む、請求項15に記載の方法。
  19. 前記拡散障壁層が窒化シリコンを含む、請求項15に記載の方法。
  20. 前記キャップ層が窒化シリコンを含む、請求項15に記載の方法。
  21. 前記頂部電極がタンタル及び窒化タンタルのうち少なくとも一方を含む、請求項15に記載の方法。
  22. 前記拡散障壁層を形成すること及び前記拡散障壁層をエッチングバックすることが、電子デバイス内に集積されたプロセッサによって開始される、請求項15に記載の方法。
  23. 請求項1に記載の方法によって形成された半導体デバイスを備えた装置。
  24. 少なくとも一つの半導体ダイ内に集積された請求項23に記載の装置。
  25. セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、PDA、固定位置データユニット、及びコンピュータから成る群から選択されたデバイスであって、前記半導体デバイスが集積されたデバイスを更に備えた請求項23に記載の装置。
  26. 底部電極の上方に磁気トンネル接合構造を形成する第一ステップと、
    前記磁気トンネル接合構造の上方に及び該磁気トンネル接合構造に隣接して拡散障壁層を形成する第二ステップと、
    前記拡散障壁層をエッチングバックして、前記磁気トンネル接合構造の上方の前記拡散障壁層を除去する第三ステップと、
    前記磁気トンネル接合構造の頂部を導電層に接続する第四ステップとを備えた方法。
  27. 前記第一ステップ、前記第二ステップ、前記第三ステップ及び前記第四ステップが、電子デバイス内に集積されたプロセッサによって開始される、請求項26に記載の方法。
  28. 請求項1に記載の方法によって形成される半導体デバイスの少なくとも一つの物理的性質を表す設計情報を受信することと、
    前記設計情報をファイルフォーマットに適合するように変換することと、
    変換された前記設計情報を含むデータファイルを生成することとを備えた方法。
  29. 前記データファイルがGDSIIフォーマットを含む、請求項28に記載の方法。
  30. 半導体デバイスに対応する設計情報を含むデータファイルを受信することと、
    前記設計情報に従って前記半導体デバイスを製造することとを備え、
    前記半導体デバイスが請求項1に記載の方法によって形成される、方法。
  31. 前記データファイルがGDSIIフォーマットを有する、請求項30に記載の方法。
  32. 請求項1に記載の方法によって形成される半導体構造を含むパッケージングされた半導体デバイスの回路板上における物理的配置情報を含む設計情報を受信することと、
    前記設計情報を変換してデータファイルを生成することとを備えた方法。
  33. 前記データファイルがGERBERフォーマットを有する、請求項32に記載の方法。
  34. 回路板上におけるパッケージングされた半導体デバイスの物理的配置情報を含む設計情報を含むデータファイルを受信することと、
    前記設計情報に従って前記パッケージングされた半導体デバイスを収容するように構成された回路板を製造することとを備え、前記パッケージングされた半導体デバイスが、請求項1に記載の方法によって形成される半導体構造を含む、方法。
  35. 前記データファイルがGERBERフォーマットを有する、請求項34に記載の方法。
  36. セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、PDA、固定位置データユニット、及びコンピュータから成る群から選択されたデバイスに前記回路板を集積することを更に備えた請求項34に記載の方法。
  37. 底部電極の上方の磁気トンネル接合構造と、
    前記磁気トンネル接合構造に隣接した拡散障壁層の一部と、
    導電層に接続された前記磁気トンネル接合構造の頂部とを備えた装置。
  38. 前記底部電極がタンタル及び窒化タンタルのうち少なくとも一方を含む、請求項37に記載の装置。
  39. 前記拡散障壁層が窒化シリコンを含む、請求項37に記載の装置。
  40. 少なくとも一つの半導体ダイに集積された請求項37に記載の装置。
  41. セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、PDA、固定位置データユニット、及びコンピュータから成る群から選択されたデバイスであって、前記装置が集積されたデバイスを更に備えた請求項37に記載の装置。
  42. 底部導電手段と、
    前記底部導電手段の上方の磁気トンネル接合手段と、
    前記磁気トンネル接合手段に隣接する拡散障壁手段と、
    頂部導電手段に接続された前記磁気トンネル接合手段の頂部とを備えた装置。
  43. 前記底部導電手段がタンタル及び窒化タンタルのうち少なくとも一方を含む、請求項42に記載の装置。
  44. 前記拡散障壁手段が窒化シリコンを含む、請求項42に記載の装置。
  45. 少なくとも一つの半導体ダイに集積された請求項42に記載の装置。
  46. セットトップボックス、ミュージックプレイヤ、ビデオプレイヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、PDA、固定位置データユニット、及びコンピュータから成る群から選択されたデバイスであって、前記装置が集積されたデバイスを更に備えた請求項42に記載の装置。
JP2012541175A 2009-11-25 2010-11-23 磁気トンネル接合デバイス及び製造 Expired - Fee Related JP6086425B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/626,269 US8912012B2 (en) 2009-11-25 2009-11-25 Magnetic tunnel junction device and fabrication
US12/626,269 2009-11-25
PCT/US2010/057891 WO2011066324A2 (en) 2009-11-25 2010-11-23 Magnetic tunnel junction device and fabrication

Publications (2)

Publication Number Publication Date
JP2013512575A true JP2013512575A (ja) 2013-04-11
JP6086425B2 JP6086425B2 (ja) 2017-03-01

Family

ID=43528325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012541175A Expired - Fee Related JP6086425B2 (ja) 2009-11-25 2010-11-23 磁気トンネル接合デバイス及び製造

Country Status (7)

Country Link
US (2) US8912012B2 (ja)
EP (1) EP2504836B1 (ja)
JP (1) JP6086425B2 (ja)
KR (1) KR101366021B1 (ja)
CN (1) CN102741934B (ja)
TW (1) TW201125180A (ja)
WO (1) WO2011066324A2 (ja)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010182824A (ja) * 2009-02-04 2010-08-19 Toshiba Corp 磁気ランダムアクセスメモリの製造方法及び混載メモリの製造方法
US8912012B2 (en) 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8455965B2 (en) * 2009-11-30 2013-06-04 Qualcomm Incorporated Fabrication and integration of devices with top and bottom electrodes including magnetic tunnel junctions
US8149614B2 (en) * 2010-03-31 2012-04-03 Nanya Technology Corp. Magnetoresistive random access memory element and fabrication method thereof
KR101779566B1 (ko) * 2010-11-29 2017-09-19 삼성전자주식회사 반도체 소자의 제조 방법 및 그 제조 장치
US8928100B2 (en) * 2011-06-24 2015-01-06 International Business Machines Corporation Spin transfer torque cell for magnetic random access memory
US8313959B1 (en) * 2011-08-17 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Hole first hardmask definition
CN102969447A (zh) * 2011-08-31 2013-03-13 中芯国际集成电路制造(上海)有限公司 在磁性隧道结表面形成导电插塞的方法
US9793467B2 (en) 2011-12-20 2017-10-17 Intel Corporation Method for reducing size and center positioning of magnetic memory element contacts
US8772888B2 (en) 2012-08-10 2014-07-08 Avalanche Technology Inc. MTJ MRAM with stud patterning
US20140061827A1 (en) * 2012-08-29 2014-03-06 Headway Technologies, Inc. Metal Protection Layer over SiN Encapsulation for Spin-Torque MRAM Device Applications
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US20140252439A1 (en) * 2013-03-08 2014-09-11 T3Memory, Inc. Mram having spin hall effect writing and method of making the same
KR102054819B1 (ko) 2013-05-22 2019-12-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104347797B (zh) * 2013-07-29 2018-12-25 中芯国际集成电路制造(上海)有限公司 磁性随机存储器及其制造方法
US9142762B1 (en) * 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
KR102191217B1 (ko) 2014-04-28 2020-12-16 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
US20160104672A1 (en) * 2014-10-10 2016-04-14 Globalfoundries Inc. Low capacitance ballistic conductor signal lines
US9844136B2 (en) * 2014-12-01 2017-12-12 General Electric Company Printed circuit boards having profiled conductive layer and methods of manufacturing same
KR102354468B1 (ko) * 2015-01-23 2022-01-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자
US11257862B2 (en) * 2015-01-30 2022-02-22 Yimin Guo MRAM having spin hall effect writing and method of making the same
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9583535B2 (en) * 2015-05-01 2017-02-28 Kabushiki Kaisha Toshiba Magnetoresistive memory device and manufacturing method of the same
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9553128B1 (en) * 2015-06-30 2017-01-24 International Business Machines Corporation Linear MRAM device with a self-aligned bottom contact
US10516101B2 (en) * 2015-07-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Physical cleaning with in-situ dielectric encapsulation layer for spintronic device application
US9773974B2 (en) * 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
KR102399342B1 (ko) 2015-08-21 2022-05-19 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9905751B2 (en) * 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
CN108140724B (zh) * 2015-11-23 2023-08-04 英特尔公司 用于磁阻式随机存储器器件的电接触部
US20170186944A1 (en) * 2015-12-29 2017-06-29 International Business Machines Corporation Enhancement of spin transfer torque magnetoresistive random access memory device using hydrogen plasma
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US9825217B1 (en) * 2016-05-18 2017-11-21 Samsung Electronics Co., Ltd. Magnetic memory device having cobalt-iron-beryllium magnetic layers
CN107527993B (zh) * 2016-06-20 2020-05-26 上海磁宇信息科技有限公司 一种磁性隧道结接触电极及其形成方法
KR102552896B1 (ko) * 2016-08-02 2023-07-07 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
JP6280195B1 (ja) 2016-12-16 2018-02-14 株式会社東芝 磁気メモリ
CN108232008B (zh) * 2016-12-21 2021-06-29 上海磁宇信息科技有限公司 一种磁性随机存储器底电极接触及其制备方法
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
CN110678995A (zh) * 2017-04-21 2020-01-10 艾沃思宾技术公司 集成磁阻设备的方法
US10276634B2 (en) 2017-06-20 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US10283700B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10038138B1 (en) * 2017-10-10 2018-07-31 Headway Technologies, Inc. High temperature volatilization of sidewall materials from patterned magnetic tunnel junctions
US10504958B2 (en) * 2017-11-08 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US11189658B2 (en) 2017-11-22 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10741417B2 (en) * 2017-11-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming interconnect structure
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US11374170B2 (en) * 2018-09-25 2022-06-28 Applied Materials, Inc. Methods to form top contact to a magnetic tunnel junction
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11315870B2 (en) 2018-11-21 2022-04-26 Globalfoundries U.S. Inc. Top electrode interconnect structures
US10790001B2 (en) 2019-01-04 2020-09-29 International Business Machines Corporation Tapered VA structure for increased alignment tolerance and reduced sputter redeposition in MTJ devices
US11223008B2 (en) 2019-11-27 2022-01-11 International Business Machines Corporation Pillar-based memory hardmask smoothing and stress reduction
CN112951982A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11302630B2 (en) * 2020-04-08 2022-04-12 International Business Machines Corporation Electrode-via structure
US11849647B2 (en) 2021-03-04 2023-12-19 International Business Machines Corporation Nonmetallic liner around a magnetic tunnel junction

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026281A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 固体磁気メモリ
JP2002171011A (ja) * 2000-12-04 2002-06-14 Ken Takahashi 磁気抵抗効果素子及びその製造方法並びに磁気抵抗効果センサ
JP2004319725A (ja) * 2003-04-16 2004-11-11 Fujitsu Ltd 磁気ランダムアクセスメモリ装置
JP2004349687A (ja) * 2003-04-17 2004-12-09 Applied Materials Inc 抗磁ランダムアクセスメモリ(mram)装置の製造方法
WO2006070803A1 (ja) * 2004-12-28 2006-07-06 Nec Corporation 磁気ランダムアクセスメモリ及びその製造方法
JP2007158336A (ja) * 2005-11-30 2007-06-21 Magic Technologies Inc Mtjmram素子およびその製造方法、並びにmtjmramアレイ
JP2007521629A (ja) * 2003-06-24 2007-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション Fetベースの磁気ランダム・アクセス・メモリ・デバイス用の自己整列型導電線およびこれを形成する方法
JP2007273493A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその製造方法
JP2007305645A (ja) * 2006-05-09 2007-11-22 Nec Corp 磁気メモリ装置、及びその製造方法
JP2008021816A (ja) * 2006-07-13 2008-01-31 Sony Corp 不揮発性磁気記憶装置の製造方法
JP2008060569A (ja) * 2006-08-29 2008-03-13 Internatl Business Mach Corp <Ibm> シリコン・オン・インシュレータ基板上に形成された薄膜相変化メモリ・セル、その形成方法、および1つ以上のメモリ・セルを含む集積回路
JP2008310573A (ja) * 2007-06-14 2008-12-25 Denso Wave Inc Cad図面の表示方法
WO2009131890A1 (en) * 2008-04-21 2009-10-29 Qualcomm Incorporated Method of forming a magnetic tunnel junction using a single mask

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294459B1 (en) 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6436824B1 (en) * 1999-07-02 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant materials for copper damascene
US6553333B1 (en) 2000-05-31 2003-04-22 The United States Of America As Represented By The Secretary Of The Air Force System and method for calculating aerodynamic performance of tilting wing aircraft
US6627913B2 (en) * 2001-09-10 2003-09-30 Micron Technology, Inc. Insulation of an MRAM device through a self-aligned spacer
US6656371B2 (en) * 2001-09-27 2003-12-02 Micron Technology, Inc. Methods of forming magnetoresisitive devices
US6518588B1 (en) * 2001-10-17 2003-02-11 International Business Machines Corporation Magnetic random access memory with thermally stable magnetic tunnel junction cells
JP2003243630A (ja) * 2002-02-18 2003-08-29 Sony Corp 磁気メモリ装置およびその製造方法
JP3993522B2 (ja) * 2002-03-29 2007-10-17 株式会社東芝 磁気記憶装置の製造方法
JP4274784B2 (ja) 2002-05-28 2009-06-10 新光電気工業株式会社 配線形成システムおよびその方法
AU2003261430A1 (en) 2002-08-08 2004-02-25 Fry's Metals, Inc. D/B/A Alpha Metals, Inc. System and method for modifying electronic design data
US6806096B1 (en) 2003-06-18 2004-10-19 Infineon Technologies Ag Integration scheme for avoiding plasma damage in MRAM technology
US7009266B2 (en) * 2003-08-29 2006-03-07 Applied Spintronics Technology, Inc. Method and system for providing a magnetic element including passivation structures
JP2005268480A (ja) 2004-03-18 2005-09-29 Toshiba Corp 半導体記憶装置
US7449345B2 (en) 2004-06-15 2008-11-11 Headway Technologies, Inc. Capping structure for enhancing dR/R of the MTJ device
US7611912B2 (en) * 2004-06-30 2009-11-03 Headway Technologies, Inc. Underlayer for high performance magnetic tunneling junction MRAM
US7536664B2 (en) 2004-08-12 2009-05-19 International Business Machines Corporation Physical design system and method
US7458045B2 (en) * 2004-10-29 2008-11-25 Synopsys, Inc. Silicon tolerance specification using shapes as design intent markers
JP4533807B2 (ja) 2005-06-23 2010-09-01 株式会社東芝 磁気抵抗効果素子及び磁気ランダムアクセスメモリ
JPWO2007032379A1 (ja) 2005-09-13 2009-03-19 キヤノンアネルバ株式会社 磁気抵抗効果素子の製造方法及び製造装置
TWI312152B (en) 2006-01-04 2009-07-11 Ind Tech Res Inst Method for manufacturing a semiconductor device
US7682841B2 (en) * 2007-05-02 2010-03-23 Qimonda Ag Method of forming integrated circuit having a magnetic tunnel junction device
US9136463B2 (en) * 2007-11-20 2015-09-15 Qualcomm Incorporated Method of forming a magnetic tunnel junction structure
KR100942984B1 (ko) 2007-12-21 2010-02-17 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8912012B2 (en) 2009-11-25 2014-12-16 Qualcomm Incorporated Magnetic tunnel junction device and fabrication

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026281A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 固体磁気メモリ
JP2002171011A (ja) * 2000-12-04 2002-06-14 Ken Takahashi 磁気抵抗効果素子及びその製造方法並びに磁気抵抗効果センサ
JP2004319725A (ja) * 2003-04-16 2004-11-11 Fujitsu Ltd 磁気ランダムアクセスメモリ装置
JP2004349687A (ja) * 2003-04-17 2004-12-09 Applied Materials Inc 抗磁ランダムアクセスメモリ(mram)装置の製造方法
JP2007521629A (ja) * 2003-06-24 2007-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション Fetベースの磁気ランダム・アクセス・メモリ・デバイス用の自己整列型導電線およびこれを形成する方法
WO2006070803A1 (ja) * 2004-12-28 2006-07-06 Nec Corporation 磁気ランダムアクセスメモリ及びその製造方法
JP2007158336A (ja) * 2005-11-30 2007-06-21 Magic Technologies Inc Mtjmram素子およびその製造方法、並びにmtjmramアレイ
JP2007273493A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその製造方法
JP2007305645A (ja) * 2006-05-09 2007-11-22 Nec Corp 磁気メモリ装置、及びその製造方法
JP2008021816A (ja) * 2006-07-13 2008-01-31 Sony Corp 不揮発性磁気記憶装置の製造方法
JP2008060569A (ja) * 2006-08-29 2008-03-13 Internatl Business Mach Corp <Ibm> シリコン・オン・インシュレータ基板上に形成された薄膜相変化メモリ・セル、その形成方法、および1つ以上のメモリ・セルを含む集積回路
JP2008310573A (ja) * 2007-06-14 2008-12-25 Denso Wave Inc Cad図面の表示方法
WO2009131890A1 (en) * 2008-04-21 2009-10-29 Qualcomm Incorporated Method of forming a magnetic tunnel junction using a single mask
JP2011519164A (ja) * 2008-04-21 2011-06-30 クゥアルコム・インコーポレイテッド 単一のマスクを使用して磁気トンネル接合を形成する方法

Also Published As

Publication number Publication date
US20110121417A1 (en) 2011-05-26
JP6086425B2 (ja) 2017-03-01
KR101366021B1 (ko) 2014-02-21
WO2011066324A2 (en) 2011-06-03
US8837208B2 (en) 2014-09-16
CN102741934B (zh) 2015-05-13
CN102741934A (zh) 2012-10-17
WO2011066324A3 (en) 2011-10-20
KR20120098811A (ko) 2012-09-05
EP2504836A2 (en) 2012-10-03
US20120086089A1 (en) 2012-04-12
TW201125180A (en) 2011-07-16
US8912012B2 (en) 2014-12-16
EP2504836B1 (en) 2014-08-20

Similar Documents

Publication Publication Date Title
JP6086425B2 (ja) 磁気トンネル接合デバイス及び製造
US9041131B2 (en) Magnetic tunnel junction device and fabrication
US8492858B2 (en) Magnetic tunnel junction device and fabrication
JP5969533B2 (ja) 磁気トンネル接合デバイスおよび製作
US9728718B2 (en) Magnetic tunnel junction (MTJ) device array
US9373782B2 (en) MTJ structure and integration scheme
US10347821B2 (en) Electrode structure for resistive memory device
JP5710647B2 (ja) 平坦化された電極上の磁気トンネル接合(mtj)
CN107004680B (zh) 具有捆扎式触点的FinFET SRAM
CN110707122B (zh) 半导体元件及其制作方法
CN111969104A (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140115

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140324

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160802

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170125

R150 Certificate of patent or registration of utility model

Ref document number: 6086425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees