JP2005268480A - 半導体記憶装置 - Google Patents

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Abstract

【課題】チャージダメージを低減出来る半導体記憶装置を提供すること。
【解決手段】半導体記憶装置１０は、第１層間絶縁膜４５中に形成された第１配線４３と、前記第１層間絶縁膜４５上に形成された第２配線３２と、前記第２配線３２上に形成された第１強磁性膜４７と、前記１強磁性膜４７上に形成されたトンネルバリア膜４８と、前記トンネルバリア膜４８上に形成された第２強磁性膜３９とを備えるメモリセル３０と、前記第１配線４３上に形成され、前記第１配線４３と前記第２配線３２とを接続し、上面が前記第２配線３２よりも高い位置にあるコンタクトプラグ４６とを具備する。
【選択図】 図３

Description

この発明は、半導体記憶装置に関するもので、例えば磁気ランダムアクセスメモリ(Magneto resistive Random Access Memory：ＭＲＡＭ)の備える磁気抵抗素子とその周囲の構造に関するものである。
ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進のデータ“１”、“０”に対応させて行う。データの書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに強磁性トンネル接合（Magnetic Tunnel Junction : 以下ＭＴＪと略記）を用いている（例えば、非特許文献１参照）。ＭＴＪは、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。ＭＴＪの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ（例えば非特許文献２参照）が知られている。
しかしながら、一般にＭＴＪ素子の形成に用いられる材料は蒸気圧が低いため、加工には高パワーのＲＩＥが広く使用されている。従って、ＭＴＪ素子に対するチャージダメージが深刻な問題となっている。
"IEEE International Solid-State Circuits Conference 2000 Digest Papar", TA7.2 "Japanese Journal of Applied Physics", 1997年, 36号, p.200
この発明は、上記事情に鑑みてなされたもので、その目的は、チャージダメージを低減出来る半導体記憶装置を提供することにある。
この発明の第１の態様に係る半導体記憶装置は、層間絶縁膜中に形成された第１配線と、前記層間絶縁膜上に形成された第２配線と、前記第２配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、前記第１配線上に形成され、前記第１配線と前記第２配線とを接続し、上面が前記第２配線よりも高い位置にあるコンタクトプラグとを具備する。
またこの発明の第２の態様に係る半導体記憶装置は、層間絶縁膜上に形成された第１配線と、前記第１配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜を含み且つ上面に段差を有する導電膜とを備えた磁気抵抗素子を有するメモリセルとを具備する。
更にこの発明の第３の態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第１配線と、同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みワード線と、同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか一方を共通接続するビット線と、前記ビット線と接地電位との間の接続をスイッチングし、前記メモリセルからデータを読み出す際、及び前記メモリセルにデータを書き込む際には、前記ビット線と前記接地電位との間を非接続とするスイッチ素子とを具備する。
この発明によれば、チャージダメージを低減出来る半導体記憶装置を提供できる。
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第１の実施形態に係る半導体記憶装置及びその製造方法について図１を用いて説明する。図１は本実施形態に係るＭＲＡＭのブロック図である。
図示するように、ＭＲＡＭ１０は、メモリセルアレイ１１、カラムデコーダ１２、１３、センスアンプ１４、ビット線ドライバ１５、１６、ロウデコーダ１７、１８、選択用ワード線ドライバ１９、書き込みワード線ドライバ２０、及びカレントシンク２１を備えている。
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数であり、図１では（３×３）個のみ示す）のメモリセルＭＣを有している。メモリセルＭＣの各々は、磁気抵抗素子３０及びスイッチングトランジスタ３１を含んでいる。磁気抵抗素子３０は、例えばＭＴＪ素子である。磁気抵抗素子３０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに接続され、他端はスイッチングトランジスタ３１の電流経路の一端に接続されている。スイッチングトランジスタ３１のゲートは選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに接続され、電流経路の他端は接地電位に接続されている。そして、磁気抵抗素子３０に近接して、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが設けられている。同一行に配置されたメモリセルのスイッチングトランジスタ３１のゲートは、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに共通接続されている。また、同一行に配置されたメモリセルの磁気抵抗素子３０の近傍に、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが配線されている。更に同一列に配置されたメモリセルの磁気抵抗素子３０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。なお、書き込みワード線ＷＷＬ０〜ＷＷＬｍとビット線ＢＬ０〜ＢＬｎとは、互いに直交するように配置されている。
カラムデコーダ１２、１３は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
ビット線ドライバ１５、１６は、カレントソースまたはカレントシンクのいずれかとして機能する。書き込み時において、ビット線ドライバ１５、１６の一方がカレントソースとして機能する場合には、他方がカレントシンクとして機能する。そして、カレントソースとして機能する一方が、カラムアドレスデコード信号に基づいていずれかのビット線を選択し、選択ビット線ＢＬに電流を供給する。そして、カレントソースから供給された電流は、カレントシンクに流れ込む。ビット線ドライバ１５、１６のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
ロウデコーダ１７、１８は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
選択用ワード線ドライバ１９は、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかを選択する。そして、選択した選択用ワード線に電圧を供給する。
書き込みワード線ドライバ２０は、ロウアドレスデコード信号に基づいて、いずれかの書き込みワード線を選択する。そして、選択書き込みワード線に書き込み電流を供給する。この電流は、選択メモリセルの近傍を通ってカレントシンク２１に流れ込む。なお、書き込みワード線に流す電流によって書き込みデータを制御する場合には、書き込みワード線ドライバ２０及びカレントシンク２１が、互いにカレントソース及びカレントシンクのいずれかとして機能するように構成されれば良い。
センスアンプ１４は、ロウデコーダ１７、１８及びカラムデコーダ１２、１３によって選択されたメモリセルから読み出したデータを増幅する。
次に、メモリセルアレイ１１の平面パターンについて、図２を用いて説明する。図２はメモリセルアレイ１１の平面図であり、簡単化の為に、スイッチングトランジスタの図示を省略している。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
図示するように、困難軸方向に沿って（１＋ｎ）本のビット線ＢＬ０〜ＢＬｎが設けられ（図２ではビット線ＢＬ０〜ＢＬ２のみ示す）、困難軸方向に直交する容易軸方向に沿って（１＋ｍ）本の書き込みワード線ＷＷＬ０〜ＷＷＬｍが設けられている（図２では書き込みワード線ＷＷＬ０〜ＷＷＬ３のみ示す）。そして、ビット線ＢＬ０〜ＢＬｎと書き込みワード線ＷＷＬ０〜ＷＷＬｍとの交点部分に磁気抵抗素子３０が配置されている。ビット線ＢＬ０〜ＢＬｎは磁気抵抗素子３０の一端と電気的に接続されている。他方、書き込みワード線ＷＷＬ０〜ＷＷＬｍは磁気抵抗素子３０と電気的に分離されつつ、近接配置されている。
磁気抵抗素子３０は、長手方向が容易軸方向に沿い、短手方向が困難軸方向に沿った略長方形の形状を有している。磁気抵抗素子の形状は、長方形の形状に限られるものではなく、例えば長軸が容易軸方向に沿った楕円形状などであってもよい。そして、磁気抵抗素子３０の他端は、金属配線層３２及びコンタクトプラグＣＰを介してスイッチングトランジスタ３１（図示せず）に接続される。
次に、メモリセルアレイ１１の断面構造について、図３を用いて説明する。図３は図２におけるＸ１−Ｘ１’線に沿った断面図である。
図示するように、ｐ型半導体基板３３中には素子分離領域ＳＴＩが形成されており、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ３１が形成されている。スイッチングトランジスタ３１は、半導体基板３３の表面内に形成された不純物拡散層３４、図示せぬゲート絶縁膜、及びゲート電極３５を備えている。ゲート電極３５は選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかとして機能するものであり、容易軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
また半導体基板３３上には層間絶縁膜３６が形成されている。層間絶縁膜３６は、スイッチングトランジスタ３１を被覆しており、また層間絶縁膜３６内には、コンタクトプラグ３７、３８が形成されている。コンタクトプラグ３７、３８は、スイッチングトランジスタ３１の不純物拡散層３４の一方（ソース領域）及び他方（ドレイン領域）にそれぞれ接続されている。
層間絶縁膜３６上には、コンタクトプラグ３７、３８にそれぞれ接続された金属配線層３９、４０が形成されている。金属配線層３９は接地電位に接続されており、コンタクトプラグ３７を介してスイッチングトランジスタ３１のソース領域に接地電位を供給する。更に、層間絶縁膜４１が層間絶縁膜３６上に形成されている。層間絶縁膜４１は、金属配線層３９、４０を被覆しており、また層間絶縁膜４１内には、コンタクトプラグ４２が形成されている。コンタクトプラグ４２は、金属配線層４０に接続されている。
層間絶縁膜４１上には、コンタクトプラグ４２に接続された金属配線層４３、金属配線層４３と電気的に分離された金属配線層４４が形成されている。金属配線層４４は書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかとして機能するものであり、容易軸方向に沿ってストライプ状に形成されている。また、金属配線層４４は、各々が電気的に接続されるスイッチングトランジスタ３１のゲート電極３５と、ほぼ重なるようにして形成されている。更に、層間絶縁膜４５が層間絶縁膜４１上に形成されている。層間絶縁膜４５は金属配線層４３、４４を被覆しており、また層間絶縁膜４５内にはコンタクトプラグ４６が形成されている。コンタクトプラグ４６は、金属配線層４３と接続されている。
層間絶縁膜４５上には、コンタクトプラグ４６に接続された金属配線層３２が形成されている。金属配線層３２は引き出し配線として機能するものであり、例えば膜厚３ｎｍのＴａ層、膜厚３０ｎｍのＡｌ層、及び膜厚３０ｎｍのＴａ層が順次形成された多層膜で形成される。また非磁性導電膜３２上には磁気抵抗素子３０が形成されている。磁気抵抗素子３０は、層間絶縁膜４５及び金属配線層３２を挟んで金属配線層４４と重なるようにして形成されている。磁気抵抗素子３０は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばＭＴＪ素子である。すなわち、金属配線層３２上に磁性体膜４７が形成され、磁性体膜４７上に絶縁膜４８が設けられ、磁性体膜４９が絶縁膜４８上に設けられている。これらの磁性体膜４７、４９、及び絶縁膜４８がＭＴＪ素子を形成している。磁性体膜４９の磁化の向きは、予め所定の方向に向くよう設定されている。その上で、磁性体膜４７の磁化の向きを磁性体膜４９に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データを書き込む。すなわち、磁性体膜４９は固着層として機能し、例えば膜厚３ｎｍのパーマロイ（Ｐｙ：ＮｉＦｅ合金）で形成されたシード層（またはバッファ層）、膜厚１５ｎｍのＩｒＭｎで形成された反強磁性層、及び膜厚５ｎｍのＣｏＦｅ層で形成された固着強磁性層が順次形成された積層膜により形成されている。絶縁膜４８はトンネルバリア膜として機能し、例えば膜厚１〜１．５ｎｍ程度のＡｌ２Ｏ３層で形成される。磁性体膜４７は記録層として機能し、例えば膜厚４ｎｍのＣｏＦｅ層３４、膜厚２０ｎｍのＰｙ層３５が順次形成された積層膜により形成されている。
更に、層間絶縁膜５０が層間絶縁膜４５上に形成されている。層間絶縁膜５０は金属配線層３２及び磁気抵抗素子３０の周辺を被覆している。また層間絶縁膜５０上には、磁性体膜４９に接続されるようにして金属配線層５１が形成されている。金属配線層５１はビット線ＢＬ０〜ＢＬｎのいずれかとして機能するものであり、困難軸方向（紙面内の左右方向）に沿ってストライプ状に形成されている。
以上のようにして、ＭＲＡＭのメモリセルアレイ１１は形成されている。なお、磁性体膜４９上には、例えば膜厚２０ｎｍのＴａ層、膜厚５０ｎｍのＡｌ層、及び膜厚１０ｎｍのＴａ層が順次形成されたキャップ層が形成されていても良い。
図４は、図３における一部領域の拡大図であり、層間絶縁膜４１より上のレベルの領域について示した断面図である。図示するように、コンタクトプラグ４６は、金属配線層３２を貫通するようにして、層間絶縁膜４５、５０内に形成されている。そしてコンタクトプラグ４６の上面は、金属配線層３２の上面よりも、高さｄ１だけ高く位置している。
次に、上記構成のＭＲＡＭ１０の製造方法について、図５乃至図１３を用いて説明する。図５乃至図１３は本実施形態に係るＭＲＡＭ１０の製造工程を順次示す断面図である。
まず図５に示すように、半導体基板３３内に素子分離領域ＳＴＩを形成する。そして、素子分離領域ＳＴＩによって取り囲まれた素子領域ＡＡ上に、選択トランジスタ３１を周知の方法によって形成する。選択トランジスタ３１のゲート電極３５は、容易軸方向に沿ったストライプ状の形状に形成される。次に半導体基板３３上に、層間絶縁膜３６を形成する。層間絶縁膜３６は選択トランジスタ３１を被覆する。その後、層間絶縁膜３６内にコンタクトプラグ３７、３８を形成する。コンタクトプラグ３７、３８は、それぞれ選択トランジスタのソース領域及びドレイン領域３４に接続される。
次に層間絶縁膜３６上に金属配線層３９、４０を形成する。金属配線層３９、４０は、それぞれコンタクトプラグ３７、３８に接続される。そして層間絶縁膜３６上に層間絶縁膜４１を形成する。引き続き、層間絶縁膜４１内にコンタクトプラグ４２を形成する。コンタクトプラグ４１は金属配線層４０に接続される。
次に層間絶縁膜４１上に、金属配線層４３、４４を形成する。金属配線層４３はコンタクトプラグ４２に接続されている。金属配線層４４は、金属配線層４３と分離されており、容易軸方向に沿ったストライプ状の形状に形成され、且つ、ゲート電極３５の直上に位置する。その後、層間絶縁膜４１上に層間絶縁膜４５を形成する。層間絶縁膜４５は、金属配線層４３、４４を被覆する。
次に図６に示すように、層間絶縁膜４５上に、金属配線層３２、強磁性層４７、トンネルバリア膜４８、及び強磁性層４９を、例えばスパッタリング法により順次形成する。
次に図７に示すように、フォトリソグラフィ技術と、ＲＩＥ（Reactive Ion Etching）法またはＡｒイオンミリングとを用いて、強磁性層４７、４９、及びトンネルバリア膜４８をパターニングする。その結果、個々のメモリセル毎に分離された磁気抵抗素子３０が形成される。
引き続き、図８に示すように、フォトリソグラフィ技術と、ＲＩＥ法またはイオンミリングにより金属配線層３２をエッチングして、図示するような引き出し配線３２を形成する。
次に図９に示すように、層間絶縁膜４５上に層間絶縁膜５０を形成する。層間絶縁膜５０は、磁気抵抗素子３０及び引き出し配線３２を被覆する。
次に図１０に示すように、フォトリソグラフィ技術と、例えばＲＩＥ法等の異方性のエッチングとにより、コンタクトホール８０を形成する。コンタクトホール８０は、層間絶縁膜５０及び引き出し配線３２を貫通して、金属配線層４３に達する。すなわち、コンタクトホール８０の底部には金属配線層４３の上面が露出され、側面の一部には引き出し配線３２の側面が露出されている。
次に図１１に示すように、層間絶縁膜５０上、並びにコンタクトホール８０の側面及び底面上に、例えばスパッタリング法によりバリアメタル層５２を形成する。バリアメタル層５２は、例えばＴｉＮ層により形成される。引き続き、バリアメタル層５２上に、例えばスパッタリング法により、導電層５３を形成する。導電層５３は、コンタクトプラグ５１内部を埋め込み、例えばＡｌ層により形成される。
次に図１２に示すように、例えばＲＩＥ法等により、バリアメタル層５２及び導電層５３をエッチバックして、コンタクトホール８０内にのみ残存させる。その結果、図示するように、引き出し配線３２を貫通し、且つ上面が引き出し配線３２上面よりも高く位置するコンタクトプラグ４６が完成する。
次に、層間絶縁膜５０上に層間絶縁膜５４を形成して、コンタクトホール８０内におけるコンタクトプラグ４６より上の領域を埋め込む。そして、磁気抵抗素子３０をストッパーに用いたＣＭＰ（Cjemical Mechanical Polising）により、層間絶縁膜５４、５０を研磨して、図１３に示す構成を得る。
その後は、ビット線として機能する金属配線層等を形成して、図３に示す構造が完成する。
本実施形態に係るＭＲＡＭ及びその製造方法によれば、下記（１）の効果が得られる。すなわち、
（１）磁気抵抗素子をチャージダメージから保護することが出来る。
この点につき、以下詳細に説明する。磁気抵抗素子は、その加工に高パワーのＲＩＥが用いられる。すると、半導体ウェハがプラズマに晒されることによって、その表面にチャージが溜まる。このチャージによって磁気抵抗素子に大電流が流れ、その結果磁気抵抗素子が破壊される虞があった。
しかし本実施形態に係る構成であると、磁気抵抗素子３０と、半導体基板３３とを電気的に接続するコンタクトプラグ４６を、磁気抵抗素子３０の形成後に形成している。従って、磁気抵抗素子３０の形成時点では、磁気抵抗素子３０から半導体基板３３に達する電流パスは存在しない。従って、磁気抵抗素子３０形成時に使用される高パワーＲＩＥによって溜まったチャージが、磁気抵抗素子３０を、そのトンネルバリア膜４８を貫通して流れることを防止出来る。その結果、製造時において磁気抵抗素子がプラズマダメージによって破壊されることを抑制出来、ＭＲＡＭの製造歩留まりを向上出来る。
図１４は、本実施形態の第１変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、磁気抵抗素子３０の側壁上に形成された絶縁膜５５を更に備えている。図１４では、絶縁膜５５は磁気抵抗素子３０の側面上、及び上面上、並びに引き出し配線３２上に形成されている。しかし、少なくとも磁気抵抗素子３０の側面上に形成されていれば良い。また図１４ではビット線となる金属配線層５１と磁気抵抗素子３０との間に絶縁膜５５が存在するが、金属配線層５１と磁気抵抗素子３０とは電気的に接続されている。従って、磁気抵抗素子３０の上面には絶縁膜５５は形成されなくても良いし、または一部領域が除去されて、その領域を介して磁気抵抗素子３０と金属配線層５１とが接続されている。
次に、本変形例に係るＭＲＡＭの製造方法について図１５を用いて説明する。図１５は、本変形例に係るＭＲＡＭの製造工程の一部の断面図である。
まず上記第１の実施形態で説明した工程により、図７に示す構成を得る。次に図１５に示すように、金属配線層３２上に、磁気抵抗素子３０を被覆するようにして絶縁膜５５を形成する。絶縁膜５５は例えばＡｌ２Ｏ３膜で形成される。Ａｌ２Ｏ３膜は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。または、例えばスパッタリング法等によりＡｌ層を形成し、Ａｌ層を酸化させることにより形成される。
その後、図８で説明したパターニング工程により、絶縁膜５５と金属配線層３２とをエッチングする。その後、図１２に示す工程まで行い、図１３に示す工程において、磁気抵抗素子３０の上面上の絶縁膜５５の全部または一部を除去する。
本変形例に係る構成によれば、上記（１）の効果に加えて、下記（２）、（３）の効果を併せて得ることが出来る。すなわち、
（２）ＭＲＡＭの製造歩留まりを向上できる。この点について以下説明する。
まず、磁気抵抗素子２７の側面、すなわち、強磁性層４７、４９及びトンネルバリア膜４８の側面に、絶縁膜５５が形成されている。この絶縁膜５５をを、磁気抵抗素子３０の側壁に形成したＡｌ層を酸化することによって形成した場合、例えば図７で説明したＡｒイオンミリング工程（またはＲＩＥ工程）において、磁気抵抗素子３０の周囲に残渣が残存したとしても、強磁性層４７と強磁性層４９との間のショートを防止できる。その結果、ＭＲＡＭの製造歩留まりが向上され、特に大規模なＭＲＡＭにおいて効果的に向上できる。
また、絶縁膜５５を形成することによってショートの発生を抑制しているから、図７におけるＡｒイオンミリングまたはＲＩＥを斜め方向から行う必要がない。すなわち、ＡｒイオンミリングまたはＲＩＥを半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子３０の側面は、半導体基板面に対してほぼ垂直になる。その結果、隣接する磁気抵抗素子３０間でのショートの発生を抑制でき、ＭＲＡＭの製造歩留まり向上に寄与する。
更に、絶縁膜５５を、磁気抵抗素子３０の側壁に形成したＡｌ層を酸化することによって形成した場合、酸化はＡｌ層の外側面から徐々に進む。そして、最終的にはＡｌ層の全てが酸化され、Ａｌ２Ｏ３層５５が形成される。この際、トンネルバリア膜４８であるＡｌ２Ｏ３層の端部にも酸素が導入される。トンネルバリア膜４８は、その加工時において、ＡｒイオンミリングやＲＩＥによってダメージを受ける。その結果、トンネルバリア膜４８の端部では酸素が欠損する場合がある。すると、Ａｌ２Ｏ３層４８の絶縁性が著しく失われ、強磁性層４７と強磁性層４８との間がショートする虞がある。しかし本変形例に係る製造方法であると、Ａｌ層を酸化する際に、トンネルバリア膜４８端部にも酸素が導入される。従って、Ａｌ２Ｏ３層４８は十分に絶縁性を保持する。その結果、強磁性層４７と強磁性層８４との間を電気的に十分に分離することが出来る。すなわち、磁気抵抗素子３０内でのショートの発生を防止出来、ＭＲＡＭの製造歩留まりを向上できる。
（３）ＭＲＡＭの動作信頼性を向上できる。この点について以下説明する。
本変形例に係る製造方法であると、図７で説明したＡｒイオンミリングまたはＲＩＥ工程を、半導体基板面にほぼ垂直な入射角で行うことが出来る。従って、磁気抵抗素子３０の形状制御が容易である。そのため、書き込みに必要な電流値が、磁気抵抗素子毎にばらつくことを抑制することが可能である。その結果、ＭＲＡＭの書き込み動作マージンを広くすることが出来、ＭＲＡＭの動作信頼性を向上できる。
更に、固着層４９に対する記録層４７の横方向への拡がり幅を制御し易い。従って、記録層４７からの漏れ磁界等による影響の、磁気抵抗素子毎のばらつきを低減できる。その結果、ＭＲＡＭの書き込み動作マージンを広く出来、ＭＲＡＭの動作信頼性を向上できる。
図１６乃至図１９は、上記第１の実施形態の第２変形例に係るＭＲＡＭの製造方法を順次示す断面図である。本変形例は、コンタクトプラグ４６の形成方法について、上記第１の実施形態と異なる方法を示すものである。
まず第１の実施形態で説明した工程により図９に示す構造を得る。次に図１６に示すように、強磁性層４９をストッパに用いたＣＭＰ法により、層間絶縁膜５０を研磨し、平坦化する。次に図１７に示すように、フォトリソグラフィ技術とＲＩＥ法等により、コンタクトホール８０を形成する。コンタクトホール８０の形成方法は、図１０で説明したとおりである。次に図１８に示すように、層間絶縁膜５０上に、バリアメタル膜５２及び導電層５３を形成してコンタクトホール８０を埋め込む。この工程は図１１で説明したとおりである。次に図１９に示すように、図１２を用いて説明した工程によりバリアメタル膜５２及び導電層５３を、コンタクトホール８０内にのみ残存させる。その後は、コンタクトホール８０内部を埋め込み、且つ強磁性層４９上面を被覆する層間絶縁膜を形成する。
以上の方法によってコンタクトプラグ４６を形成しても良い。
次に、この発明の第２の実施形態に係る半導体記憶装置及びその製造方法について図２０、図２１を用いて説明する。図２０は本実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ１−Ｘ１’線方向に沿った構造を示している。また図２１は、図２０における一部領域の拡大図であり、図２０における層間絶縁膜４１より上のレベルの領域について示した断面図である。本実施形態は、上記第１の実施形態において、強磁性層４９上面に段差を形成したものである。
図示するように、第１の実施形態で説明した構造において、本実施形態に係るＭＲＡＭ１０の備える磁気抵抗素子３０は、その上面において段差を有している。すなわち、磁気抵抗素子３０の強磁性層４９の一部が除去されており、その他の領域よりも低く位置している。段差の大きさはｄ２である。また、隣接する磁気抵抗素子３０は、コンタクトプラグ４６に相対する側面同士が相対するか、またはコンタクトプラグ４６に相対する面の反対側の側面同士が相対するように、配置されている。そして、強磁性層４９に設けられる段差は、コンタクトプラグ４６に相対する面の反対側の側面側に形成されている。更に、磁気抵抗素子３０において、コンタクトプラグ４６に相対する面と反対側の側面は、引き出し配線３２の側面と一致、すなわち同一面上にある。
次に、本実施形態に係るＭＲＡＭ１０の製造方法について、図２２乃至２４を用いて説明する。図２２乃至図２３は、本実施形態に係るＭＲＡＭの製造工程を示す断面図であり、図２２及び図２４では対応する平面図も併せて示している。
まず上記第１の実施形態で説明した工程により、図７に示す構造を得る。次に、金属配線層３２上にフォトレジスト５６を塗布する。そして、フォトリソグラフィ技術により、フォトレジスト５６を図２２に示すようにパターニングする。図示するように、フォトレジスト５６のパターンにおける困難軸方向の一端は、形成されるべき引き出し配線３２の一端に位置し、他端は磁気抵抗素子３０上に位置する。すなわち、上記第１の実施形態では、図８に示す引き出し配線加工工程において、フォトレジストは、磁気抵抗素子３０を、少なくとも困難軸方向では完全に被覆する。これに対して本実施形態では図２２に示すように、フォトレジスト５６は、磁気抵抗素子３０を、困難軸方向において完全には覆わず、上面から見ると強磁性層４９がフォトレジスト５６からはみ出しているような形状となる。
次に、図２３に示すように、ＲＩＥ法またはイオンミリングにより金属配線層３２をエッチングして引き出し配線３２を形成する。この際、フォトレジスト５６及び磁気抵抗素子３０が、金属配線層３２のエッチングマスクとして機能する。従って、磁気抵抗素子３０において、コンタクトプラグ４６に相対する面と反対側の側面は、引き出し配線３２の側面と同一面上にあるように形成される。
次に、フォトレジスト５６をアッシング等により除去して図２４の構造を得る。強磁性層４９においてフォトレジスト５６に被覆されない領域は、ＲＩＥ法またはイオンミリングに晒されるため、その一部がエッチングされる。従って、強磁性層４９の上面には、高さｄ２なる段差が形成される。
その後は第１の実施の形態で説明した図９以降の工程を行って、図２０及び図２１に示すＭＲＡＭが完成する。
本実施形態に係るＭＲＡＭ及びその製造方法によれば、上記第１の実施形態で説明した（１）の効果に加えて、下記（４）、（５）の効果が得られる。
（４）磁気抵抗素子をチャージダメージから保護することが出来る。この点につき、以下説明する。
層間絶縁膜５０の形成は、通常、例えばプラズマＣＶＤ法等によって形成される。しかし、隣接する磁気抵抗素子３０の間隔が狭まり、隣接する磁気抵抗素子３０間の領域のアスペクト比が上昇すると、プラズマＣＶＤ法等による層間絶縁膜５０の形成は困難になる。より具体的には、隣接する磁気抵抗素子３０間の領域を、層間絶縁膜５０によって埋め込むことが困難になる。そこで、隣接する磁気抵抗素子３０間の領域を完全に埋め込むために、より高パワーなＨＤＰ（High Density Plasma）法等を使用する必要がある。しかしこの方法であると、半導体ウェハに、よりチャージが溜まりやすい。従って、磁気抵抗素子がチャージダメージを受け易くなる。
しかし本実施形態に係る構成であると、図２１に示すように、隣接する磁気抵抗素子３０の強磁性層４９の一部がエッチングされている。より詳細には、強磁性層４９において互いに相対する領域がエッチングされている。その結果、隣接する磁気抵抗素子３０間の領域のアスペクト比を小さく出来る。その結果、この領域の層間絶縁膜５０による埋め込みが容易となり、ＨＤＰ法等のより強力なプラズマを用いた成膜方法を使用せずに済む。従って、磁気抵抗素子３０をチャージダメージから保護することが出来る。
（５）ＭＲＡＭのメモリセルのサイズを小型化出来る。この点につき以下説明する。
本実施形態に係る構成であると、磁気抵抗素子３０の一部が、引き出し配線３２形成用のマスクとして機能する。従って、引き出し配線３２における困難軸方向の一端は、磁気抵抗素子３０の側面と一致する。従って、上記第１の実施形態に比べて、隣接する磁気抵抗素子３０間に、余計な引き出し配線３２が存在しない。よって、図２１に示すように、隣接する磁気抵抗素子３０間距離ｄ３を、上記第１の実施形態の場合に比べて狭くすることが出来る。従って、個々のメモリセルの占有面積を削減でき、ＭＲＡＭを小型化出来る。なお、磁気抵抗素子３０間距離を狭くしたとしても、上記（４）の効果で述べたように、層間絶縁膜５０の埋め込みは容易である。
図２５は、上記第２の実施形態の第１変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第２の実施形態で説明した構造において、第１の実施形態の第１変形例で説明したように磁気抵抗素子３０の側面上に絶縁膜５５を形成したものである。
次に本変形例に係るＭＲＡＭの製造方法について図２６、図２７を用いて説明する。図２６、図２７は、本変形例に係るＭＲＡＭの製造工程の一部の断面図である。
まず第１の実施形態の第１変形例で説明した工程により、図１５に示す構造を得る。次に図２６に示すように、図２２を用いて説明した工程によりフォトレジスト５６を塗布する。そして図２７に示すように、図２３を用いて説明した工程により、金属配線層３２をパターニングする。この際、フォトレジスト５６に被覆されていない領域の絶縁膜５５及び強磁性層４９の一部もエッチングされる。その後はフォトレジスト５６をアッシングにより除去し、第１の実施形態で説明した図９以降の工程を行う。
本変形例によれば、第２の実施形態で説明した（４）、（５）の効果に加えて、第１の実施形態で説明した（１）乃至（３）の効果を併せて得ることが出来る。なお、本実施形態においても、第１の実施形態の第２変形例で説明した製造方法を適用することは可能である。
次に、この発明の第３の実施形態に係る半導体記憶装置及びその製造方法について図２８、図２９を用いて説明する。図２８は本実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ１−Ｘ１’線方向に沿った構造を示している。また図２９は、図２８における一部領域の拡大図であり、図２８における層間絶縁膜４１より上のレベルの領域について示した断面図である。本実施形態は、上記第１の実施形態において、コンタクトプラグ４６と引き出し配線３２との接触を、引き出し配線３２の上面においても行うものである。
図示するように、第１の実施形態で説明した構造において、コンタクトプラグ４６は、引き出し配線３２と、その側面だけでなく、上面においても接している。より具体的には、コンタクトプラグ４６の直径は、引き出し配線３２より低い位置ではｄ４であり、引き出し配線より高い位置では、ｄ４より大きいｄ５である。そして、コンタクトプラグ４６は、その直径がｄ５である領域において、引き出し配線３２の上面と接している。
次に、本実施形態に係るＭＲＡＭ１０の製造方法について、図３０乃至図３３を用いて説明する。図３０乃至図３３は、本実施形態に係るＭＲＡＭの製造工程を順次示す断面図である。
まず上記第１の実施形態で説明した工程により、図９に示す構造を得る。次にフォトリソグラフィ技術とＲＩＥとにより、層間絶縁膜５７中にコンタクトホール５７を形成する。コンタクトホール５７は、その直径がｄ４であり、金属配線層４３の直上に位置するように形成され、その底部は、引き出し配線層３２中に位置する。すなわち、コンタクトホール５７は層間絶縁膜５０を貫通し、且つ引き出し配線３２の一部もエッチングする。従って、コンタクトホール５７の底部には引き出し配線３２の上面が露出している。なおコンタクトホール５７は、層間絶縁膜５７だけでなく引き出し配線３２も貫通するように形成されても良い。この際には、コンタクトホール５７の底面には、層間絶縁膜４５が露出される。
次に、ＣＤＥ（Chemical Dry Etching）法等の等方性のエッチングにより、コンタクトホール５７の側面をエッチングする。その結果、コンタクトホールの直径はｄ５に拡大する。それと共に、コンタクトホール５７の底面に露出されていた引き出し配線３２もエッチングされ、コンタクトホールの底面には層間絶縁膜４５が露出される。
次に図３２に示すように、フォトリソグラフィ技術とＲＩＥ法とにより、コンタクトホール５７の底面から、層間絶縁膜４５を貫通して金属配線層４３に達するコンタクトホール５８を形成する。この際、引き出し配線３２はマスクとして機能する。その結果、コンタクトホール５８の直径はｄ４である。
次に図３３に示すように、コンタクトホール５８を完全に埋め込み、且つコンタクトホール５７の一部を埋め込むようにして、コンタクトプラグ４６を形成する。
その後は、第１の実施形態で説明した図１３の工程を行って、図２８及び図２９に示すＭＲＡＭが完成する。
本実施形態に係るＭＲＡＭ及びその製造方法によれば、上記第１の実施形態で説明した（１）の効果に加えて、下記（６）の効果が得られる。
（６）ＭＲＡＭのコンタクト抵抗を低減できる。すなわち、本実施形態に係る構成であると、コンタクトプラグ４６は、引き出し配線３２の側面及び上面において接触している。従って、コンタクトプラグ４６と引き出し配線３２との間の接触面積が、上記第１の実施形態に比べて大きくなり、両者のコンタクト抵抗が低減される。その結果、ＭＲＡＭの動作信頼性を向上できる。
図３４は、上記第３の実施形態の第１変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第３の実施形態で説明した構造において、第１の実施形態の第１変形例で説明したように磁気抵抗素子３０の側面上に絶縁膜５５を形成したものである。
本変形例に係るＭＲＡＭは、第１の実施形態の変形例で説明した方法により絶縁膜５５を形成した後に、上記第３の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、第３の実施形態で説明した（６）の効果に加えて、第１の実施形態で説明した（１）乃至（３）の効果を併せて得ることが出来る。
図３５は、上記第３の実施形態の第２変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第３の実施形態で説明した構造において、第２の実施形態で説明したように強磁性層４９の上面に段差を形成したものである。
本変形例に係るＭＲＡＭは、上記第２の実施形態で説明した方法で段差を形成した後に、上記第３の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、第１の実施形態で説明した（１）の効果及び第３の実施形態で説明した（６）の効果に加えて、第２の実施形態で説明した（４）、（５）の効果を併せて得られる。
図３６は、上記第３の実施形態の第３変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第３の実施形態で説明した構造において、第１の実施形態の第１変形例で説明したように磁気抵抗素子３０の側面上に絶縁膜５５を形成し、更に第２の実施形態で説明したように強磁性層４９の上面に段差を形成したものである。
本変形例に係るＭＲＡＭは、上記第２の実施形態で説明した方法で段差を形成した後に、第１の実施形態の変形例で説明した方法により絶縁膜５５を形成し、その後、上記第３の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、（１）乃至（６）の効果を得ることが出来る。
なお、本実施形態においても、第１の実施形態の第２変形例で説明した製造方法を適用することは可能である。
次に、この発明の第４の実施形態に係る半導体記憶装置及びその製造方法について図３７及び図３８を用いて説明する。図３７は本実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ１−Ｘ１’線方向に沿った構造を示している。また図３８は、ＭＲＡＭの拡大図であり、図２８における層間絶縁膜４１より上のレベルの領域について示した断面図であり、図２におけるＸ２−Ｘ２’線に沿った構造を示している。本実施形態は、上記第１の実施形態において、コンタクトプラグ４６と引き出し配線３２との接触を、引き出し配線３２の上面及び端部においても行うものである。
図示するように、第１の実施形態で説明した構造において、コンタクトプラグ４６は、引き出し配線３２の端部及び上面において接している。より具体的には、コンタクトプラグ４６の直径は、引き出し配線３２より低い位置ではｄ４であり、引き出し配線より高い位置では、ｄ４より大きいｄ６である。そして、コンタクトプラグ４６は、その直径がｄ６である領域において、引き出し配線３２の上面と接している。またコンタクトプラグ４６は、その直径がｄ４である領域において、引き出し配線３２の端面と接している。
次に、本実施形態に係るＭＲＡＭ１０の製造方法について、図３９乃至図４２を用いて説明する。図３９乃至図４２は、本実施形態に係るＭＲＡＭの製造工程を順次示す断面図である。
まず上記第１の実施形態で説明した工程により、図７に示す構造を得る。次にフォトリソグラフィ技術とＲＩＥとにより、金属配線層３２をパターニングして引き出し配線を形成する。この際、引き出し配線３２は、その端部が金属配線層４３上に位置するように形成される。
次に図４０に示すように、層間絶縁膜４５上に層間絶縁膜５０を形成する。
次に図４１に示すように、リソグラフィ技術とＲＩＥとにより、層間絶縁膜５０、４５を貫通するコンタクトホール５９を形成する。この際、ＲＩＥは引き出し配線３２と選択比を持つようにして行われ、且つ、コンタクトホール５９は、その開口部が引き出し配線３２の端部に重なるようにして形成される。すると、ＲＩＥ工程は次のように進行する。すなわち、まず直径ｄ６のコンタクトホールが、層間絶縁膜５０内に形成される。コンタクトホールの底面が引き出し配線３２の位置まで達すると、開口部の一部領域内に引き出し配線３２の端部が露出される。従って、コンタクトホール底部に露出された引き出し配線３２の直下の領域ではこれ以上エッチングは進まず、それ以外の領域において、層間絶縁膜４５のエッチングが進行する。すなわち、直径ｄ６の開口部から、露出された引き出し配線３２の面積だけ小さい、直径ｄ４なるコンタクトホールが、層間絶縁膜４５内に金属配線層４３に達するようにして形成される。
次に図４２に示すように、コンタクトホール５９を埋め込むコンタクトプラグ４６を形成する。
その後は、第１の実施形態で説明した図１３の工程を行って、図２８及び図２９に示すＭＲＡＭが完成する。
本実施形態に係るＭＲＡＭ及びその製造方法によれば、上記第１の実施形態で説明した（１）の効果に加えて、下記（７）、（８）の効果が得られる。
（７）ＭＲＡＭのコンタクト抵抗を低減出来る。すなわち、本実施形態に係る構成であると、コンタクトプラグ４６は、引き出し配線３２の端面及び上面において接触している。従って、コンタクトプラグ４６と引き出し配線３２との間の接触面積が、上記第１の実施形態に比べて大きくなり、両者のコンタクト抵抗が低減される。その結果、ＭＲＡＭの動作信頼性を向上できる。
（８）ＭＲＡＭのメモリセルのサイズを小型化出来る。この点につき以下説明する。
本実施形態に係る構成であると、コンタクトプラグ４６は引き出し配線３２の端面に接するようにして形成する。従って、上記第１の実施形態に比べて、隣接するコンタクトプラグ４６間に、余計な引き出し配線３２が存在しない。よって、図３８に示すように、隣接するコンタクトプラグ４６間距離ｄ７を、上記第１の実施形態の場合に比べて狭くすることが出来る。従って、個々のメモリセルの占有面積を削減でき、ＭＲＡＭを小型化出来る。
なお、図４３に示すように、コンタクトホール５９を形成する際に、引き出し配線３２より上の領域における開口部の直径ｄ６を、最小加工寸法Ｆで形成した場合には、引き出し配線３２より下の領域における開口部の直径ｄ４は最小加工寸法よりも小さくなる。従って、ＭＲＡＭのメモリセルサイズをより小さく出来る。
図４４は、上記第４の実施形態の第１変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第４の実施形態で説明した構造において、第１の実施形態の第１変形例で説明したように磁気抵抗素子３０の側面上に絶縁膜５５を形成したものである。
本変形例に係るＭＲＡＭは、第１の実施形態の変形例で説明した方法により絶縁膜５５を形成した後に、上記第４の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、第４の実施形態で説明した（７）、（８）の効果に加えて、第１の実施形態で説明した（１）乃至（３）の効果を併せて得ることが出来る。
図４５は、上記第４の実施形態の第２変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第４の実施形態で説明した構造において、第２の実施形態で説明したように強磁性層４９の上面に段差を形成したものである。
本変形例に係るＭＲＡＭは、上記第２の実施形態で説明した方法で段差を形成した後に、上記第４の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、第１の実施形態で説明した（１）の効果及び第４の実施形態で説明した（７）、（８）の効果に加えて、第２の実施形態で説明した（４）、（５）の効果を併せて得られる。
図４６は、上記第４の実施形態の第３変形例に係るＭＲＡＭの断面図である。図示するように、本変形例に係るＭＲＡＭ１０は、上記第４の実施形態で説明した構造において、第１の実施形態の第１変形例で説明したように磁気抵抗素子３０の側面上に絶縁膜５５を形成し、更に第２の実施形態で説明したように強磁性層４９の上面に段差を形成したものである。
本変形例に係るＭＲＡＭは、上記第２の実施形態で説明した方法で段差を形成した後に、第１の実施形態の変形例で説明した方法により絶縁膜５５を形成し、その後、上記第４の実施形態で説明した方法でコンタクトプラグ４６を形成することで得られる。
本変形例によれば、（１）乃至（５）、（７）、及び（８）の効果を得ることが出来る。
なお、本実施形態においても、第１の実施形態の第２変形例で説明した製造方法を適用することは可能である。
次に、この発明の第５の実施形態に係る半導体記憶装置について図４７を用いて説明する図４７は本実施形態に係るＭＲＡＭのブロック図である。本実施形態は、ＭＲＡＭの製造工程時において、ビット線を接地電位に接続するものである。
図示するように本実施形態に係るＭＲＡＭ１０は、上記第１の実施形態において説明した図１の構造において、更にスイッチ群６０を備えている。スイッチ群６１は、複数のスイッチ６１を備えており、スイッチ６１は例えばディプレッション（depletion）型ＭＯＳトランジスタで形成される。ディプレッション型ＭＯＳトランジスタ６１はビット線ＢＬ０〜ＢＬｎ毎に設けられている。そしてドレインがビット線ＢＬ０〜ＢＬｎのそれぞれに接続され、ソースが接地電位に接続されている。なおゲートには、ＭＲＡＭの通常動作時においては、ディプレッション型ＭＯＳトランジスタがオフ状態となるような電位が印加されている。そして製造時には特にゲート電圧が固定されていないため、チャネルが形成されてオン状態にある。
図４８は、本実施形態に係るＭＲＡＭ１０のメモリセルアレイ１１及びスイッチ群６０の断面図である。メモリセルアレイ１１の構成については、上記第１の実施形態で説明したとおりであるので説明は省略する。従って、ここではスイッチ群６０における構成についてのみ説明する。なお、本実施形態におけるメモリセルアレイの構成は第１の実施形態と同様の場合を例に挙げて説明しているが、第１の実施形態の変形例並びに第２乃至第４の実施形態及びそれらの変形例に係る構成であっても良いのは言うまでもない。
図示するように、ｐ型半導体基板３３上に、ディプレッション型ＭＯＳトランジスタ６１が形成されている。ＭＯＳトランジスタ６１は、半導体基板３３の表面領域内に形成されソース及びドレイン領域として機能する不純物拡散層６２、及びソース・ドレイン間の半導体基板３３上にゲート絶縁膜を介在して形成されたゲート電極６４を有している。ＭＯＳトランジスタ６１のソース領域は、コンタクトプラグ６５及び金属配線層６７を介して接地電位に接続されている。またＭＯＳトランジスタ６１のドレイン領域は、コンタクトプラグ６６、６９、７１、７３、及び金属配線層６８、７０、７２を介してビット線５１に接続されている。
本実施形態に係るＭＲＡＭであると、上記第１乃至第４の実施形態で説明した（１）乃至（８）の効果に加えて、下記（９）の効果が得られる。
（９）磁気抵抗素子をチャージダメージから保護することが出来る。この点について、下記に説明する。
本実施形態に係るＭＲＡＭ１０は、当然ながらビット線より上にレベルにも層間絶縁膜や金属配線層を有する。そして、電流経路がビット線と接地電位との間に接続されたディプレッション型ＭＯＳトランジスタ６１を備えている。ディプレッション型ＭＯＳトランジスタ６１は、ノーマリ・オン、すなわち、通常時（ゲート電圧＝０Ｖ）にオン状態にある。従って、ビット線より上のレベルを、プラズマを用いて加工する際、半導体ウェハの表面に溜まったチャージを、図４９に示すように、ビット線及びディプレッション型ＭＯＳトランジスタ６１を経由するパスによって接地電位に逃がすことが出来る。従って、チャージによって磁気抵抗素子のトンネルバリア膜に電流が流れることを防止出来、磁気抵抗素子をチャージダメージから保護出来る。
図５０、図５１は、上記第５の実施形態の第１、第２変形例に係るＭＲＡＭのブロック図である。図示するように、ディプレッション型ＭＯＳトランジスタ６１のソース領域は、メモリセルが形成されるウェル領域に電気的に接続されても良いし、またはスイッチングトランジスタ３１のソース領域に電気的に接続されても良い。
なお、本実施形態ではスイッチ素子としてディプレッション型ＭＯＳトランジスタの場合を例に挙げて説明したが、勿論、ディプレッション型ＭＯＳトランジスタに限定されるものではないが、ノーマリ・オンであるスイッチ素子を用いることが望ましい。
次に、この発明の第６の実施形態に係る半導体記憶装置について図５２を用いて説明する。図５２は本実施形態に係るＭＲＡＭのブロック図である。本実施形態は、上記第１乃至第４の実施形態に係る構成を、クロスポイント型のＭＲＡＭに適用したものである。
図示するように、本実施形態に係るＭＲＡＭ１０のメモリセルは、図１を用いて説明した構成において、スイッチングトランジスタ３１を廃したものである。そして、同一行の磁気抵抗素子３０の他端は、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに共通接続されている。
メモリセルアレイ１１の平面パターンは、図２と同様であるので説明は省略する。図５３は、本実施形態に係るＭＲＡＭ１０のメモリセルアレイの、図２におけるＸ１−Ｘ１’線に沿った方向の断面図である。
図示するように、半導体基板３３上に層間絶縁膜３６、４１が形成され、層間絶縁膜４１上に、金属配線層７５、及び金属配線層７５と電気的に分離された金属配線層４４が形成されている。金属配線層７５は選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかとして機能するものであり、金属配線層４４は書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかとして機能するものであり、両者は容易軸方向に沿ってストライプ状に形成されている。更に、層間絶縁膜４５が層間絶縁膜４１上に形成されている。層間絶縁膜４５は金属配線層７５、４４を被覆しており、また層間絶縁膜４５内にはコンタクトプラグ４６が形成されている。コンタクトプラグ４６は、金属配線層７５と接続されている。
層間絶縁膜４５より上のレベルの構成は、第１の実施形態と同様である。すなわち、層間絶縁膜４５上に引き出し配線３２が形成され、引き出し配線３２上に磁気抵抗素子３０が形成されている。そして、磁気抵抗素子３０の強磁性層４９に接するようにして、ビット線として機能する金属配線層５１が形成されている。なお、本実施形態におけるメモリセルアレイの構成は第１の実施形態と同様の場合を例に挙げて説明しているが、第１の実施形態の変形例並びに第２乃至第４の実施形態及びそれらの変形例に係る構成であっても良いのは言うまでもない。
以上のように、上記第１乃至第４の実施形態は、クロスポイント型のメモリセルを備えたＭＲＡＭにも適用出来、上記（１）乃至（８）の効果が得られる。
図５４及び図５５は、上記第６の実施形態の第１、第２変形例に係るＭＲＡＭのブロック図であり、第６の実施形態に第５の実施形態を適用したものである。
図５４に示すように、スイッチ群６０を設け、スイッチ素子（ディプレッション型ＭＯＳトランジスタ）６１の電流経路を介して、ビット線を接地電位に接続することにより、上記第５の実施形態で説明した（９）の効果が得られる。
また図５５に示すように、クロスポイント型のメモリセルの場合には、ディプレッション型ＭＯＳトランジスタ６１のソースを、磁気抵抗素子の一端（強磁性層４７）に接続しても、同様の効果が得られる。
上記のように、この発明の第１乃至第６の実施形態によれば、磁気抵抗素子のパターニング後に、半導体基板と磁気抵抗素子とを電気的に接続するコンタクトプラグを形成している。従って、プラズマを用いた工程において半導体ウェハ表面にチャージが蓄積されたとしても、そのチャージが磁気抵抗素子のトンネルバリア膜をトンネルして流れることを抑制できる。従って、磁気抵抗素子をチャージダメージから保護出来る。
なお、絶縁膜５５の形成方法には、例えば窒化や弗化を用いても良い。但し、製造歩留まりや製造コストの観点から、絶縁膜５５とトンネルバリア膜４８とは、同一金属元素を含む酸化物、窒化物、あるいは弗化物であることが望ましい。例えばＡｌ２Ｏ３、ＡｌＮ、ＭｇＯ、ＨｆＯ２、ＧａＯ、ＬａＡｌＯ３、ＭｇＦ２、ＣａＦ２等を用いることが出来る。なおこれらの化合物において、若干の酸素（窒素、弗素）の欠損が生じていても構わない。また、上記した製造工程は、上記の順序に限られるものではなく、可能な限り入れ替えることは可能である。
また、上記第１乃至第６の実施態様及びその変形例では、磁気抵抗素子としてＭＴＪ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばＧＭＲ素子や、ＣＭＲ(Colossal Magneto Resistive)素子を用いる場合であっても良い。
なお、前述したとおり、上記第１乃至第６の実施形態に係るＭＲＡＭの備える磁気抵抗素子はキャップ層を有していても良い。図５６は、上記第１の実施形態において、強磁性層４９上にキャップ層を形成したものである。また図５７に示すように、図５６に示す構成において、キャップ層９００の周囲に絶縁膜５５を形成しても良い。更に図５８に示すように、第２の実施形態で説明した段差は、強磁性層４９ではなくキャップ層９００の上面に形成されていても良い。また図５９に示すように、図５８に示す工程において絶縁膜９００を形成しても良い。
キャップ層９００は、第１の実施形態で説明した図６の工程において、強磁性層４９上に、例えばＣＶＤ法やスパッタリング法によって形成すれば良い。なお、一例として図５８に示す構成の製造方法について図６０及び図６１を用いて説明する。
まず図６の工程において、強磁性層４９上にキャップ層９００を形成した後、強磁性層４７、４９及びトンネルバリア膜４８のパターニング時に、同時にキャップ層９００をパターニングする。
次に図６０に示すように、フォトレジスト５６を塗布して、引き出し配線の形成パターンにパターニングする。
そして図６１に示すように、フォトレジスト５６をマスクに用いて、金属配線層３２をパターニングする。この際、フォトレジスト５６から露出されているキャップ層９００の上面の一部もエッチングされて、図示するような段差が形成される。
本発明の第１乃至６の実施の形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）においては、様々な適用例が可能である。これらの適用例のいくつかを図５６乃至図６２に示す。
（適用例１）
一例として、図５６はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ）４００と、アナログ−デジタルコンバータ４１０と、デジタル−アナログコンバータ４２０と、フィルタ４３０、４４０と、送信ドライバ４５０と、受信機増幅器４６０とを含む。図５６では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第１乃至第６の実施態様に従った磁気ランダムアクセスメモリ４７０とＥＥＰＲＯＭ４８０を示している。
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、ＥＥＰＲＯＭの二種類のメモリを用いている。しかし、ＥＥＰＲＯＭを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
（適用例２）
別の例として、図５７は、携帯電話端末における、通信機能を実現する部分を示す。図５７に示すように、通信機能を実現する部分は、送受信アンテナ５０１、アンテナ共用器５０２、受信部５０３、ベースバンド処理部５０４、音声コーデックとし用いられるＤＳＰ（Digital Signal Processor）５０５、スピーカ（受話器）５０６、マイクロホン（送話器）５０７、送信部５０８、周波数シンセサイザ５０９を備えている。
また、図５７に示すように、携帯電話端末６００には、当該携帯電話端末の各部を制御する制御部５００が設けられている。制御部５００は、ＣＰＵ５２１と、ＲＯＭ５２２と、本発明の第１乃至第６の実施態様に従った磁気ランダムアクセスメモリ（ＭＲＡＭ）５２３と、フラッシュメモリ５２４とが、ＣＰＵバス５２５を通じて接続されて形成されたマイクロコンピュータである。
ここで、ＲＯＭ５２２は、ＣＰＵ５２１において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、ＭＲＡＭ５２３は、主に作業領域として用いられるものであり、ＣＰＵ５２１がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部５００と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ５２４は、携帯電話端末６００の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ５２４は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
なお、本適用例では、ＲＯＭ５２２、ＭＲＡＭ５２３、フラッシュメモリ５２４を用いているが、フラッシュメモリ５２４を本発明の第１乃至第６の実施態様に従った磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ＲＯＭ５２２も本発明の第１乃至第６の実施態様に従った磁気ランダムアクセスメモリに置き換えることも可能である。
（適用例３）
図５８乃至図６２は、本発明の第１乃至第６の実施態様に従った磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
図５８において、ＭＲＡＭカード７００は、ＭＲＡＭチップ７０１、開口部７０２、シャッター７０３、外部端子７０４を備えている。ＭＲＡＭチップ７０１はカード本体７００内部に収納されており、開口部７０２により、外部に露出している。ＭＲＡＭカード携帯時には、ＭＲＡＭチップ７０１はシャッター７０３で被覆されている。シャッター７０３は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター７０３を開放してＭＲＡＭチップ７０１を露出させて行う。外部端子７０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
図５９、図６０は、ＭＲＡＭカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第２ＭＲＡＭカード７５０を転写装置８００の挿入部８１０より挿入し、ストッパ８２０で止まるまで押し込む。ストッパ８２０は第１ＭＲＡＭ８５０と第２ＭＲＡＭカードを位置あわせするための部材としても用いられる。第２ＭＲＡＭカード７５０が所定位置に配置されると同時に第１ＭＲＡＭに記憶されたデータが第２ＭＲＡＭカードに転写される。
図６１は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ８２０を目標に、第１ＭＲＡＭ上に第２ＭＲＡＭカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
図６２は、スライド型の転写装置を示す。これは、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブと同様、転写装置８００に受け皿スライド８６０が設けられており、この受け皿スライド８６０が図の矢印で示すように動作する。受け皿スライド８６０が図の点線の状態に移動したときに第２ＭＲＡＭカード７５０を受け皿スライド８６０に載置し、第２ＭＲＡＭカードを転写装置８００内部へ搬送する。ストッパ８２０に第２ＭＲＡＭカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
上記のように、この発明の第１乃至第６の実施形態に係る半導体記憶装置は、
１．第１層間絶縁膜中に形成された第１配線と、
前記第１層間絶縁膜上に形成された第２配線と、
前記第２配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、
前記第１配線上に形成され、前記第１配線と前記第２配線とを接続し、上面が前記第２配線よりも高い位置にあるコンタクトプラグとを具備する。
２．層間絶縁膜上に形成された第１配線と、前記第１配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜を含み且つ上面に段差を有する導電膜とを備えた磁気抵抗素子を有するメモリセルとを具備する。
３．第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第１配線と、
同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みワード線と、
同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか一方を共通接続するビット線と、
前記ビット線と接地電位との間の接続をスイッチングし、前記メモリセルからデータを読み出す際、及び前記メモリセルにデータを書き込む際には、前記ビット線と前記接地電位との間を非接続とするスイッチ素子とを具備する。
４．上記１．において、前記コンタクトプラグは、前記第２配線の側面及び上面と接する。
５．上記２．において、少なくとも前記磁気抵抗素子の側面上に形成され、前記磁気抵抗素子の側面全面を被覆する側壁絶縁膜を更に備える。
６．上記１．において、前記コンタクトプラグは、前記第２配線を貫通しつつ、前記第１配線に達する。
７．上記１．において、前記コンタクトプラグは、前記第２配線の端部に接する。
８．上記１．において、前記コンタクトプラグにおいて、前記第１配線より上部の領域の直径は、前記第１配線より下部の領域の直径よりも大きい。
９．上記２．において、前記磁気抵抗素子直下に位置する領域の前記第１配線は、平面内おける外形の一部が前記磁気抵抗素子の外形に一致する。
１０．上記５．において、前記磁気抵抗素子及び前記側壁絶縁膜直下に位置する領域の前記第１配線は、平面内における外形の一部が、前記側壁絶縁膜の外形に一致する。
１１．上記３．において、前記スイッチ素子は、ソース及びドレインの一方が前記ビット線に接続されたディプレッション型トランジスタである。
１２．上記１１において、前記メモリセルは、半導体基板中に形成されたウェル領域上に形成された選択トランジスタを更に備え、
前記選択トランジスタのソース及びドレインの一方は、前記第１、第２強磁性膜のいずれか他方に電気的に接続され、
前記ディプレッション型トランジスタの前記ソース及びドレインの他方が、前記ウェル領域に電気的に接続されている。
１３．上記１１．において、前記前記第１、第２強磁性膜のいずれか他方に接続された第３配線を更に備え、
前記ディプレッション型トランジスタの前記ソース及びドレインの他方が、前記第３配線に電気的に接続されている。
また、この発明の第１乃至第６の実施形態に係る半導体記憶装置の製造方法は、
１４．半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１配線を形成する工程と、
前記第１層間絶縁膜上に前記第１配線を被覆する第２配線を形成する工程と、
前記第２配線上に第１強磁性層を形成する工程と、
前記第１強磁性層上のトンネルバリア膜を形成する工程と、
前記トンネルバリア膜上に第２強磁性層を形成する工程と、
前記第１、第２強磁性層及び前記トンネルバリア膜をパターニングして磁気抵抗素子を形成する工程と、
前記第２配線をパターニングする工程と、
前記第１層間絶縁膜上に、少なくとも前記第１、第２強磁性層及び前記トンネルバリア膜の側面を被覆する第２層間絶縁膜を形成する工程と、
前記第１、第２層間絶縁膜内に、前記第１配線と第２配線とを接続するコンタクトプラグを形成する工程とを具備する。
１５．上記１５．において、前記コンタクトプラグを形成する工程は、
前記第１、第２層間絶縁膜内に、前記第２配線を貫通して前記第１配線に達するコンタクトホールを形成する工程と、
前記コンタクトホール内を導電層で埋め込む工程とを備える。
１６．上記１４．において、前記コンタクトプラグを形成する工程は、
前記第２層間絶縁膜内に、前記第２配線に達する第１コンタクトホールを形成する工程と、
等方性のエッチングにより、前記第１コンタクトホールの側面をエッチングする工程と、
前記第１層間絶縁膜内に、前記第１コンタクトホールの底面から前記第１配線達し、前記第１コンタクトホールよりも直径の小さい第２コンタクトホールを形成する工程と、
前記第１、第２コンタクトホール内を導電層で埋め込む工程とを備える。
１７．上記１４．において、前記コンタクトプラグを形成する工程は、
前記第２配線がエッチングされない条件下における異方性のエッチングにより、前記第１、第２層間絶縁膜内に前記第１配線に達するコンタクトホールを、該コンタクトホール内に前記第２配線の端部上面を露出させるようにして形成する工程と、
前記コンタクトホール内を導電層で埋め込む工程とを備える。
１８．上記１４．において、前記磁気抵抗素子を形成した後、前記磁気抵抗素子の少なくとも側面を被覆する側壁絶縁膜を形成する工程を更に備える。
１９．上記１４．において、前記第２配線をパターニングする工程は、前記磁気抵抗素子をマスクに用いたエッチングにより行う。
２０．上記１８．において、前記第２配線をパターニングする工程は、前記磁気抵抗素子及び前記側壁絶縁膜をマスクに用いたエッチングにより行う。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るＭＲＡＭのブロック図。 この発明の第１の実施形態に係るＭＲＡＭの平面図。 図２におけるＸ１−Ｘ１’線に沿った方向の断面図。 図３の一部領域の拡大図。 この発明の第１の実施形態に係るＭＲＡＭの第１の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第３の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第４の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第５の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第６の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第７の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第８の製造工程の断面図。 この発明の第１の実施形態に係るＭＲＡＭの第９の製造工程の断面図。 この発明の第１の実施形態の第１変形例に係るＭＲＡＭの断面図。 この発明の第１の実施形態の第１変形例に係るＭＲＡＭの一部製造工程の断面図。 この発明の第１の実施形態の第２変形例に係るＭＲＡＭの第１の製造工程の断面図。 この発明の第１の実施形態の第２変形例に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第１の実施形態の第２変形例に係るＭＲＡＭの第３の製造工程の断面図。 この発明の第１の実施形態の第２変形例に係るＭＲＡＭの第４の製造工程の断面図。 この発明の第２の実施形態に係るＭＲＡＭの断面図。 図２１の一部領域の拡大図。 この発明の第２の実施形態に係るＭＲＡＭの第１の製造工程の断面図及び平面図。 この発明の第２の実施形態に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第２の実施形態に係るＭＲＡＭの第３の製造工程の断面図及び平面図。 この発明の第２の実施形態の第１変形例に係るＭＲＡＭの断面図。 この発明の第２の実施形態の第１変形例に係るＭＲＡＭの第１の製造工程の断面図。 この発明の第２の実施形態の第１変形例に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第３の実施形態に係るＭＲＡＭの断面図。 図２８の一部領域の拡大図。 この発明の第３の実施形態に係るＭＲＡＭの第１の製造工程の断面図。 この発明の第３の実施形態に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第３の実施形態に係るＭＲＡＭの第３の製造工程の断面図。 この発明の第３の実施形態に係るＭＲＡＭの第４の製造工程の断面図。 この発明の第３の実施形態の第１変形例に係るＭＲＡＭの断面図。 この発明の第３の実施形態の第２変形例に係るＭＲＡＭの断面図。 この発明の第３の実施形態の第３変形例に係るＭＲＡＭの断面図。 この発明の第４の実施形態に係るＭＲＡＭの断面図。 図３７の一部領域の拡大図。 この発明の第４の実施形態に係るＭＲＡＭの第１の製造工程の断面図。 この発明の第４の実施形態に係るＭＲＡＭの第２の製造工程の断面図。 この発明の第４の実施形態に係るＭＲＡＭの第３の製造工程の断面図。 この発明の第４の実施形態に係るＭＲＡＭの第４の製造工程の断面図。 この発明の第４の実施形態に係るＭＲＡＭの一部製造工程の断面図。 この発明の第４の実施形態の第１変形例に係るＭＲＡＭの断面図。 この発明の第４の実施形態の第２変形例に係るＭＲＡＭの断面図。 この発明の第４の実施形態の第３変形例に係るＭＲＡＭの断面図。 この発明の第５の実施形態に係るＭＲＡＭのブロック図。 この発明の第５の実施形態に係るＭＲＡＭの断面図。 この発明の第５の実施形態に係るＭＲＡＭの一部製造工程の断面図。 この発明の第５の実施形態の第１変形例に係るＭＲＡＭのブロック図。 この発明の第５の実施形態の第２変形例に係るＭＲＡＭのブロック図。 この発明の第６の実施形態に係るＭＲＡＭのブロック図。 この発明の第６の実施形態に係るＭＲＡＭの断面図。 この発明の第６の実施形態の第１変形例に係るＭＲＡＭのブロック図。 この発明の第６の実施形態の第２変形例に係るＭＲＡＭのブロック図。 この発明の第１乃至第６の実施形態の第１変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。 この発明の第１乃至第６の実施形態の第２変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。 この発明の第１乃至第６の実施形態の第３変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。 この発明の第１乃至第６の実施形態の第４変形例に係るＭＲＡＭの備える磁気抵抗素子の断面図。 この発明の第１乃至第６の実施形態の第１変形例に係るＭＲＡＭの備える磁気抵抗素子の一部製造工程の断面図。 この発明の第１乃至第６の実施形態の第１変形例に係るＭＲＡＭの備える磁気抵抗素子の一部製造工程の断面図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたモデムのブロック図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えた携帯電話端末のブロック図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたカードのブロック図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたカードのデータを転写する転写装置の上面図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。 この発明の第１乃至第６の実施態様に従ったＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
符号の説明
３０…磁気抵抗素子、３１…スイッチングトランジスタ、３２…引き出し配線、３３…半導体基板、３４…不純物拡散層、３５…ゲート電極、３６、４１、４５、５０…層間絶縁膜、３７、３８、４２、４６…コンタクトプラグ、３９、４０、４３、４４、５１…金属配線層、４７、４９…強磁性層、４８…トンネルバリア膜、５５…絶縁膜、５６…フォトレジスト、５７、５８、５９、８０…コンタクトホール、

Claims (5)

  1. 層間絶縁膜中に形成された第１配線と、
    前記層間絶縁膜上に形成された第２配線と、
    前記第２配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備えるメモリセルと、
    前記第１配線上に形成され、前記第１配線と前記第２配線とを接続し、上面が前記第２配線よりも高い位置にあるコンタクトプラグと
    を具備することを特徴とする半導体記憶装置。
  2. 層間絶縁膜上に形成された第１配線と、
    前記第１配線上に形成された第１強磁性膜と、前記１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜を含み且つ上面に段差を有する導電膜とを備えた磁気抵抗素子を有するメモリセルと
    を具備することを特徴とする半導体記憶装置。
  3. 第１強磁性膜と、前記第１強磁性膜上に形成されたトンネルバリア膜と、前記トンネルバリア膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、
    前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
    前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第１配線と、
    同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みワード線と、
    同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか一方を共通接続するビット線と、
    前記ビット線と接地電位との間の接続をスイッチングし、前記メモリセルからデータを読み出す際、及び前記メモリセルにデータを書き込む際には、前記ビット線と前記接地電位との間を非接続とするスイッチ素子と
    を具備することを特徴とする半導体記憶装置。
  4. 前記コンタクトプラグは、前記第２配線の側面及び上面と接する
    ことを特徴とする請求項１記載の半導体記憶装置。
  5. 少なくとも前記磁気抵抗素子の側面上に形成され、前記磁気抵抗素子の側面全面を被覆する側壁絶縁膜を更に備える
    ことを特徴とする請求項２記載の半導体記憶装置。
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