JP5019344B2 - 均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法 - Google Patents

均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法 Download PDF

Info

Publication number
JP5019344B2
JP5019344B2 JP2004276730A JP2004276730A JP5019344B2 JP 5019344 B2 JP5019344 B2 JP 5019344B2 JP 2004276730 A JP2004276730 A JP 2004276730A JP 2004276730 A JP2004276730 A JP 2004276730A JP 5019344 B2 JP5019344 B2 JP 5019344B2
Authority
JP
Japan
Prior art keywords
film
lower electrode
tunnel
electrode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004276730A
Other languages
English (en)
Other versions
JP2005109477A (ja
Inventor
祥 珍 朴
泰 完 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2005109477A publication Critical patent/JP2005109477A/ja
Application granted granted Critical
Publication of JP5019344B2 publication Critical patent/JP5019344B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/06—Thin magnetic films, e.g. of one-domain structure characterised by the coupling or physical contact with connecting or interacting conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/308—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices lift-off processes, e.g. ion milling, for trimming or patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体メモリ装置及びその製造方法に係り、より詳細には磁気抵抗メモリ及びその製造方法に関する。
磁気抵抗メモリ（Ｍａｔｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）は、トンネル膜とこれを中心として上下に配置された二つの磁性膜とを含んで構成される磁気トンネル接合(Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ：ＭＴＪ)セルの抵抗が、前記２つの磁性膜の磁化方向によって変わるという現象を利用して、データの記録／再生を行うメモリ装置である。
ＭＲＡＭは、ＤＲＡＭのように高集積メモリ素子であり、またＳＲＡＭのように高速動作が可能なメモリ装置である。ＭＲＡＭは、またフラッシュメモリのようにリフレッシュ過程なしにデータを長期間保存できる。このように、ＭＲＡＭは揮発性メモリ素子と不揮発性メモリ素子の長所を全て持っている。
一般的に、ＭＲＡＭは、図１に示すようにトランジスタＴと、これに電気的に接続されたＭＴＪ層Ｓとより構成される。
トランジスタＴは、切り替え器の役割を果たすものであり、ＭＴＪ層Ｓには“０”または“１”のようなデータが記録される。
具体的に、図１を参照して、従来技術に係るＭＲＡＭは、半導体基板１０上にゲート電極が含まれたゲート積層物１２を備えている。
半導体基板１０のゲート積層物１２を挟んで向かい合う位置には、ソース領域１４と、ドレイン領域１６とが形成されており、ゲート積層物１２と、半導体基板１０に形成されたソース領域１４と、ドレイン領域１６とによりトランジスタＴが構成されている。
そして、トランジスタＴは、半導体基板１０に形成されたフィールド酸化膜１１により、隣接する他のトランジスタ(図示せず)と分離されている。
半導体基板１０上には、トランジスタＴとフィールド酸化膜１１とを覆う層間絶縁膜１８が形成されている。
この層間絶縁膜１８内のゲート積層物１２の上側の領域であって、ゲート積層物１２から所定距離離間した位置には、データライン２０が、ゲート積層物１２に対して平行に設けられている。
そして、層間絶縁膜１８内には、その底部においてソース領域１４を露出するコンタクトホール２２が形成されており、このコンタクトホール２２には、導電性プラグ２４が充填されている。
層間絶縁膜１８上には、パッド導電層２６が、導電性プラグ２４の上面と接触させた状態で、データライン２０の上側の位置まで及んで設けられている。
そして、このパッド導電層２６のデータライン２０の直上の位置には、ＭＴＪ層Ｓが形成されている。
ＭＴＪ層Ｓとバッド導電層２６との上面には、第２層間絶縁膜２８が、ＭＴＪ層Ｓとパッド導電層２６とを覆うように設けられている。
そして、この第２層間絶縁膜２８内には、その底部においてＭＴＪ層Ｓを露出するビアホール３０が形成されており、第２層間絶縁膜２８上に、ゲート積層物１２及びデータライン２０に対して直行するように設けられたビットライン３２が、このビアホール３０を介して、ＭＴＪ層Ｓと接続されている。
図２は、図１に示すＭＲＡＭのＭＴＪ層Ｓの構成を示す図である。
図２を参照して、従来のＭＲＡＭのＭＴＪ層Ｓは、下部磁性膜（Ｓ１、Ｓ２、Ｓ３）と、トンネル膜Ｓ４と、上部磁性膜（Ｓ５、Ｓ６）とを含んで構成され、これらの膜は、パッド導電層２６上に、順次積層されている。
下部磁性膜（Ｓ１、Ｓ２、Ｓ３）は、それぞれ、下部電極Ｓ１、ピニング磁性膜Ｓ２、そしてピンド磁性膜Ｓ３であり、トンネル膜Ｓ４は、アルミニウム酸化膜である。
アルミニウム酸化膜は、ピンド磁性膜Ｓ３上にアルミニウム(Ａｌ)膜を形成した後に、プラズマ酸化、紫外線酸化、自然酸化、またはオゾン酸化方法のうちの何れかの方法を利用した酸化により形成されるものである。
さらに、上部磁性膜（Ｓ５、Ｓ６）は、それぞれ、フリー強磁性膜Ｓ５とキャッピング膜Ｓ６である。
このような従来のＭＲＡＭでは、次のような問題点が存在している。
第一の問題点は、図２に示すように、下部電極Ｓ１を形成する過程において下部電極Ｓ１に生じたグレイン境界(ｇｒａｉｎ ｂｏｕｎｄａｒｙ)３４が、ピニング磁性膜Ｓ２とピンド磁性膜Ｓ３とを経てトンネル膜Ｓ４まで到達する。
このように、トンネル膜Ｓ４が形成されるピンド磁性膜Ｓ３にグレイン境界３４が存在すると、前述したトンネル膜Ｓ４を形成するための酸化工程において、酸素(Ｏ2)が、グレイン境界３４に沿って拡散するために、グレイン境界３４の周囲の領域を酸化させてしまう。
その結果、トンネル膜Ｓ４の厚さが、グレイン境界３４と接触する部分と接触しない部分とで異なってしまう。
図３は、グレイン境界３４が存在することにより、トンネル膜Ｓ４の厚さが不均一となる場合の例を示す透過型顕微鏡写真である。
図３に示すＭＲＡＭの場合、下部電極Ｓ１は、Ｔａ／Ｒｕ電極であり、ピニング磁性膜Ｓ２は、ＩｒＭｎ膜であり、ピンド磁性膜Ｓ３は、ＳＡＦ(Ｓｙｎｔｈｅｔｉｃ Ａｒｔｉｆｉｃｉａｌ Ｆｅｒｒｏｍａｇｎｅｔｉｃ)膜である。そして、トンネル膜Ｓ４は、厚さが１５Åのアルミニウム酸化膜であり、フリー強磁性膜Ｓ５はＣｏＦｅ膜である。
図３において、参照符号ｔ１は、トンネル膜Ｓ４のグレイン境界３４と接触しない部分の厚さを示し、参照符号ｔ２は、トンネル膜Ｓ４のグレイン境界３４と接触する部分の厚さを示す。
図３から明らかなように、トンネル膜Ｓ４の、グレイン境界３４と接触する部分の厚さｔ２が、グレイン境界３４と接触しない部分のトンネル膜の厚さｔ１よりも厚いことが分かる。
このように、トンネル膜Ｓ４の厚さが均一でない場合、厚さの薄い部分にウィークポイントが発生するおそれがある。
ここで、トンネル膜Ｓ４にウィークポイントが存在すると、その部分に電流が集中してトンネル膜Ｓ４の絶縁破壊電圧(ｉｎｓｕｌａｔｉｏｎ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ)を急激に低下させる。その結果、スイッチング均一度が減少し、セル抵抗やＭＲが減少してしまう。
また、グレイン境界３４の分布形態は、セルごとに異なるので、ウィークポイントの分布もまた、セルごとに異なることになる。すなわち、抵抗もまた各セルごとに異なることになるので、セルとセルとの間の抵抗均一性が低下し、セル間の抵抗偏差やＭＲの偏差が増加してしまう。
第二の問題点は、トンネル膜Ｓ４が平坦でないことである。
図２には、便宜上、トンネル膜Ｓ４として、厚さが均一でかつ平坦なものが示されているが、実際のトンネル膜Ｓ４の場合、トンネル膜Ｓ４は、図４に示す模式図のように平坦でない。
すなわち、下部電極Ｓ１表面の形状が屈曲形状となると、この形状は、下部電極Ｓ１上に積層されたピニング磁性膜Ｓ２やピンド磁性膜Ｓ３に、そしてピンド磁性膜３の上に積層されるトンネル膜Ｓ４にそのまま転写される。
その結果、トンネル膜Ｓ４の形状は、下部電極Ｓ１表面の屈曲した形状と同一になる。
このようにトンネル膜Ｓ４が屈曲して形成された場合、ピンド磁性膜Ｓ３とフリー強磁性膜Ｓ５間のニールカップリング(Ｎｅｅｌ Ｃｏｕｐｌｉｎｇ)により、フリー強磁性膜Ｓ５をスイッチングさせるスイッチングフィールドが大きくシフトする。その結果、データの記録／再生の際に、エラーが発生し易い。
図４は、振幅がｈ、屈曲の周期がλの屈曲がトンネル膜Ｓ４に存在する場合における、ニールカップリングにより生じる問題を説明する説明図である。
この図４において、参照符号ｔFは、トンネル膜Ｓ４上に積層されたフリー強磁性膜Ｓ５の厚さを、ｔSは、トンネル膜Ｓ４の厚さを、それぞれ示す。
さらに、参照符号ＨMは、フリー強磁性膜Ｓ５をスイッチング（切り替え）させる磁場(以下、スイッチング磁場）を、ＨNは、トンネル膜Ｓ４が屈曲していることに起因するニールカップリングにより発生する磁場であって、前記スイッチング磁場のシフトを生ずる磁場(以下、シフト磁場）である。
この前記スイッチング磁場ＨMのシフトの程度は、シフト磁場ＨNの大きさによって変化するものであり、ニールカップリングによるシフト磁場ＨNは、下記式（１）で表される。
そして、シフト磁場ＨNの存在によるカップリングエネルギー密度ＪNは、下記式（２）で表される。
前記式（１）、（２）を参照して、トンネル膜Ｓ４の屈曲周期λが短いほど、シフト磁場ＨNとカップリングエネルギーとが大きくなり、屈曲周期λが長いほど、シフト磁場ＨNとカップリングエネルギーとが小さくなることが判る。
このように従来のＭＴＪ層の場合、トンネル膜Ｓ４の非平坦化によって、フリー強磁性膜Ｓ５内のシフト磁場ＨNが存在するようになる。これにより、フリー強磁性膜Ｓ５の保磁力(ｃｏｅｒｃｉｖｉｔｙ)が増加し、フリー強磁性膜Ｓ５をスイッチングさせるための磁場がシフト磁場ＨNほどシフトされる。
その結果、ＭＴＪ層に対してデータの記録／再生を行う過程で、エラーが発生する可能性が生じ、その結果、ＭＴＪ層に対して記録／再生したデータの信頼性が低くなるという問題があった。
本発明が解決しようとする技術的課題は、前記した従来技術の問題を改善するためのものであって、厚さが均一でかつ屈曲のないトンネル膜を含むＭＴＪ層が備えるＭＲＡＭを提供することである。
さらに、本発明が解決しようとする他の技術的課題は前記ＭＲＡＭの製造方法を提供することである。
本発明は、一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成される磁気抵抗メモリ（ＭＲＡＭ）に関するものである。
この磁気抵抗メモリでは、前記ＭＴＪ層は、下部電極、下部磁性膜、屈曲なく均一な厚さを有するトンネル膜、及び上部磁性膜を含み、前記下部電極は、第１下部電極と非晶質の第２下部電極とから構成される。
ここで、前記第１下部電極は、金属電極と表面が平坦化された金属化合物電極とのうちの一方であることが好ましく、前記第２下部電極は、非晶質金属電極と非晶質金属化合物電極とのうちの一方であることが好ましい。
さらに、前記トンネル膜は、アルミニウム酸化膜(ＡｌＯX)、アルミニウムハフニウム酸化膜(ＡｌXＨｆ1-XＯy)、ＭｇＯ、ＹＯｘ及びＣａＦｘからなる群から選択された何れか一つであることが好ましく、前記非晶質金属化合物電極は、非晶質のＲＥ−ＴＭ化合物電極であることが好ましい。
また、本発明は、一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成される磁気抵抗メモリに関するものである。
この磁気抵抗メモリでは、前記ＭＴＪ層は、下部電極、平坦化膜、下部磁性膜、屈曲なく均一な厚さを有するトンネル膜、及び上部磁性膜を含んで構成される。
ここで、前記下部電極は、金属電極と表面が平坦化された金属化合物電極とのうちの一方であり、前記平坦化膜は、非晶質金属電極と非晶質金属化合物電極とのうちの一方であることが好ましい。
そして、前記非晶質金属化合物電極は、非晶質のＲＥ−ＴＭ化合物電極であり、前記トンネル膜は、アルミニウム酸化膜(ＡｌＯX)、アルミニウムハフニウム酸化膜(ＡｌXＨｆ1-XＯy)、ＭｇＯ、ＹＯｘ及びＣａＦｘからなる群から選択された何れか一つであることが好ましい。
前記他の技術的課題を達成するために、本発明は、一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成されるＭＲＡＭの製造方法において、前記ＭＴＪ層は、前記トランジスタに連結されるパッド層上に第１下部電極と非晶質の第２下部電極とを順次に形成する段階と、前記第２下部電極上に下部磁性膜を形成する段階と、前記下部磁性膜上に屈曲なく均一な厚さのトンネル膜を形成する段階と、前記トンネル膜上に上部磁性膜を形成する段階と、前記パッド層上に積層された物質膜を逆順にエッチングして所定形態にパターニングする段階と、を経て形成することを特徴とするＭＲＡＭの製造方法を提供する。

また、本発明は、一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成される磁気抵抗メモリの製造方法に関するものである。
この製造方法において、前記ＭＴＪ層は、前記トランジスタに連結されるパッド層上に第１下部電極と非晶質の第２下部電極とを順次形成する段階と、前記第２下部電極上に下部磁性膜を形成する段階と、前記下部磁性膜上に屈曲なく均一な厚さのトンネル膜を形成する段階と、前記トンネル膜上に上部磁性膜を形成する段階と、前記パッド層上に積層された物質膜をエッチングして所定形態にパターニングする段階とを経て形成される。
なお、前記第２下部電極の形成前に、前記第１下部電極の表面を平坦化する段階を挿入できる。
本発明は、また前記他の技術的課題を達成するために、一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成されるＭＲＡＭの製造方法において、前記ＭＴＪ層は、前記トランジスタに連結されるパッド層上に下部電極を形成する段階と、前記下部電極上に平坦化膜を形成する段階と、前記平坦化膜上に下部磁性膜を形成する段階と、前記下部磁性膜上に屈曲なく均一な厚さのトンネル膜を形成する段階と、前記トンネル膜上に上部磁性膜を形成する段階と、前記パッド層上に積層された物質膜を逆順にエッチングして所定形態にパターニングする段階と、を経て形成することを特徴とするＭＲＡＭの製造方法を提供する。
本発明のＭＲＡＭは、下部電極(シード膜)上の表面屈曲の下部電極上に積層される物質膜への転写されることを防止し、下部電極に存在するグレイン境界の前記物質膜への侵入を防止する平坦化膜を備える。そして、下部磁性膜と上部磁性膜との間に前記平坦化膜によって屈曲及びウィークポイントがなく、均一な厚さを有するトンネル膜が備わっている。したがって、本発明のＭＲＡＭを利用すれば、セル間の抵抗偏差を減らすことができ、セル抵抗、ＭＲ及びＲＡを増加させうり、絶縁破壊電圧を高めうる。また、ニールカップリングによるシフト磁場ＨNが低減でき、フリー強磁性膜の保磁力と共にフリー強磁性膜に対する磁場シフトを減らすことができ、フリー強磁性膜に対する均一なスイッチング特性が得られる。これにより、記録及び再生データに対する信頼性を高めることができる。
以下、本発明の実施例によるＭＲＡＭ及びその製造方法を添付した図面に基づいて詳細に説明する。図面において、示された層や領域の厚さは明細書の明確性のために誇張されている。
はじめに、本発明の実施例によるＭＲＡＭ、特にＭＲＡＭに備えられたＭＴＪ層について説明する。なお、ＭＲＡＭのＭＴＪ層以外の部分は、従来公知の方法で構成される。
図５を参照して、本発明のＭＴＪ層は、導電性パッド層４０上に形成されており、下部電極(シード膜)４２ａ、平坦化膜４２ｂ、ピニング強磁性膜(ｐｉｎｎｉｎｇ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ)４２ｃ、ピンド強磁性膜(ｐｉｎｎｅｄ ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ)４２ｄ、屈曲のない均一な厚さのトンネル膜４２ｅ、フリー強磁性膜４２ｆ、そしてキャッピング膜４２ｇを、導電性パッド層４０の上に、順次積層することにより得られたものである。
ここで、導電性パッド層４０は、スイッチング手段であるＭＯＳＦＥＴ(図示せず）のソースと連結されている。
下部電極４２ａは、単一のまたは二重（層）の金属膜であり、この金属膜を構成する金属として、例えば、タンタル（Ｔａ）電極、チタン（Ｔｉ）電極、そしてタンタル／ルテニウム(Ｔａ／Ｒｕ)などの金属が採用されている。
下部電極４２ａは、このほかに、例えばチタンナイトライド(ＴｉＮ)電極や、チタン／チタンナイトライド(Ｔｉ／ＴｉＮ)電極などの金属化合物電極を採用することでも実現可能である。なお、この場合、金属化合物の表面は平坦化されていることが望ましい。
平坦化膜４２ｂは、下部電極４２ａの表面に存在する屈曲が、下部電極４２ａ上に積層された物質膜へ転写することを防止するものである。
この平坦化膜４２ｂにより、下部電極４２ａの表面に存在する屈曲が、平坦化膜４２ｂの表面に近づくに従って徐々に緩和され、平坦化膜４２ｂの表面では、屈曲が存在せずに平坦な平面となる。
これにより、平坦化膜４２ｂの上に、ピニング強磁性膜４２ｃそしてピンド強磁性膜４２ｄの順番で積層されたこれらの膜の表面も平坦になる。
表面が平坦なピンド強磁性膜４２ｄ上に形成されるため、トンネル膜４２ｅも屈曲なしに平坦になり、厚さも均一になる。
平坦化膜４２ｂは、非晶質金属、または非晶質金属化合物からなる膜であり、一例として、ＣｏＺｒＮｂ膜(以下、ＣＺＮ膜）などが挙げられるが、ＣｏＴｂ膜、ＣｏＦｅＴｂ膜、ＣｏＺｒ膜などの非晶質のＲＥ−ＴＭ化合物からなる膜であってもよい。
また、平坦化膜４２ｂはグレインサイズが小さいために、下部電極４２ａを形成する過程において出現する図２に示すようなグレイン境界３４が、下部電極４２ａの上側にまで及んで形成されることを防止する役割も果たす。
トンネル膜は、このような平坦化膜４２ｂの存在によって、屈曲なく均一な厚さに形成することができる。
なお、このトンネル膜４２ｅは、酸化アルミニウム(ＡｌＯX)、酸化アルミニウムハフニウム(ＡｌXＨｆ1-XＯy)、酸化マグネシウム（ＭｇＯ）、酸化イットリウム（ＹＯｘ）、またはフッ化カルシウム（ＣａＦｘ）などから構成される膜である。
一方、下部電極４２ａと平坦化膜４２ｂとを一つの下部電極とすることもできる。この場合、下部電極４２ａは第１下部電極となり、平坦化膜４２ｂは第２下部電極となる。
そして、ピニング強磁性膜４２ｃとピンド強磁性膜４２ｄとを一つの下部磁性膜とすることもでき、さらに、フリー強磁性膜４２ｆとキャッピング膜４２ｇとを一つの上部磁性膜とすることもできる。
図６は、図５に示したトンネル膜４２ｅを含むＭＴＪ層４２の一部分の透過電子顕微鏡(ＴＥＭ)写真である。
図６から明らかなように、トンネル膜４２ｅの厚さは、全領域で一定であり、トンネル膜４２ｅには屈曲が形成されていないことが判る。
前記式（１）および（２）から、屈曲の周期λが増加するに従って、シフト磁場ＨNとカップリングエネルギー密度ＪNとが小さくなり、屈曲の周期λが無限大である場合、すなわちトンネル膜の厚さが均一でかつ屈曲がない場合、シフト磁場ＨNとカップリングエネルギー密度ＪNとは、ゼロとなることが判る。
図６に示すように、本発明のＭＴＪ層のトンネル膜４２ｅには屈曲がない。従って、本発明のＭＴＪ層のトンネル膜４２ｅの屈曲周期は無限大であると見なされるので、前記式（１）および（２）から判断すると、本発明のＭＴＪ層４２では、ニールカップリングによる影響、すなわち、シフト磁場ＨNとカップリングエネルギー密度ＪNの影響を、無視することができる。
図７は、本発明のＭＲＡＭと、従来のＭＲＡＭの抵抗特性を示す図である。
図７では、ＭＴＪ層の下部電極がＴａ／Ｒｕ膜であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である従来のＭＲＡＭの抵抗特性(以下、従来の抵抗特性）が、−■−で示してある。
そして、ＭＴＪ層の下部電極がＴａ／Ｒｕ膜であり、平坦化膜がＣＺＮ膜であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭの抵抗特性(以下、本発明の第１抵抗特性）が、−●−で示してある。
さらに、ＭＴＪ層の下部電極がＴａ膜であり、平坦化膜がＣＺＮ膜(３８Å)であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭの抵抗特性(以下、本発明の第２抵抗特性）が、−▼−で示してある。
そして、ＭＴＪ層の下部電極がＴａ膜であり、平坦化膜がＣＺＮ膜(１４Å)であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭの抵抗特性(以下、本発明の第３抵抗特性）が−▲−で示してある。
図７から明らかなように、従来の抵抗特性よりも、本発明の第１抵抗特定乃至第３抵抗特性の方が優れていることが分かる。また、本発明の第１抵抗特性から第３抵抗特性に行くほど磁場に対する抵抗特性が理想的な形態に近づいていくことが分かる。
図８は、本発明のＭＲＡＭと、従来のＭＲＡＭのＭＲ特性を示す図である。
図８から明らかなように、ＭＲ特性もまた、従来のＭＲＡＭのＭＲ特性(図中、−■−で示す)よりも、本発明のＭＲＡＭのＭＲ特性(図中、−●−、−▲−、−▼−で示す）の方がはるかに優れていることが判る。
すなわち、ＭＲ特性の値は、従来のＭＲＡＭのＭＲよりも本発明のＭＲＡＭのＭＲの方が、はるかに大きいことが分かる。
なお、図８において、ＭＴＪ層の下部電極がＴａ／Ｒｕ膜であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である従来のＭＲＡＭのＭＲ特性(以下、従来の抵抗特性）が、−■−で示してある。
そして、ＭＴＪ層の下部電極がＴａ／Ｒｕ膜であり、平坦化膜がＣＺＮ膜であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭのＭＲ特性が、−●−で示してある。
さらに、ＭＴＪ層の下部電極がＴａ膜であり、平坦化膜がＣＺＮ膜(３８Å)であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭのＭＲ特性が、−▼−で示してある。
そして、ＭＴＪ層の下部電極がＴａ膜であり、平坦化膜がＣＺＮ膜(１４Å)であり、ピニング強磁性膜がＩｒＭｎ膜であり、ピンド強磁性膜がＳＡＦ膜である本発明のＭＲＡＭのＭＲ特性が−▲−で示してある。
図９は、従来のＭＴＪ層を有するＭＲＡＭと、本発明のＭＴＪ層を有するＭＲＡＭの下部電極の絶縁破壊電圧を示す図である。
図９において、参照符号ＢＥ１は、下部電極がＴａ／Ｒｕで構成された従来のＭＲＡＭの絶縁破壊電圧(以下、従来の絶縁破壊電圧）を示し、ＢＥ２は、下部電極がＴａ／Ｒｕ／ＣＺＮ(１４Å)で構成された本発明のＭＲＡＭの絶縁破壊電圧(以下、第１絶縁破壊電圧）を示す。そして、参照符号ＢＥ３は、下部電極がＴａ／ＣＺＮ(１４Å)で構成された本発明のＭＲＡＭの絶縁破壊電圧(以下、第２絶縁破壊電圧）を示す。また、参照符号ＢＥ４は、下部電極がＴａ／ＣＺＮ(３８Å)で構成された本発明のＭＲＡＭの絶縁破壊電圧(以下、第３絶縁破壊電圧）を示す。
図９から明らかなように、従来のＭＲＡＭの絶縁破壊電圧ＢＥ１は１.４Ｖであるのに対し、本発明の第１絶縁破壊電圧ＢＥ２は、これより若干高い１.５Ｖであることが判る。
そして、本発明の第２絶縁破壊電圧ＢＥ３は、１.４Ｖよりはるかに高い１.７Ｖ〜１.８Ｖであり、本発明の第３絶縁破壊電圧ＢＥ４は、１.５Ｖ〜１.８Ｖであることが判る。
このように、本発明のＭＲＡＭの絶縁破壊電圧は、従来のＭＲＡＭの絶縁破壊電圧より高い。
図１０は、下部電極がＴａ／Ｒｕで構成された従来のＭＲＡＭ間の抵抗偏差(以下、従来の抵抗偏差）を示し、図１１は、下部電極がＴａ／ＣＺＮで構成された本発明のＭＲＡＭ間の抵抗偏差(以下、第１抵抗偏差）を示す。
そして、図１２は、下部電極が平坦化されたＴｉＮとＣＺＮで構成された本発明のＭＲＡＭ間の抵抗偏差(以下、第２抵抗偏差）を示す。
下記の表１は、図１０及び図１１に示した抵抗偏差を要約したものである。
表１を参照すれば、第２抵抗偏差(９.８６)が、従来の抵抗偏差(８.００)より大きいことが判る。
しかし、従来の抵抗(６６.５６)に比べて、前記第２抵抗偏差と関連した抵抗(２１７.５７)がはるかに大きいために、両者の標準偏差を単純に比較するよりも、表１の第４列の項目に表したような、標準偏差と抵抗との比で、両者の比較を行うことが好ましい。
この場合、従来の場合、抵抗偏差(８.００)が、全体抵抗(６６.５６)において占める割合が０.１２であるのに対し、第２抵抗偏差(９.８６)が全体抵抗(２１７.５７)において占める割合は０.０５であり、第１抵抗偏差(６.９８）が全体抵抗(１１５．４８)において占める割合は０.０６である。
このような結果から、本発明のＭＲＡＭ間の抵抗偏差が、従来のＭＲＡＭ間の抵抗偏差より相対的にはるかに小さいことが判る。
下記の表２は、従来のＭＲＡＭ間のＭＲ偏差及び本発明のＭＲＡＭ間のＭＲ偏差を要約したものである。
表２から明らかなように、本発明のＭＲＡＭ間のＭＲの平均値は、従来のＭＲＡＭ間のＭＲの平均より大きいが、本発明のＭＲＡＭの標準偏差と、当該標準偏差の全体ＭＲにおいて占める割合は、従来のＭＲＡＭ間の標準偏差と、当該標準偏差の全体ＭＲにおいて占める割合よりも小さいことが判る。
これにより、ＭＲと関連したあらゆる特性は本発明が、従来よりはるかに優れていることが判る。
次に、図５に示した本発明のＭＴＪ層を備えるＭＲＡＭの製造方法について説明する。ここで、本発明のＭＴＪ層の形成にの前段階は、従来公知の種々の方法で行われる。
したがって、以下の説明において、基板に本発明のＭＴＪ層と連結されるＭＯＳＦＥＴを形成する過程に関する説明は省略し、前記ＭＯＳＦＥＴと連結される導電性パッド層上に本発明のＭＴＪ層を形成する過程から説明する。
図１３を参照して、はじめに、ＭＯＳＦＥＴのソース領域に接続された導電性パッド層４０上に、下部電極４２ａを形成する。ここで、下部電極４２ａは、単一のまたは二重の金属膜である。下部電極４２ａを単一膜とする場合には、下部電極４２ａは、例えば、Ｔａ電極とすることが好ましいが、他の金属電極で形成してもよい。また、下部電極４２ａを二重膜とする場合には、下部電極４２ａは、例えば、Ｔａ／Ｒｕ電極とすることが好ましいが、他の金属で構成された二重膜としてもよい。
続いて、下部電極４２ａの上に、平坦化膜４２ｂを所定厚さで形成する。平坦化膜４２ｂは下部電極の一部としても使用されるものである。この場合、下部電極４２ａは第１下部電極と、平坦化膜４２ｂは第２下部電極となる。
平坦化膜４２ｂは、非晶質金属の膜や、ＣＺＮ膜、ＣｏＴｂ膜、ＣｏＦｅＴｂ膜、ＣｏＺｒ膜などから構成される郡から選択された非晶質のＲＥ−ＴＭ化合物からなる膜で形成することもできる。
平坦化膜４２ｂは、グレインサイズが小さい。したがって、下部電極４２ａ上に平坦化膜４２ｂを形成する過程で、下部電極４２ａのグレイン境界が下部電極４２ａの上側に位置する層におよぶことが防止される。
さらに続いて、平坦化膜４２ｂの上に、下部磁性膜を構成するピニング強磁性膜４２ｃとピンド強磁性膜４２ｄとを順次形成する。
ピニング強磁性膜４２ｃは、例えばＩｒＭｎからなる磁性膜である。そして、ピンド強磁性膜４２ｄは、ＳＡＦ膜である。
また、ピニング強磁性膜４２ｃとピンド強磁性膜４２ｄからなる下部磁性膜は、ＩｒＭｎ膜、ＣｏＦｅ膜、Ｒｕ膜、ＣｏＦｅ膜を順次に積層して形成することも可能である。
次に、ピンド強磁性膜４２ｄの上に、トンネル膜４２ｅを所定厚さで形成する。
この際、平坦化膜４２ｂの存在により、下部電極４２ａの表面の屈曲が上側に転写されないだけでなく、下部電極４２ａに存在するグレイン境界も下部電極４２ａの上側に侵入しない。
したがって、トンネル膜４２ｅはトンネル膜４２ｅが形成される全領域で屈曲とウィークポイントがなく均一な厚さに形成できる。トンネル膜４２ｅは、アルミニウム酸化膜(ＡｌＯX)で形成できるが、アルミニウムハフニウム酸化膜(ＡｌXＨｆ1-XＯy)、ＭｇＯ、ＹＯｘまたはＣａＦｘで形成してもよい。
そして、トンネル膜４２ｅの上に、上部磁性膜を構成するフリー強磁性膜４２ｆとキャッピング膜４２ｇとを順次形成する。
フリー強磁性膜４２ｆは、鉄(Ｆｅ)を含む化合物膜、例えばＣｏＦｅ膜またはＣｏＦｅ膜とＮｉＦｅ膜からなる二重膜で形成できる。
そして、キャッピング膜４２ｇは、ルテニウム(Ｒｕ)膜で形成できるが、他の金属膜または金属化合物膜で形成しても良い。
続いて、キャッピング膜４２ｇの上に第１感光膜ＰＲ１を形成する。第１感光膜ＰＲ１は本発明のＭＴＪ層が形成される領域を限定する。第１感光膜ＰＲ１をエッチングマスクとして使ってキャッピング膜４２ｇの露出された部分をエッチングする。
エッチングは、導電性パッド層４０が露出するまで実施する。
第１感光膜ＰＲ１はアッシングとストリップして除去する。その後に洗浄及び乾燥工程を行う。これにより、図１４に示したように、導電性パッド層４０上に本発明のＭＴＪ層４２が形成される。
実施例１と重複する過程に対する説明は省略する。
図１５を参照して、導電性パッド層４０の上に下部電極６０を形成する。下部電極６０は金属化合物電極、例えばＴｉＮ電極で形成できる。次いで、下部電極６０の表面を平坦化する。この時、下部電極６０の表面は化学機械的研磨方法で平坦化することが望ましいが、他の平坦化方法を使用してもよい。
下部電極６０の表面を平坦化した後、図１６に示したように下部電極６０上に平坦化膜４２ｂを形成し、次いで、ピニング強磁性膜４２ｃ及びピンド強磁性膜４２ｄ、トンネル膜４２ｅ、フリー強磁性膜４２ｆ、及びキャッピング膜４２ｇを順次に形成する。以後、キャッピング膜４２ｇに第２感光膜ＰＲ２を形成し、これをエッチングマスクとして使って導電性パッド層４０が露出されるまで前記積層物を順次にエッチングする。次に、第２感光膜ＰＲ２を除去し、洗浄及び乾燥工程を進行する。
これにより、図１７に示したように、導電性パッド層４０上に金属化合物で形成され、その表面が平坦化された下部電極を含み、このような下部電極上に平坦化層が形成されたＭＴＪ層６２が形成される。
前記の説明で多くの事項が具体的に記載されているが、これは発明の範囲を限定するものではなく、望ましい実施の例示として解釈せねばならない。例えば、当業者ならば、本発明のＭＴＪ層で上部及び下部磁性膜を異に構成することができる。また、トンネル膜を前記酸化膜と同等な役割を果たす非酸化膜に置き換えられる。また、トンネル膜を形成するために金属膜を形成し、前記金属膜を酸化する工程でトンネル膜の下部に形成された物質膜が酸化されることを防止できる手段を講じうるだろう。また、下部電極を構成する物質によって平坦化膜を非晶質でない他の物質膜に置き換えられる。したがって、本発明の範囲は説明された実施の形態によって決まるべきではなく、特許請求の範囲に記載された技術的思想により決まるべきである。
不揮発性メモリチップが必要なあらゆる電子装置、例えば各種コンピュータ、携帯電話、デジタルカメラ、カムコーダ、計算機、ＭＰ３プレーヤー、メモリスチックやカード、信用カードを始めとする各種カードに使われうる。
従来の技術による磁気抵抗メモリの構成を示す断面図である。 図１に示した磁気抵抗メモリのＭＴＪ層を示す断面図である。 図２に示したＭＴＪ層の一部に対するＴＥＭ写真である。 図２に示したＭＴＪ層のトンネル酸化膜の非平坦化によるニールカップリングを示す模式図である。 本発明の実施例による磁気抵抗メモリにおけるＭＴＪ層を示す断面図である。 図５に示すＭＴＪ層のＴＥＭ写真である。 従来技術によるＭＴＪ層を含む磁気抵抗メモリおよび本発明の実施例によるＭＴＪ層を含む３つの磁気抵抗メモリに対する磁場対抵抗特性を示したグラフである。 従来技術によるＭＴＪ層を含む磁気抵抗メモリおよび本発明の実施例によるＭＴＪ層を含む３つの磁気抵抗メモリに対する磁場対ＭＲ特性を示したグラフである。 従来技術によるＭＴＪ層を含む磁気抵抗メモリおよび本発明の実施例によるＭＴＪ層を含む３つの磁気抵抗メモリの絶縁破壊電圧特性を示したグラフである。 従来技術によるＭＴＪ層を含む磁気抵抗メモリに対する抵抗偏差を示したグラフである。 本発明の実施例によるＭＴＪ層を含む磁気抵抗メモリに対する抵抗偏差を示したグラフである。 本発明の実施例によるＭＴＪ層を含む磁気抵抗メモリに対する抵抗偏差を示したグラフである。 本発明の第１実施例による磁気抵抗メモリ形成方法を段階別に示した断面図である。 本発明の第１実施例による磁気抵抗メモリ形成方法を段階別に示した断面図である。 本発明の第２実施例による磁気抵抗メモリ形成方法を段階別に示した断面図である。 本発明の第２実施例による磁気抵抗メモリ形成方法を段階別に示した断面図である。 本発明の第２実施例による磁気抵抗メモリ形成方法を段階別に示した断面図である。
符号の説明
４０ 導電性パッド層
４２ａ 下部電極(シード膜)
４２ｂ 平坦化膜
４２ｃ ピニング強磁性膜
４２ｄ ピンド強磁性膜
４２ｅ トンネル膜
４２ｆ フリー強磁性膜
４２ｇ キャッピング膜

Claims (6)

  1. 一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成される磁気抵抗メモリにおいて、
    前記ＭＴＪ層は、下部電極、下部磁性膜、屈曲なく均一な厚さを有するトンネル膜、及び上部磁性膜を含み、
    前記下部電極は、第１下部電極と非晶質の第２下部電極とからなり、前記第１下部電極はシード膜であり、前記第２下部電極は前記シード膜の表面屈曲が前記シード膜上に形成される物質膜へ転写されることを防止する平坦化膜であり、
    前記第２下部電極は、非晶質のＣｏＺｒＮｂ電極であることを特徴とする磁気抵抗メモリ。
  2. 前記第１下部電極は、金属電極と表面が平坦化された金属化合物電極とのうちの一方であることを特徴とする請求項１に記載の磁気抵抗メモリ。
  3. 前記トンネル膜は、アルミニウム酸化膜(ＡｌＯX)、アルミニウムハフニウム酸化膜(ＡｌXＨｆ1-XＯy)、ＭｇＯ、ＹＯｘ及びＣａＦｘからなる群から選択された何れか一つであることを特徴とする請求項１に記載の磁気抵抗メモリ。
  4. 一つのトランジスタとこれに連結された一つのＭＴＪ層とでメモリセルが構成される磁気抵抗メモリの製造方法において、
    前記ＭＴＪ層は、
    前記トランジスタに連結されるパッド層上に第１下部電極と非晶質の第２下部電極とを順次形成する段階と、
    前記第２下部電極上に下部磁性膜を形成する段階と、
    前記下部磁性膜上に屈曲なく均一な厚さのトンネル膜を形成する段階と、
    前記トンネル膜上に上部磁性膜を形成する段階と、
    前記パッド層上に積層された物質膜をエッチングして所定形態にパターニングする段階と、を経て形成され、前記第１下部電極はシード膜であり、前記第２下部電極は前記シード膜の表面屈曲が前記シード膜上に形成される物質膜へ転写されることを防止する平坦化膜であり、
    前記第２下部電極は、非晶質のＣｏＺｒＮｂ電極であることを特徴とする磁気抵抗メモリの製造方法。
  5. 前記トンネル膜は、アルミニウム酸化膜(ＡｌＯX)、アルミニウムハフニウム酸化膜(ＡｌXＨｆ1-XＯy)、ＭｇＯ、ＹＯｘ及びＣａＦｘからなる群から選択された何れか一つで形成されることを特徴とする請求項４に記載の磁気抵抗メモリの製造方法。
  6. 前記第２下部電極の形成前に、前記第１下部電極の表面を平坦化する段階を含むことを特徴とする請求項４に記載の磁気抵抗メモリの製造方法。
JP2004276730A 2003-09-26 2004-09-24 均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法 Active JP5019344B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030066952A KR100552690B1 (ko) 2003-09-26 2003-09-26 균일한 두께의 터널링막을 갖는 ｍｔｊ층을 포함하는 자기램 및 그 제조방법
KR2003-066952 2003-09-26

Publications (2)

Publication Number Publication Date
JP2005109477A JP2005109477A (ja) 2005-04-21
JP5019344B2 true JP5019344B2 (ja) 2012-09-05

Family

ID=34192272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004276730A Active JP5019344B2 (ja) 2003-09-26 2004-09-24 均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法

Country Status (5)

Country Link
US (1) US7473951B2 (ja)
EP (1) EP1519417B1 (ja)
JP (1) JP5019344B2 (ja)
KR (1) KR100552690B1 (ja)
CN (1) CN1607607B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101001742B1 (ko) * 2003-10-24 2010-12-15 삼성전자주식회사 자기 램 및 그 제조방법
KR100612854B1 (ko) * 2004-07-31 2006-08-21 삼성전자주식회사 스핀차지를 이용한 자성막 구조체와 그 제조 방법과 그를구비하는 반도체 장치 및 이 장치의 동작방법
US7349187B2 (en) * 2005-09-07 2008-03-25 International Business Machines Corporation Tunnel barriers based on alkaline earth oxides
JP2008016681A (ja) * 2006-07-06 2008-01-24 Toshiba Corp 不揮発性半導体記憶装置
US8124490B2 (en) 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
JP2012160671A (ja) 2011-02-02 2012-08-23 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
KR101636492B1 (ko) * 2013-07-31 2016-07-20 한양대학교 산학협력단 메모리 소자
CN104882538B (zh) * 2014-02-28 2017-09-22 中芯国际集成电路制造(上海)有限公司 环型磁性随机存取存储器单元结构的制造方法
US9269889B2 (en) 2014-03-12 2016-02-23 Keiji Hosotani Semiconductor memory device and manufacturing method thereof
CN104953026B (zh) * 2014-03-27 2017-11-14 朗姆研究公司 蚀刻非挥发性金属材料的方法
KR20160061746A (ko) 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10586914B2 (en) * 2016-10-14 2020-03-10 Applied Materials, Inc. Method of forming ultra-smooth bottom electrode surface for depositing magnetic tunnel junctions
KR102456674B1 (ko) * 2017-06-09 2022-10-20 삼성전자주식회사 자기 메모리 장치 및 이의 제조 방법
KR102149243B1 (ko) * 2017-09-21 2020-08-31 주식회사 히타치하이테크 자기 터널 접합 소자의 제조 방법 및 유도 결합형 플라스마 처리 장치
US11018151B2 (en) 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10985171B2 (en) 2018-09-26 2021-04-20 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10700078B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10700090B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
JP2020161604A (ja) * 2019-03-26 2020-10-01 株式会社デンソー 磁気センサおよびその製造方法
CN112670403B (zh) 2019-10-16 2024-04-30 联华电子股份有限公司 半导体结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08272347A (ja) * 1995-02-01 1996-10-18 Canon Inc 色変換方法とその装置及び画像処理方法とその装置
US5650958A (en) 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
JPH11134620A (ja) * 1997-10-30 1999-05-21 Nec Corp 強磁性トンネル接合素子センサ及びその製造方法
US6303218B1 (en) * 1998-03-20 2001-10-16 Kabushiki Kaisha Toshiba Multi-layered thin-film functional device and magnetoresistance effect element
US6205052B1 (en) * 1999-10-21 2001-03-20 Motorola, Inc. Magnetic element with improved field response and fabricating method thereof
JP3574773B2 (ja) * 2000-01-07 2004-10-06 シャープ株式会社 磁気抵抗効果素子およびそれを用いた磁気メモリ
US20030072109A1 (en) * 2000-02-28 2003-04-17 Manish Sharma Magnetoresistive element including smooth spacer interface
US6767655B2 (en) * 2000-08-21 2004-07-27 Matsushita Electric Industrial Co., Ltd. Magneto-resistive element
US6680831B2 (en) * 2000-09-11 2004-01-20 Matsushita Electric Industrial Co., Ltd. Magnetoresistive element, method for manufacturing the same, and method for forming a compound magnetic thin film
US6538919B1 (en) * 2000-11-08 2003-03-25 International Business Machines Corporation Magnetic tunnel junctions using ferrimagnetic materials
JP3890893B2 (ja) * 2000-12-28 2007-03-07 日本電気株式会社 スピントンネル磁気抵抗効果膜及び素子及びそれを用いた磁気抵抗センサー、及び磁気装置及びその製造方法
US20030179071A1 (en) * 2001-05-15 2003-09-25 Masayoshi Hiramoto Magnetoresistive element
US20030021908A1 (en) * 2001-07-27 2003-01-30 Nickel Janice H. Gas cluster ion beam process for smoothing MRAM cells
JP2003218324A (ja) * 2002-01-18 2003-07-31 Sony Corp 磁気記憶装置およびその製造方法
US6911346B2 (en) * 2002-04-03 2005-06-28 Applied Materials, Inc. Method of etching a magnetic material
US7196882B2 (en) * 2002-07-23 2007-03-27 Micron Technology, Inc. Magnetic tunnel junction device and its method of fabrication
US20040026369A1 (en) * 2002-08-12 2004-02-12 Chentsau Ying Method of etching magnetic materials
US20040184311A1 (en) * 2003-03-18 2004-09-23 Manish Sharma Magnetic sensor
KR100548997B1 (ko) * 2003-08-12 2006-02-02 삼성전자주식회사 다층박막구조의 자유층을 갖는 자기터널 접합 구조체들 및이를 채택하는 자기 램 셀들

Also Published As

Publication number Publication date
EP1519417A3 (en) 2006-12-27
KR20050030785A (ko) 2005-03-31
CN1607607A (zh) 2005-04-20
KR100552690B1 (ko) 2006-02-20
EP1519417A2 (en) 2005-03-30
EP1519417B1 (en) 2015-06-03
CN1607607B (zh) 2010-05-12
JP2005109477A (ja) 2005-04-21
US20050068834A1 (en) 2005-03-31
US7473951B2 (en) 2009-01-06

Similar Documents

Publication Publication Date Title
JP5019344B2 (ja) 均一な厚さのトンネル膜を有するｍｔｊ層を含む磁気抵抗メモリ及びその製造方法
US6815784B2 (en) Magneto-resistive random access memory
TWI282162B (en) Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same
JP4186046B2 (ja) Ｍｒａｍ電極用保護構造
JP5642557B2 (ja) メモリセルおよびメモリセルの磁気トンネル接合（ｍｔｊ）の形成方法
TWI575788B (zh) 磁性記憶體及製造磁性記憶體之方法
US7897412B2 (en) Method of manufacturing magnetic random access memory including middle oxide layer
US9312476B2 (en) Magnetic memory
WO2003069674A1 (fr) Dispositif a memoire magnetique et procede de fabrication associe
KR20120047356A (ko) 반도체 소자 및 그 제조 방법
TW583779B (en) Information storage device and manufacturing method thereof
JP2005045197A (ja) マグネチックラムのｍｔｊセル形成方法
JP2007053315A (ja) 磁気メモリ装置およびその製造方法
JPWO2010113748A1 (ja) 強磁性ランダムアクセスメモリ
JP2005268480A (ja) 半導体記憶装置
JP2008282940A (ja) 磁気記憶装置の製造方法
KR100390977B1 (ko) 반도체소자의 제조방법
JP2004055918A (ja) 磁気記憶装置及びその製造方法
JP4516004B2 (ja) 磁気記憶装置の製造方法
CN108886022A (zh) 存储元件和存储元件的制造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20061102

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070525

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110630

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120220

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120410

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120606

R150 Certificate of patent or registration of utility model

Ref document number: 5019344

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250