KR101636492B1 - 메모리 소자 - Google Patents

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Abstract

본 발명은 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 하부 전극은 다결정 구조의 제 1 하부 전극과 비정질 구조의 제 2 하부 전극이 적층 형성되며, 상기 캐핑층은 그 두께 변화에 따른 자기 저항비의 변화가 35% 이내인 물질로 형성된 메모리 소자를 제시한다.

Description

메모리 소자{Memory device}
본 발명은 메모리 소자에 관한 것으로, 특히 자기 터널 접합(Magnetic Tunnel Junction; MTJ)을 이용하는 자기 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자가 연구되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다. 자기 터널 접합은 자유층과 고정층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다. 특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 한편, STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 그리고, 이러한 STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막이 형성된 후 그 상부에 시드층 및 자기 터널 접합이 형성된다. 따라서, STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막, 시드층, 자유층, 터널 배리어, 고정층, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층 구조를 갖는다. 여기서, 시드층 및 캐핑층은 탄탈륨(Ta)를 이용하여 형성하고, 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
그런데, 비정질의 실리콘 산화막 상부에 각각 비정질의 시드층 및 자기 터널 접합이 형성되므로 자기 터널 접합의 결정성이 저하된다. 즉, 고정층 및 자유층은 비정질의 CoFeB로 형성되는데, 수직 이방성 특성을 위해 열처리를 실시하더라도 자기 터널 접합의 결정성이 크게 향상되지 않는다. 자기 터널 접합의 결정성이 낮으면 자화 방향을 변화시키기 위해 자기장을 인가하더라도 자화 방향이 급격하게 변화하지 않고, 평행 상태에서 흐르는 전류의 양이 작아진다. 따라서, 리드/라이트의 시간이 지연될 수 있어 고속 메모리 소자를 구현하기 어렵고, 리드/라이트의 동작 오류가 발생될 수 있다.
또한, 대용량 STT-MRAM 소자를 구현하기 위해서는 고정층과 자유층의 평행 상태의 저항 및 반평형 상태의 저항에 따른 자기 저항(Magneto-resistance; MR) 비의 산포를 감소시켜 라이트/리드 동작의 오류을 방지하는 것이 중요하다. 즉, 동일 기판 상에 형성된 복수의 자기 터널의 자기 저항비가 다를 경우 각 소자의 동작 속도가 다르게 되고, 그에 따라 소자의 신뢰성이 저하된다. 이러한 자기 저항비의 산포를 감소시키기 위해서는 캐핑층의 두께 균일성이 중요하다. 그러나, 종래의 STT-MRAM 소자는 탄탈륨을 이용하여 캐핑층을 형성하는데, 탄탈륨은 기판 상의 두께 산포가 증가하여 자기 저항비의 산포에 심각한 영향을 초래하며, 자기 저항비의 산포 특성은 메모리의 양산 수율을 감소시킬 수 있다.
본 발명은 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 리드/라이트의 동작 속도를 빠르게 할 수 있고, 자기 저항비의 산포를 감소시켜 리드/라이트의 동작 오류를 방지할 수 있는 메모리 소자를 제공한다.
본 발명은 자기 터널 접합의 결정성을 향상시킬 수 있고, 그에 따라 자화 방향의 변화를 급격하게 할 수 있는 메모리 소자를 제공한다.
본 발명은 캐핑층의 두께 산포를 감소시키고, 그에 따라 자기 저항 비의 산포를 감소시킬 수 있는 메모리 소자를 제공한다.
본 발명의 일 예에 따른 메모리 소자는 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성된다.
상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장된다.
상기 제 1 하부 전극은 다결정의 금속 질화물을 포함하고, 제 2 하부 전극은 비정질의 금속을 포함한다.
상기 제 1 하부 전극은 TiN를 포함하고, 상기 제 2 하부 전극은 Ta를 포함한다.
상기 캐핑층은 그 두께 변화에 따른 상기 자기 터널 접합의 자기 저항비의 변화가 35% 이내인 물질로 형성된다.
상기 캐핑층의 0.3㎚ 내지 1.2㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 35%이다.
상기 캐핑층의 0.4㎚ 내지 1.0㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 20%이다.
상기 캐핑층은 Ti를 포함한다.
상기 자기 터널 접합은 자화 변화의 직각도가 0.8 초과 1 이하이다.
본 발명의 다른 예에 따른 메모리 소자는 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 캐핑층은 그 두께 변화에 따른 상기 자기 터널 접합의 자기 저항비의 변화가 35% 이내인 물질로 형성된다.
상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성된다.
상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장된다.
상기 제 1 하부 전극은 다결정의 금속 질화물을 포함하고, 제 2 하부 전극은 비정질의 금속을 포함한다.
상기 제 1 하부 전극은 TiN를 포함하고, 상기 제 2 하부 전극은 Ta를 포함한다.
상기 캐핑층의 0.3㎚ 내지 1.2㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 35%이다.
상기 캐핑층의 0.4㎚ 내지 1.0㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 20%이다.
상기 캐핑층은 Ti를 포함한다.
상기 자기 터널 접합은 자화 변화의 직각도가 0.8 초과 1 이하이다.
본 발명의 실시 예들에 따른 메모리 소자는 다결정 구조의 제 1 하부 전극 상에 비정질 구조의 제 2 하부 전극이 적층된 하부 전극 상에 자기 터널 접합이 형성된다. 또한, 자기 터널 접합 상부의 캐핑층은 두께 산포에 따라 자기 저항비의 변화가 적은 물질을 이용하여 형성한다.
본 발명에 의하면, 결정질의 제 1 하부 전극의 결정 구조를 따라 비정질의 제 2 하부 전극 및 비정질의 자기 터널 접합이 형성되고, 이후 열처리에 의해 자기 터널 접합이 종래보다 더욱 향상된 결정성을 갖게 된다. 따라서, 본 발명은 자기 터널 접합에 자기장이 인가되었을 때 종래보다 큰 자화가 발생되고, 그에 따라 자기 터널 접합을 통해 흐르는 전류량을 증가시킬 수 있다. 또한, 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있다. 결국, 메모리 소자의 동작 속도를 빠르게 향상시킬 수 있고, 동작 오류를 감소시켜 신뢰성을 향상시킬 수 있다.
또한, 캐핑층은 두께 산포에 따라 자기 저항비의 변화가 적은 물질을 이용하여 형성함으로써 실제 반도체 공정에 적용되어 자기 저항비의 변화를 줄일 수 있다. 따라서, 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 메모리 소자의 단면도.
도 3 및 도 4는 종래의 메모리 소자와 본 발명에 따른 메모리 소자의 특성 그래프.
도 5은 캐핑층의 두께 변화에 따른 자기 저항비의 변화 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도로서, STT-MRAM 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 자유층(120), 터널링 배리어(130), 고정층(140), 캐핑층(150), 합성 교환 반자성층(160) 및 상부 전극(170)을 포함한다. 여기서, 자유층(120), 터널링 배리어(130) 및 고정층(140)은 자기 터널 접합을 이룬다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 실시 예에서는 실리콘 기판을 이용한다. 또한, 기판(100) 상에는 절연층(105)이 형성될 수 있다. 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 이러한 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 또한, 본 발명의 하부 전극(110)은 제 1 및 제 2 하부 전극(112, 114)의 이중 구조로 형성될 수 있다. 여기서, 제 1 하부 전극(112)은 절연층(105) 상에 형성되고, 제 2 하부 전극(114)은 제 1 하부 전극(112) 상에 형성될 수 있다. 또한, 제 1 하부 전극(112)은 다결정(polycrystal)의 물질로 형성되고, 제 2 하부 전극(114)은 비정질(amorphous)의 물질로 형성될 수 있다. 예를 들어, 제 1 하부 전극(112)은 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있고, 제 2 하부 전극(114)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있는데, 구체적으로 Ta를 이용하여 형성될 수 있다. 제 1 하부 전극(112)이 다결정의 물질로 형성됨으로써 이후 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다. 즉, 다결정의 제 1 하부 전극(112)이 형성되면 그 상부에 형성되는 비정질의 제 2 하부 전극(114) 및 비정질의 자기 터널 접합이 제 1 하부 전극(112)의 결정 방향을 따라 성장되고, 이후 수직 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 즉, 종래에는 비정질의 절연층 상에 비정질의 시드층 및 비정질의 자기 터널 접합이 형성되므로 이후 열처리를 하더라도 결정성이 본 발명에 비해 향상되지 않는다. 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아진다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
자유층(120)은 제 2 하부 전극(114) 상에 형성되며, 강자성체 물질로 형성되며, 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(120)은 고정층(140)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다. 자기 터널 접합은 자유층(120)과 고정층(140)의 자화 배열에 따라 변하는 저항값에 '0' 또는 '1'의 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 자유층(120)의 자화 방향이 고정층(140)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이 경우를 데이터 '0' 이라 규정할 수 있다. 또한, 자유층(120)의 자화 방향이 고정층(140)과 반평행일 때, 자기 터널 접합의 저항값은 커지고, 이 경우를 데이터 '1'이라 규정할 수 있다. 이러한 자유층(120)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다. 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 Co/Pt 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다. 또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 따라서, 본 발명의 실시 예는 CoFeB 단일층을 이용하여 자유층(120)을 형성하며, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다.
터널링 배리어(130)는 자유층(120) 상에 형성되어 자유층(120)과 고정층(140)을 분리한다. 터널링 배리어(130)는 자유층(120)과 고정층(140) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다. 이러한 터널링 배리어(130)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시 예에서는 터널링 배리어(130)로 다결정의 마그네슘 산화물을 이용한다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링된다.
고정층(140)은 터널 배리어(130) 상에 형성된다. 고정층(140)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 하부에서 상부로 향하는 방향으로 자화가 고정될 수 있다. 이러한 고정층(140)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다. 이때, 고정층(140)은 자유층(120)과 동일한 강자성체로 형성될 수 있으며, 구체적으로 CoFeB 단일층으로 형성될 수 있다. CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다.
캐핑층(150)은 고정층(140) 상에 형성되어 고정층(140)과 합성 교환 반자성층(160)을 자기적으로 상호 분리시킨다. 캐핑층(150)이 형성됨으로써 합성 교환 반자성층(160)과 고정층(140)의 자화는 서로 독립적으로 발생된다. 또한, 캐핑층(150)은 자기 터널 접합의 동작을 위해 자유층(120)과 고정층(140)의 자기 저항비를 고려하여 형성할 수 있다. 이러한 캐핑층(150)은 합성 교환 반자성층(160)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 또한, 캐핑층(150)은 두께 산포에 따른 자기 저항비의 산포가 크지 않은 물질을 이용하여 형성할 수 있다. 여기서, 캐핑층(150)의 두께 산포는 동일 평면 상에 형성된 캐핑층(150)은 두께 평균값에 대한 각 영역에서의 두께의 차로 정의될 수 있다. 즉, 복수의 자기 터널 접합 각각을 하나의 셀로 이용하는 메모리 소자를 구현할 수 있는데, 각 셀의 캐핑층(150)의 두께 산포가 크게 되면 각 셀의 자기 저항비의 산포 또한 크게 되고 그에 따라 메모리 소자의 신뢰성이 저하될 수 있다. 따라서, 본 발명의 캐핑층(150)은 두께 변화에 따라 자기 저항비의 변화가 적은 물질로 형성할 수 있다. 예를 들어, 캐핑층(150)은 0.3㎚∼1.2㎚의 두께 변화에 따라 자기 저항비가 0% 내지 35%로 변화되는 물질을 이용하여 형성할 수 있다. 이러한 물질로는 티타늄(Ti)을 이용할 수 있고, 에피택셜 스퍼터링에 의해 형성할 수 있다.
합성 교환 반자성층(160)은 캐핑층(150) 상에 형성된다. 합성 교환 반자성층(160)은 고정층(140)의 자화를 고정시키는 역할을 한다. 합성 교환 반자성층(160)은 제 1 자성층(161), 비자성층(162) 및 제 2 자성층(163)을 포함한다. 즉, 합성 교환 반자성층(160)은 제 1 자성층(161)과 제 2 자성층(163)이 비자성층(162)을 매개로 반강자성적으로 결합된다. 이때, 제 1 자성층(161)과 제 2 자성층(163)의 자화 방향은 반평행하게 배열된다. 예를 들어, 제 1 자성층(161)은 상측 방향(즉, 상부 전극(170) 방향)으로 자회되고, 제 2 자성층(163)은 하측 방향(즉, 자기 터널 접합 방향)으로 자화될 수 있다. 제 1 자성층(161) 및 제 2 자성층(163)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제 1 자성층(161) 및 제 2 자성층(163)은 [Co/Pd]n, [Co/Pt]n 또는 [CoFe/Pt]n (여기서, n은 1 이상의 정수)로 형성될 수 있다. 비자성층(162)은 제 1 자성층(161)과 제 1 자성층(163)의 사이에 형성되며, 제 1 자성층(161) 및 제 2 자성층(163)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(162)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있다.
상부 전극(170)은 합성 교환 반자성층(160) 상에 형성된다.이러한 상부 전극(170)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 소자의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 자유층(120), 터널링 배리어(130), 고정층(140), 캐핑층(150), 버퍼층(180), 합성 교환 반자성층(160) 및 상부 전극(170)을 포함한다. 즉, 본 발명의 다른 실시 예에 따른 메모리 소자는 본 발명의 일 실시 예에 따른 메모리 소자에 비교하여 캐핑층(150)과 합성 교환 반자성층(160) 사이에 버퍼층(180)이 더 형성된다. 버퍼층(180)은 합성 교환 반자성층(160)의 제 1 및 제 2 자성층(161, 163)이 원하는 결정 방향으로 성장할 수 있도록 한다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다. 이러한 금속으로는 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있는데, 예를 들어 Pt/Co의 적층 구조로 형성할 수 있다.
상기한 바와 같이 본 발명의 실시 예들에 따른 메모리 소자는 자기 터널 접합 하부의 하부 전극(110)을 다결정의 제 1 하부 전극(112)과 비정질의 제 2 하부 전극(112)의 적층 구조로 형성하고, 캐핑층(150)을 두께 산포에 따라 자기 저항비의 변화가 적은 물질을 이용하여 형성한다. 제 1 하부 전극(112)이 다결정의 물질로 형성됨으로써 그 상부에 형성되는 비정질의 제 2 하부 전극(112) 및 비정질의 자기 터널 접합이 제 1 하부 전극(112)의 결정 구조를 따라 형성되고, 이후 열처리에 의해 종래보다 더욱 향상된 결정 구조를 갖게 된다. 즉, 수직 자화형 자기 터널 접합은 자유층, 터널링 배리어 및 고정층의 체심 입방 구조(Body Centered Cubic; BCC)의 (100) 방향 텍스처링(texturing)이 중요하다. 이를 위해 자기 터널 접합은 비정질의 시드층 상에 비정질의 자유층, 다결정의 터널링 배리어, 비정질의 고정층 및 비정질의 캐핑층이 형성되고, 수직 이방성 특성을 위해 열처리를 실시하면 고정층 및 자유층의 CoFeB의 B가 각각 Ta 시드층 및 Ta 캐핑층으로 확산하면서 CoFeB의 Co 또는 Fe과 MgO 터널링 배리어의 O의 오비탈 혼합에 의해서 계면(interface) 수직 이방성 특성이 된다. 또한, 터널링 배리어로부터 고정층 및 자유층, 그리고 시드층이 BCC(100)로 텍스처링된다. 그런데, 본 발명은 제 1 하부 전극으로 다결정의 TiN층을 형성하고 그 상부에 비정질의 Ta 제 2 하부 전극을 형성하여 평탄한 시드층의 인터페이스 확보와 자기 터널 접합의 BCC(100) 결정성을 향상시킬 수 있다. 이러한 본 발명의 일 실시 예에 따른 메모리 소자와 종래의 메모리 소자의 특성을 비교하면 다음과 같다.
도 3 및 도 4는 종래의 메모리 소자와 본 발명의 일 실시 예에 따른 메모리 소자의 특성 그래프이다. 도 3은 실리콘 기판 상에 실리콘 산화막, Ta 시드층(5㎚), CoFeB 자유층(1.05㎚), MgO 터널링 배리어(1㎚), CoFeB 고정층(1.2㎚) 및 Ta 캐핑층(5㎚)이 적층된 종래의 슈도 스핀 밸브(pseudo spin valve)의 자기장에 따른 자화의 그래프이다. 또한, 도 4는 실리콘 기판 상에 실리콘 산화막, TiN 제 1 하부 전극, Ta 제 2 하부 전극(5㎚), CoFeB 자유층(1.05㎚), MgO 터널링 배리어(1㎚), CoFeB 고정층(1.2㎚) 및 Ta 캐핑층(5㎚)이 적층된 본 발명의 실시 예들에 따른 슈도(pseudo) 스핀 밸브의 자기장에 따른 자화의 그래프이다. 즉, 도 3(a) 및 도 4(a)는 종래 및 본 발명에 따른 슈도 스핀 밸브에 수직 및 수평 자기장을 인가했을 때의 수평 및 수직 자화의 그래프이고, 도 3(b) 및 도 4(b)는 종래 및 본 발명에 따른 슈도 스핀 밸브의 수직 자화의 상세 그래프이다. 즉, 도 3(b) 및 도 4(b)는 도 3(a) 및 도 4(a)의 수직 자화의 수직한 부분을 확대하여 상세하게 도시한 그래프이다. 또한, 그래프 내의 화살표 방향은 자유층 및 고정층의 자화 방향이다.
도 4(a)에 도시된 바와 같이 본 발명에 따른 슈도 스핀 밸브는 도 3(a)에 도시된 바와 같이 종래의 슈도 스핀 밸브에 비해 동일 자기장에 따른 자화가 더 크게 발생된다. 자화가 크게 발생되면 평행 상태에서 전류가 더 많이 흐르게 되고, 이는 자기 터널 접합의 결정성이 종래보다 향상된 것임을 알 수 있다. 또한, 수직 자화의 그래프와 수평 자화의 그래프 사이에 삼각형의 교차 공간이 마련되는데, 이러한 삼각형의 교차 공간은 수직 자기 이방성(Ku)을 나타낸다. 삼각형의 교차 공간이 클수록 수직 자기 이방성이 크고, 수직 자기 이방성이 클수록 수평 자화에서 수직 자화로 이동성이 크다. 그런데, 종래의 경우 수직 자기 이방성(Ku)이 2.6×106erc/cc 정도이고, 본 발명의 경우 수직 자기 이방성(Ku)이 3.2×106erc/cc이다. 즉, 본 발명이 종래에 비해 수직 자기 이방성이 23% 정도 향상됨을 알 수 있다.
또한, 도 3(b) 및 도 4(b)에 도시된 바와 같이 자유층 및 고정층이 일측 방향의 자화가 생성된 상태에서 이와 반대되는 타측 방향으로 자화를 변화시키기 위해 자기장을 변화시켜 인가하는 경우 현재의 일측 방향의 자화를 어느 정도 유지한 후 타측 방향의 자화로 변화하게 되는데, 이를 보자력(coercive force)이라 한다. 그런데, 도 3(b)에 도시된 바와 같이 종래의 슈도 스핀 밸브는 고정층 및 자유층이 일측 방향으로 자화가 생성된 후 타측 방향으로 자화를 변경하기 위해 자기장을 인가하는 경우 보자력 이후 자유층 및 고정층의 적어도 어느 하나의 자화가 늦게 변화한다. 예를 들어, 상측 방향의 자화로부터 하측 방향의 자화로 곧바로 변화되지 않고 상측과 하측 사이의 방향으로 자화가 변화된 후 하측 방향으로 자화가 변화된다. 이렇게 자화의 변화가 곧바로 일어나지 않게 되면 메모리 소자에 적용되어 리드/라이트의 동작의 시간이 지연될 수 있다. 즉, 메모리 소자의 동작 속도가 느려질 수 있다. 그러나, 도 4(b)에 도시된 바와 같이 본 발명의 슈도 스핀 밸브는 고정층 및 자유층이 일측 방향으로 자화가 생성된 후 타측 방향으로 자화를 변경시키는 경우 고정층의 자화가 곧바로 반응하게 된다. 이렇게 자화의 변화가 곧바로 일어나게 되면 메모리 소자에 적용되어 리드/라이트의 동작 시간을 빠르게 할 수 있다. 즉, 메모리 소자의 동작 속도를 빠르게 할 수 있다. 한편, 일측 방향의 자화로부터 타측 방향으로 자화가 변화할 때 보자력에 의해 도 3(b) 및 도 4(b)에 도시된 바와 같이 대략 사각형의 그래프가 형성된다. 이때, 사각형의 직각도(squareness)가 본 발명의 경우 1이라면 종래의 경우 0.8 정도로서 본 발명이 종래에 비해 약 25%의 개선 효과가 있다. 직각도가 클수록 자화의 변화가 빠르게 일어나므로 메모리 소자의 동작 속도를 빠르게 할 수 있다.
도 5는 메모리 소자의 캐핑층의 두께 변화에 따른 자기 저항비의 변화를 도시한 그래프이다. 또한, 이를 [표 1]에 나타내었는데, [표 1]에는 캐핑층의 두께 변화에 따른 자기 저항비의 변화와 교환 자기장(exchange magnetic field; Hex)도 나타내었다. 여기서, 비교 예는 캐핑층으로 Ta를 이용하고, 본 발명의 실시 예는 캐핑층으로 Ti를 이용하였다. 즉, 실리콘 기판 상에 TiN 제 1 하부 전극, Ta 제 2 하부 전극(5㎚), CoFeB 자유층(1.05㎚), MgO 터널링 배리어(1㎚), CoFeB 고정층(1㎚), Ta 또는 Ti 캐핑층, Co(0.4㎚)/Pd(1㎚) 버퍼층, [Co/Pd]7 제 1 자성층, Ru 비자성층(0.6㎚), [Co/Pd]10 제 2 자성층 및 Ru 상부 전극(15㎚)을 적층하였고, 비교 예는 캐핑층으로 Ta를 이용하고, 본 발명의 실시 예는 캐핑층으로 Ti를 이용하였다. 여기서, 제 1 및 제 2 자성층은 Co를 0.25㎚의 두께로 형성하고, Pd를 1㎚의 두께로 형성하여 각각 7회 및 9회 적층하였다. 또한, 수직 이방성을 위해 275℃에서 열처리하였다.
두께(㎚) 0.3 0.4 0.6 0.8 1.0 1.2
비교 예
 MR(%) 59 64 54 40 1 0
Hex(kOe) 2.0 2.0 1.9 2.0 2.1 2.1
실시 예
 MR(%) 44 55 68 62 58 49
Hex(kOe) 2.0 2.1 2.0 2.0 2.0 2.0
도 5 및 [표 1]에 나타낸 바와 같이 최적의 자기 저항비를 가지는 두께는 Ta가 0.4㎚이고, Ti은 0.6㎚이다. 또한, 최적의 자기 저항비를 가지는 두께로부터 두께가 증가 또는 감소할 때 Ta는 자기 저항비가 급격하게 변화하지만(A), Ti는 다소 완만하게 변화한다(B). 즉, 두께가 증가할수록 Ta는 자기 저항비가 59로부터 0까지 급격하게 변화하지만, Ti는 자기 저항비가 68로부터 44까지 완만하게 변화한다. 즉, Ti는 최적의 자기 저항비를 가지는 두께로부터 두께 변화에 따라 자기 저항비가 35% 이내에서 변화된다. 또한, Ti는 0.4㎚∼1.0㎚의 두께 변화에 따라 자기 저항비가 20% 이내에서 변화된다. 이로부터 실제 반도체 공정에서 스퍼터링 공정의 균일도의 산포로서 원자층 1개 층의 간격인 약 2Å을 고려한다면, Ta는 자기 저항비가 5.3% 변화하고 Ti는 자기 저항비가 2.5% 변화한다. 따라서, 자기 저항비의 산포를 Ti는 Ta 대비 47%까지 감소시킬 수 있다. 한편, Ti 및 Ta 캐핑층은 모두 교환 자기장(Hex)이 2000Oe를 유지한다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 하부 전극
120 : 고정층 130 : 터널링 배리어
140 : 자유층 150 : 캐핑층
160 : 합성 교환 반자성층 170 : 상부 전극
180 : 버퍼층

Claims (18)

  1. 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고,
    상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성되며,
    상기 캐핑층은 0.3㎚ 내지 1.2㎚의 두께 변화에 대해 자기 저항비의 변화가 0% 내지 35%인 물질로 형성된 메모리 소자.
  2. 청구항 1에 있어서, 상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장되는 메모리 소자.
  3. 청구항 2에 있어서, 상기 제 1 하부 전극은 다결정의 금속 질화물을 포함하고, 제 2 하부 전극은 비정질의 금속을 포함하는 메모리 소자.
  4. 청구항 3에 있어서, 상기 제 1 하부 전극은 TiN를 포함하고, 상기 제 2 하부 전극은 Ta를 포함하는 메모리 소자.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서, 상기 캐핑층의 0.4㎚ 내지 1.0㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 20%인 메모리 소자.
  8. 청구항 7에 있어서, 상기 캐핑층은 Ti를 포함하는 메모리 소자.
  9. 삭제
  10. 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고,
    상기 캐핑층은 0.3㎚ 내지 1.2㎚의 두께 변화에 대해 자기 저항비의 변화가 0% 내지 35%인 물질로 형성된 메모리 소자.
  11. 청구항 10에 있어서, 상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성된 메모리 소자.
  12. 청구항 11에 있어서, 상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장되는 메모리 소자.
  13. 청구항 12에 있어서, 상기 제 1 하부 전극은 다결정의 금속 질화물을 포함하고, 제 2 하부 전극은 비정질의 금속을 포함하는 메모리 소자.
  14. 청구항 13에 있어서, 상기 제 1 하부 전극은 TiN를 포함하고, 상기 제 2 하부 전극은 Ta를 포함하는 메모리 소자.
  15. 삭제
  16. 청구항 10에 있어서, 상기 캐핑층의 0.4㎚ 내지 1.0㎚의 두께 변화에 대해 상기 자기 저항비의 변화가 0% 내지 20%인 메모리 소자.
  17. 청구항 16에 있어서, 상기 캐핑층은 Ti를 포함하는 메모리 소자.
  18. 삭제
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