KR102191217B1 - 반도체 소자, 자기 기억 소자 및 이들의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 기판 상에 도전 필라들이 형성되고, 상기 도전 필라들의 사이에 차례로 희생층 및 몰딩 구조체가 형성된다. 상기 몰딩 구조체 상에 상기 도전 필라들과 연결되는 도전층이 형성되고 상기 희생층을 제거하여 에어갭이 형성된다. 상기 몰딩 구조체를 제거하여 연장된 에어갭이 형성되고 상기 도전층을 패터닝하여 상기 연장된 에어갭이 노출된다.
Description
본 발명은 반도체 소자 및 자기 기억 소자에 관한 것으로, 보다 상세하게는, 복수의 도전층을 패터닝하는 공정을 포함하는 반도체 소자 및 자기 기억 소자에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광 받고 있다.
이와 같은 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 소자들이 개발되고 있다. 이러한 차세대 반도체 메모리 소자들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성이 있다.
반도체 장치의 고집적화로 인해, 이러한 저항 메모리 소자들도 고집적화가 요구되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 도전층을 패터닝할 때 발생하는 식각 부산물들의 재증착 현상을 완화할 수 있는 제조 방법을 제공하는데 있다. 본 발명의 실시예들이 이루고자 하는 다른 기술적 과제는 식각 부산물들의 재증착에 의한 도전층들 간의 단락을 방지할 수 있는 제조 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법은 기판 상에 도전 필라들을 형성하는 것; 상기 도전 필라들의 사이에 차례로 희생층 및 몰딩 구조체를 형성하는 것; 상기 몰딩 구조체 상에 상기 도전 필라들과 연결되는 도전층을 형성하는 것; 상기 희생층을 제거하여 에어갭을 형성하는 것; 상기 몰딩 구조체를 제거하여 연장된 에어갭을 형성하는 것; 및 상기 도전층을 패터닝하여 상기 연장된 에어갭을 노출시키는 것을 포함할 수 있다.
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 몰딩 구조체는 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 통하여 제거될 수 있다.
상기 셀 어레이 영역은 상기 주변 회로 영역과 접하는 제 1 내지 제 4 에지들을 포함하고, 상기 몰딩 구조체는 상기 제 1 내지 제 4 에지들 중 적어도 하나를 통하여 제거될 수 있다.
상기 몰딩 구조체는 상기 도전층의 형성 이후에 제거될 수 있다.
상기 몰딩 구조체를 제거하는 것은: 상기 셀 어레이 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 상기 주변 회로 영역에 적층된 층들 중 적어도 일부를 제거하여 상기 몰딩 구조체의 측벽을 노출하는 패터닝 공정을 포함할 수 있다.
상기 희생층은 상기 도전층의 형성 이후에 제거되고, 상기 몰딩 구조체는 상기 희생층의 제거 이후에 제거되고, 상기 패터닝 공정에 의하여 상기 희생층이 노출될 수 있다.
상기 희생층을 제거하여 에어갭을 형성한 후, 상기 패터닝 공정에 의하여 노출된 상기 도전층의 측벽 상에 상기 에어갭을 밀봉(seal)하는 스페이서 절연막을 형성하는 것을 더 포함할 수 있다.
상기 희생층을 제거하여 에어갭을 형성한 후, 상기 패터닝 공정에 의하여 노출된 상기 도전층의 측벽 상에 열산화 공정을 수행하는 것을 더 포함할 수 있다.
상기 희생층은 상기 도전층의 형성 이전에 제거되고, 상기 몰딩 구조체는 상기 희생층의 제거 이후에 제거되고, 상기 패터닝 공정에 의하여 상기 에어갭이 노출될 수 있다.
상기 몰딩 구조체를 형성하는 것은 상기 도전 필라들의 상부 측벽 상에 제 1 몰딩 패턴들을 형성하는 것을 포함하고, 상기 희생층은 상기 제 1 몰딩 패턴들 사이의 영역을 통하여 제거될 수 있다.
상기 제 1 몰딩 패턴들은 스페이서 공정에 의하여 형성되고, 평면적 관점에서 상기 도전 필라들의 상부 측벽을 둘러싸는 링 형상을 가질 수 있다.
상기 제 1 몰딩 패턴들을 형성하는 것은 상기 제 1 몰딩 패턴들을 관통하여 상기 희생층을 노출하는 관통홀들을 형성하는 것을 포함할 수 있다.
상기 도전층은 하부 전극층 및 상기 하부 전극층 상의 자기 터널 접합층을 포함하고, 상기 하부 전극층은 상기 몰딩 구조체의 제거 이전에 형성되고, 상기 자기 터널 접합층은 상기 몰딩 구조체의 제거 이후에 형성될 수 있다.
셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것; 상기 셀 어레이 영역 상에 도전 필라들을 형성하는 것; 상기 도전 필라들 사이에 희생층 및 몰딩 구조체를 차례로 형성하는 것; 상기 몰딩 구조체 상에 도전층을 형성하는 것; 상기 희생층을 제거하여 상기 도전 필라들 사이에 에어갭을 형성하는 것; 상기 셀 어레이 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 이용한 제 1 패터닝 공정을 수행하여 상기 몰딩 구조체를 노출하는 것; 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 통하여 상기 노출된 몰딩 구조체를 제거하여 연장된 에어갭을 형성하는 것; 및 상기 도전층에 제 2 패터닝 공정을 수행하여 상기 연장된 에어갭을 노출시키는 것을 포함할 수 있다.
상기 제 1 패터닝 공정에 의하여 상기 희생층이 노출되고, 상기 희생층은 상기 제 1 패터닝 공정 후에 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 통하여 제거될 수 있다.
상기 도전층의 측벽은 상기 제 1 패터닝 공정에 의하여 노출되고, 상기 노출된 도전층의 측벽 상에 열산화 공정을 수행하는 것을 더 포함할 수 있다.
상기 도전층의 측벽은 상기 제 1 패터닝 공정에 의하여 노출되고, 상기 몰딩 구조체를 제거하기 이전에, 상기 에어갭을 밀봉하는 스페이서 절연막을 형성하는 것을 더 포함할 수 있다.
상기 희생층은 상기 도전층의 형성 이전에 제거되고, 상기 몰딩 구조체는 상기 희생층의 제거 이후에 제거되고, 상기 제 1 패터닝 공정에 의하여 상기 에어갭이 노출될 수 있다.
상기 몰딩 구조체를 형성하는 것은 상기 도전 필라들의 상부 측벽 상에 제 1 몰딩 패턴들을 형성하는 것을 포함하고, 상기 희생층은 상기 제 1 몰딩 패턴들 사이의 영역을 통하여 제거될 수 있다.
상기 제 1 몰딩 패턴들은 스페이서 공정에 의하여 형성되고, 평면적 관점에서 상기 도전 필라들의 상부 측벽을 둘러싸는 링 형상을 가질 수 있다.
상기 희생층의 제거 이후, 상기 제 1 몰딩 패턴들 사이의 영역을 채우는 제 2 몰딩 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제 1 몰딩 패턴들을 형성하는 것은 상기 제 1 몰딩 패턴들을 관통하여 상기 희생층을 노출하는 관통홀들을 형성하는 것을 포함할 수 있다.
상기 도전층은 하부 전극층 및 상기 하부 전극층 상의 자기 터널 접합층을 포함하고, 상기 하부 전극층은 상기 몰딩 구조체의 제거 이전에 형성되고, 상기 자기 터널 접합층은 상기 몰딩 구조체의 제거 이후에 형성될 수 있다.
상기 희생층을 형성하기 이전에, 상기 도전 필라들의 측벽을 덮는 캐핑 절연층을 형성하는 것을 더 포함할 수 있다.
상기 몰딩 구조체는 상기 희생층과 식각 선택성이 있는 물질로 형성될 수 있다.
상기 도전 필라들과 상기 기판을 연결하는 콘택들을 형성하는 것; 및 상기 도전 필라들과 상기 콘택들 사이에 도전 패드들을 형성하는 것을 더 포함할 수 있다.
기판과 연결되는 콘택들; 상기 콘택들 상의 도전 필라들; 상기 도전 필라들 상의 자기 터널 접합 구조체들; 상기 도전 필라들 사이에 제공되고 상기 도전 필라들의 측벽을 따라 연장되는 캐핑 절연층; 상기 자기 터널 접합 구조체들의 측벽으로부터 상기 캐핑 절연층을 따라 연장되는 보호 절연층; 및 상기 캐핑 절연층과 상기 보호 절연층 사이에 제공되는 도전성 식각 잔류물층을 포함할 수 있다.
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 경계에 제공되고, 그 하면이 상기 도전 필라들의 하면보다 높고 그 상면이 상기 도전 필라들의 상면보다 낮은 잔류 스페이서 절연막을 더 포함할 수 있다.
상기 잔류 스페이서 절연막은 실리콘 질화물을 포함할 수 있다.
상기 잔류 스페이서 절연막은 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 따라 연장될 수 있다.
상기 도전 필라들과 상기 자기 터널 접합 구조체들 사이의 하부 전극 패턴들을 더 포함하고, 상기 캐핑 절연층의 최상면은 상기 하부 전극 패턴들의 하면과 접할 수 있다.
상기 콘택들과 상기 도전 필라들 사이에 제공되는 도전 패드들을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 도전층의 패터닝 이전에 미리 연장된 에어갭을 형성함으로써 식각 부산물들의 재증착을 줄일 수 있다. 그 결과 식각 부산물들의 재증착에 의한 단락 현상을 완화할 수 있다. 또한, 희생층뿐 아니라 몰딩 구조체도 패터닝 공정 이전에 제거되어 보다 용이하게 패터닝 공정 시에 연장된 에어갭을 노출시킬 수 있어 식각 부산물의 재증착을 완화할 수 있다. 더하여, 패터닝 공정 후, 재층착된 식각 부산물을 제거하기 위한 추가적인 식각 공정이 요구되지 않으므로, 패터닝 공정 동안 식각 마스크로 이용되는 마스크 패턴들의 소모량을 최소화할 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다.
도 5는 도 4의 셀 어레이 영역 및 주변 회로 영역의 확대도이다.
도 6 내지 도 14는 도 5의 A-A'에 따른 단면도들로, 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 23 내지 도 26은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 27 내지 도 31은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 32은 본 발명의 일 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다.
도 33는 본 발명의 다른 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다.
도 34은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 35는 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다.
도 5는 도 4의 셀 어레이 영역 및 주변 회로 영역의 확대도이다.
도 6 내지 도 14는 도 5의 A-A'에 따른 단면도들로, 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 23 내지 도 26은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 27 내지 도 31은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다.
도 32은 본 발명의 일 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다.
도 33는 본 발명의 다른 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다.
도 34은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 35는 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 1을 참조하여, 기판(10) 상에 도전층(20)이 제공될 수 있다. 상기 기판(10)은 트랜지스터 또는 다이오드 등의 선택 소자를 포함하는 기판일 수 있다. 상기 도전층(20)과 상기 기판(10) 사이에 도전 필라들(SPR)이 제공되고, 상기 도전 필라들(SPR)의 측벽, 상기 기판(10)의 상면 및 상기 도전층(20)의 하면에 의하여 정의되는 에어갭(AG)이 제공될 수 있다. 상기 도전 필라들(SPR)은 상기 기판(10) 상에 이차원적으로 배치될 수 있다. 상기 도전층(20)은 하부 도전층(L1), 상부 도전층(L2) 및 상기 하부 도전층(L1)과 상부 도전층(L2) 사이의 절연층(IL)을 포함할 수 있다.
상기 도전층(20) 상에 마스크 패턴들(40)이 제공되고, 상기 마스크 패턴들(40)을 식각 마스크로 상기 도전층(20)의 패터닝 공정이 수행될 수 있다. 일 예로, 상기 패터닝 공정은 스퍼터링(sputtering) 공정을 포함할 수 있다.
도 2는 상기 패터닝 공정 중에 상기 도전층(20)의 일부가 식각된 것을 도시하는 도면이다. 도 3은 상기 패터닝 공정이 완료되어 상기 도전층(20)이 서로 이격된 도전 패턴들(21)로 분리된 것을 도시하는 도면이다.
도 2 및 도 3을 참조하여, 상기 도전층(20)이 패터닝되어 서로 이격된 도전 패턴들(21)로 분리될 수 있다. 상기 도전 패턴들(21) 각각은 하부 도전 패턴(P1), 절연 패턴(ILP), 및 상부 도전 패턴(P2)을 포함할 수 있다. 상기 하부 도전 패턴(P1)과 상기 상부 도전 패턴(P2)은 상기 절연 패턴(ILP)을 사이에 두고 서로 절연되는 구조일 수 있다.
상기 패터닝 공정이 진행됨에 따라 상기 도전층(20) 내에 리세스 영역(RS)이 형성될 수 있다. 상기 리세스 영역(RS)의 하부에는 스퍼터링 공정의 부산물인 식각 잔류물(30)이 형성될 수 있다. 상기 식각 잔류물(30) 내의 도전성 원소들은 스퍼터링이 계속 진행됨에 따라 리스퍼터링되어 상기 리세스 영역(RS)의 측벽, 즉, 식각된 도전층(20)의 측벽에 부착될 수 있다. 상기 스퍼터링 공정이 계속 진행되어 상기 도전층(20)의 하면이 관통되고 상기 리세스 영역(RS)이 상기 에어갭(AG)과 연결되는 경우, 상기 식각 잔류물(30)은 상기 에어갭(AG)의 바닥, 즉, 상기 기판(10)의 상면으로 떨어져 식각 잔류물층(ER)이 형성될 수 있다.
리스퍼터링되어 상기 도전 패턴들(21)의 측벽에 부착되는 도전성 원소들의 양은 상기 리세스 영역(RS)의 하면의 높이에 의존한다. 즉, 상기 패터닝 공정의 초기에는 상기 리세스 영역(RS)의 하면이 상기 도전 패턴들(21) 내에 형성되므로, 리스퍼터링된 도전성 원소들 중 상당 수가 상기 도전 패턴들(21)의 측벽에 부착될 수 있다. 이와 같은 재부착된 도전성 원소들은 금속 물질을 포함하고, 실리콘이나 절연막 등에 비하여 포화 증기압이 낮다. 따라서, 이와 같이 재부착된 도전성 원소들을 제거하고, 상기 리세스 영역(RS)의 하면을 낮추기 위하여 상기 도전층(20)의 하면이 관통되어 도전 패턴들(21)이 형성된 이후에도 스퍼터링 공정이 추가적으로 상당 시간 계속 진행될 필요가 있다. 상기 도전층(20) 아래에 에어갭(AG)이 없는 경우, 이러한 추가적인 스퍼터링 공정으로 상기 리세스 영역(RS)의 하면을 낮추는 것은 한계가 있으며, 추가적인 공정 시간이 소요될 뿐 아니라, 그 아래의 구조에 영향을 줄 수 있다. 더하여, 이러한 추가적인 스퍼터링 공정에 의해 상기 마스크 패턴들(40)의 소모량이 증가할 수 있다.
본 발명의 실시예들에 따르면, 상기 도전층(20) 아래에 미리 에어갭(AG)을 형성하여 추가적인 스퍼터링 공정 없이 상기 리세스 영역(RS)의 하면을 낮출 수 있다. 즉, 상기 도전층(20)의 하면이 관통되고 상기 리세스 영역(RS)이 상기 에어갭(AG)과 연결되는 경우, 상기 식각 잔류물층(ER)은 상기 에어갭(AG)의 바닥, 즉, 상기 기판(10)의 상면으로 떨어질 수 있다. 그에 따라, 리스퍼터링 되어 상기 도전 패턴들(21)의 측벽에 부착되는 도전성 원소들의 양을 줄일 수 있어 상기 하부 도전 패턴(P1)과 상기 상부 도전 패턴(P2) 사이의 단락(short)을 방지할 수 있다. 또한 리스퍼터링에 의하여 상기 도전 패턴들(21)의 폭이 증가되는 양을 줄일 수 있으므로, 인접하는 도전 패턴들(21) 사이의 단락을 방지할 수 있다. 더하여, 추가적인 스퍼터링 공정이 요구되지 않으므로, 상기 마스크 패턴들(40)의 소모량을 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다. 도 5는 도 4의 셀 어레이 영역 및 주변 회로 영역의 확대도이다. 도 6 내지 도 14는 도 5의 A-A'에 따른 단면도들로, 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6을 참조하여, 셀 어레이 영역들(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 어레이 영역들(CAR)은 메모리 셀들이 제공되는 영역일 수 있고, 상기 주변 회로 영역(PCR)은 상기 메모리 셀들의 구동을 위한 트랜지스터들이 제공되는 영역일 수 있다. 이하, 하나의 셀 어레이 영역(CAR)과 이에 인접한 주변 회로 영역(PCR)을 기준으로 설명되나, 이에 한정되지 않는다. 또한, 설명의 간소화를 위하여 본 발명의 반도체 소자를 자기 기억 소자로 설명하나, 이에 한정되지 않는다.
상기 기판(100)의 셀 어레이 영역(CAR)에 선택 소자들이 형성될 수 있다. 일 예로, 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 워드라인들(WL) 및 상기 워드라인들(WL) 사이의 소스/드레인 영역들(101)을 포함할 수 있다. 상기 워드라인들(WL)은 제 1 방향(이하, x 방향)을 따라 배치되고, 상기 제 1 방향과 교차하는 제 2 방향(이하, y 방향)으로 연장될 수 있다. 상기 워드라인들(WL)은 게이트 전극 및 게이트 유전막을 포함할 수 있다. 일 예로, 상기 게이트 전극은 도핑된 반도체 및/또는 금속 물질을 포함할 수 있다. 일 예로, 상기 게이트 유전막은 열 산화막일 수 있다. 상기 게이트 전극의 측벽에 스페이서가 제공될 수 있다. 상기 스페이서는 산화막, 산화질화막, 및 질화막 중 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)은 상기 기판(100) 상면 상에 배치된 것으로 도시되었으나, 이와는 달리 상기 기판(100)의 상부에 매립되어 배치될 수 있다.
상기 기판(100)의 주변 회로 영역(PCR)에 주변 게이트 라인(PG)이 제공될 수 있다. 상기 주변 게이트 라인(PG)은 주변 회로 영역(PCR)에 제공되는 주변 회로 트랜지스터들의 게이트 전극일 수 있다. 상기 주변 게이트 라인(PG)은 상기 워드라인들(WL)과 동시에 형성될 수 있으나 이에 한정되지 않는다.
상기 워드라인들(WL) 및 상기 주변 게이트 라인(PG)을 덮는 제 1 층간 절연막(111)이 형성되고, 상기 제 1 층간 절연막(111)을 관통하여 상기 소스/드레인 영역들(101)에 접속되는 콘택들(121)이 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(111)은 실리콘 산화막일 수 있으며 화학 기상 증착(Chemical Vapor Deposition)으로 형성될 수 있다. 상기 콘택들(121)은 상기 소스/드레인 영역들(101)과 이하 설명될 자기 터널 접합을 연결하기 위한 구조일 수 있다. 도시되지 않았으나, 상기 콘택들(121)이 제공되지 않는 상기 소스/드레인 영역들(101)의 일부는 소스 콘택들과 연결될 수 있다. 상기 콘택들(121)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 콘택들(121)과 연결되는 도전 패드들(125)이 제공될 수 있다. 상기 도전 패드들(125)은 상기 콘택들(121) 상에 도전층을 형성한 후, 이를 관통하는 매립 절연층(126)을 형성하여 형성될 수 있다. 상기 매립 절연층(126)이 형성된 후, 평탄화 공정이 수행되어 상기 도전 패드들(125)의 상면이 노출될 수 있다. 이와는 달리, 상기 콘택들(121) 상에 리세스 영역들을 포함하는 절연층을 형성한 후, 상기 리세스 영역들을 채우도록 상기 도전 패드들(125)을 형성할 수 있다. 상기 도전 패드들(125)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 매립 절연층(126)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 콘택들(121) 및 상기 도전 패드들(125)은 상기 셀 어레이 영역(CAR)에 한정되어 제공되는 것으로 도시되었으나, 이와는 달리, 상기 주변 회로 영역(PCR) 상에도 제공될 수 있다.
도 4, 도 5 및 도 7을 참조하여, 상기 도전 패드들(125) 상에 도전 필라들(SPR)이 형성될 수 있다. 일 예로, 상기 도전 필라들(SPR)은 상기 콘택들(121) 상에 도전층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 다른 실시예에서, 상기 도전 필라들(SPR)은 상기 콘택들(121) 상에 리세스 영역들을 포함하는 절연층을 형성한 후, 상기 리세스 영역들을 도전 물질로 채워 형성할 수 있다. 상기 도전 필라들(SPR)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 도전 필라들(SPR)은 티타늄 질화물 및/또는 텅스텐을 포함할 수 있다. 상기 도전 필라들(SPR)은 상기 기판(100) 상에 2차원적으로 배치될 수 있다. 즉, 상기 도전 필라들(SPR)은 상기 기판(100) 상에 x 방향 및 y 방향을 따라 배치될 수 있다. 상기 도전 필라들(SPR)은 상기 셀 어레이 영역(CAR)에 한정되어 제공될 수 있다.
상기 도전 필라들(SPR)의 길이는 상기 콘택들(121)의 길이보다 작을 수 있다. 일 예로, 상기 도전 필라들(SPR)의 길이는 약 400Å 내지 약 1200Å 일 수 있다. 상기 도전 필라들(SPR)의 길이에 따라 이하 설명할 에어갭 및 연장된 에어갭의 높이가 결정될 수 있다. 상기 도전 필라들(SPR) 사이의 거리는 동일한 것으로 도시되었으나, 이에 한정되지 않는다.
상기 도전 필라들(SPR)이 형성된 결과물 상에, 캐핑 절연층(113)이 형성될 수 있다. 상기 캐핑 절연층(113)은 상기 도전 필라들(SPR)의 측벽 및 상면과, 상기 매립 절연층(126)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 일 예로, 상기 캐핑 절연층(113)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 캐핑 절연층(113)은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition:PVD)으로 형성될 수 있다.
도 4, 도 5 및 도 8을 참조하여, 상기 도전 필라들(SPR) 사이에 희생층(131)이 형성될 수 있다. 상기 희생층(131)은 SOH(Silicon Organic Hybrid)를 포함할 수 있다. 다른 실시예에서, 상기 희생층(131)은 이하 설명될 몰딩 구조체와 식각 선택성이 있는 물질을 포함할 수 있다. 상기 희생층(131)은 CVD 공정에 의하여 형성될 수 있다.
상기 희생층(131)은 그 상면이 상기 도전 필라들(SPR)의 상면보다 낮게 형성될 수 있다. 일 예로, 상기 희생층(131)의 형성 공정은 그 상면이 상기 도전 필라들(SPR)의 상면보다 낮아질 때까지 리세스하는 공정을 포함할 수 있다. 상기 희생층(131)은 상기 셀 어레이 영역(CAR) 상에 한정되어 제공될 수 있다. 일 예로, 상기 희생층(131)은 상기 기판(100)의 전면에 형성된 후, 식각 공정을 통하여 상기 주변 회로 영역(PCR)에서 제거될 수 있다.
상기 희생층(131)이 형성된 결과물 상에, 몰딩 구조체(SC)가 형성될 수 있다. 일 예로, 상기 몰딩 구조체(SC)는 상기 희생층(131)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 희생층(131)이 실리콘 산화물을 포함하는 경우, 상기 몰딩 구조체(SC)는 실리콘 질화물을 포함할 수 있다. 또는, 상기 희생층(131)은 폴리 실리콘을 포함하고, 상기 몰딩 구조체(SC)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 몰딩 구조체(SC)는 상기 캐핑 절연층(113)이 형성된 상기 도전 필라들(SPR)의 상부 측벽 상에 형성될 수 있다. 일 예로, 상기 희생층(131)이 형성된 결과물 상에, 절연층을 형성한 후, 상기 도전 필라들(SPR)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정 시, 상기 캐핑 절연막(113)의 상부가 함께 제거되어 상기 도전 필라들(SPR)이 노출될 수 있다. 상기 주변 회로 영역(PCR)에서, 상기 몰딩 구조체(SC)는 상기 희생층(131)의 측벽 및 상기 캐핑 절연막(113)의 상면과 접할 수 있다. 상기 희생층(131) 및 상기 몰딩 구조체(SC)는 CVD 또는 PVD 공정에 의하여 형성될 수 있다.
도 4, 도 5 및 도 9를 참조하여, 상기 몰딩 구조체(SC)가 형성된 결과물 상에, 하부 전극층(140), 자기 터널 접합층(MTL), 및 상부 전극층(145)이 차례로 형성될 수 있다. 상기 하부 및 상부 전극층들(140, 145)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 하부 전극층(140), 상기 자기 터널 접합층(MTL), 및 상기 상부 전극층(145)은 PVD 공정에 의하여 형성될 수 있다.
상기 자기 터널 접합층(MTL)은 제 1 자성층(151), 터널 절연층(152), 및 제 2 자성층(153)을 포함할 수 있다. 상기 자기 터널 접합층(MTL)에 대해서는 이하, 도 32 및 도 33을 참조하여 보다 상세히 설명된다.
상기 상부 전극층(145) 상에 도전성 마스크층(ML) 및 절연 마스크 패턴(181)이 형성될 수 있다. 상기 도전성 마스크층(ML)은 상기 절연 마스크 패턴(181)을 식각 마스크로 패터닝 공정을 수행하여 형성될 수 있다. 상기 도전성 마스크층(ML)은 텅스텐 및/또는 티타늄질화물을 포함할 수 있다. 상기 절연 마스크 패턴(181)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 도전성 마스크층(ML)은 상기 셀 어레이 영역(CAR)을 덮고, 상기 주변 회로 영역(PCR)을 노출할 수 있다.
상기 도전성 마스크층(ML)을 식각 마스크로 상기 주변 회로 영역(PCR)에 적층된 층들 중 적어도 일부를 제거할 수 있다. 일 예로, 상기 상부 전극층(145), 상기 자기 터널 접합층(MTL), 및 상기 하부 전극층(140)이 차례로 식각되어 상기 주변 회로 영역(PCR)으로부터 제거될 수 있다. 상기 식각 공정에서, 상기 주변 회로 영역(PCR)의 상기 몰딩 구조체(SC)의 상부가 제거되어 상기 셀 어레이 영역(CAR)의 몰딩 구조체(SC)와 분리된 캐핑 층간 절연막(171)이 형성되고, 상기 희생층(131)이 노출될 수 있다. 이러한 패터닝 공정에 의하여 상기 주변 회로 영역(PCR)에 형성된 의도하지 않은 도전성 입자들이 함께 제거될 수 있다.
상기 식각 공정에 의하여 노출된 상기 자기 터널 접합층(MTL)의 측벽 상에 열산화 공정이 수행될 수 있다. 상기 산화 공정의 결과, 상기 자기 터널 접합층(MTL)의 노출된 측벽 상에 캐핑 산화막(173)이 형성될 수 있다. 상기 캐핑 산화막(173)은 이후의 공정으로부터 상기 자기 터널 접합층(MTL)을 보호할 수 있다. 상기 캐핑 산화막(173)의 형성 공정은 생략될 수 있다.
도 4, 도 5 및 도 10을 참조하여, 상기 절연 마스크 패턴(181)을 제거한 후, 노출된 상기 희생층(131)이 선택적으로 제거하여 에어갭(AG)을 형성할 수 있다. 즉, 상기 희생층(131)은 상기 하부 전극층(140) 및 상기 자기 터널 접합층(MTL)이 형성된 후에 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR) 상의 경계를 통하여 제거될 수 있다. 상기 에어갭(AG)은 상기 캐핑 절연층(113) 및 상기 몰딩 구조체(SC)에 의하여 정의되는 실질적으로 빈 공간일 수 있다. 상기 희생층(131)이 SOH를 포함하는 경우, 상기 희생층(131)의 제거는 애싱(ashing) 공정 및/또는 자외선 조사 공정을 포함할 수 있다. 상기 희생층(131)이 상기 몰딩 구조체(SC)와 식각 선택성을 갖는 경우, 상기 희생층(131)의 제거는 선택적 식각 공정을 포함할 수 있다. 즉, 몰딩 구조체(SC)는 상기 희생층(131)과 함께 제거되지 않고 잔류할 수 있다.
상기 희생층(131)의 제거 후, 상기 자기 터널 접합층(MTL)의 측벽 상에 상기 에어갭(AG)을 밀봉(seal)하는 스페이서 절연막(183)이 형성될 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)의 측벽 및 상기 캐핑 층간 절연막(171)의 상면과 접할 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)와 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 몰딩 구조체(SC)가 실리콘 산화물을 포함하는 경우, 상기 스페이서 절연막(183)은 실리콘 질화물을 포함할 수 있다. 상기 스페이서 절연막(183)은 상기 희생층(131)이 제거된 결과물 상에 절연층을 형성한 후, 건식 식각 공정을 수행하여 형성될 수 있다.
도 4, 도 5 및 도 11을 참조하여, 상기 캐핑 층간 절연막(171)과 상기 몰딩 구조체(SC)가 제거되어 연장된 에어갭(EAG)이 형성될 수 있다. 즉, 상기 몰딩 구조체(SC)는 상기 희생층(131)의 제거 이후에 제거될 수 있다. 상기 캐핑 층간 절연막(171) 및 상기 몰딩 구조체(SC)의 제거는 선택적 식각 공정을 포함할 수 있다. 일 예로, 상기 선택적 식각 공정에 의하여 상기 캐핑 층간 절연막(171)이 제거되고, 상기 캐핑 층간 절연막(171)이 제거되어 노출된 상기 에어갭(AG)으로 에천트(etchant)가 주입되어 상기 몰딩 구조체(SC)가 제거될 수 있다. 그 결과, 상기 하부 전극층(140)의 하면이 노출될 수 있다.
상기 몰딩 구조체(SC)는 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR) 사이의 경계를 통하여 제거될 수 있다. 일 예로, 상기 몰딩 구조체(SC)는 도 4의 셀 어레이 영역들(CAR) 각각이 주변 회로 영역(PCR)과 접하는 에지들 중 적어도 하나를 통하여 배출될 수 있다. 일 예로, 각 셀 어레이 영역들(CAR)은 상기 주변 회로 영역(PCR)과 접하는 제 1 내지 제 4 에지들을 포함할 수 있고, 상기 몰딩 구조체(SC)는 상기 제 1 내지 제 4 에지들 중 적어도 하나를 통하여 제거될 수 있다.
도 4, 도 5 및 도 12를 참조하여, 상기 연장된 에어갭(EAG)을 밀봉하는 제 2 층간 절연막(174)이 형성될 수 있다. 상기 제 2 층간 절연막(174)은 상기 연장된 에어갭(EAG)을 채우지 않고 상기 스페이서 절연막(183)과 상기 캐핑 절연층(113) 사이의 영역을 채울 수 있다. 상기 제 2 층간 절연막(174)은 원자층 증착 공정(Atomic Layer Deposition:ALD)에 의하여 형성될 수 있다. 다른 실시예에 있어서, 상기 제 2 층간 절연막(174)은 단차 도포성(step coverage)이 낮은 절연층으로 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(174)은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition:PVD)에 의하여 형성될 수 있다. 상기 제 2 층간 절연막(174)의 형성 공정은 상기 도전성 마스크층(ML)을 노출하도록 평탄화하는 공정을 포함할 수 있다.
도 4, 도 5 및 도 13를 참조하여, 자기 터널 접합층(MTL)에 대한 패터닝 공정이 수행되어 자기 터널 접합 구조체들(MTJ)이 형성될 수 있다. 상기 자기 터널 접합 구조체들(MTJ)은 제 1 자성 패턴(154), 터널 절연 패턴(155), 및 제 2 자성 패턴(156)을 포함할 수 있다. 상기 자기 터널 접합 구조체들(MTJ)의 형성 공정은 상기 도전성 마스크층(ML) 상에 절연 마스크 패턴들을 형성한 후, 패터닝 공정을 수행하여 도전성 마스크 패턴들(MS)을 형성하는 것, 및 상기 도전성 마스크 패턴들(MS)을 식각 마스크로 상기 자기 터널 접합층(MTL)을 패터닝하는 것을 포함할 수 있다. 상기 자기 터널 접합층(MTL)의 패터닝 시에, 상기 하부 전극층(140) 및 상기 상부 전극층(145)이 함께 식각되어 하부 전극 패턴들(141) 및 상부 전극 패턴들(146)이 형성될 수 있다.
평면적 관점에서, 상기 도전성 마스크 패턴들(MS)은 상기 도전 필라들(SPR)과 실질적으로 얼라인되도록 형성될 수 있다. 상기 도전성 마스크 패턴들(MS)의 형성 공정 및 상기 자기 터널 접합 구조체들(MTJ)의 형성 공정은 스퍼터링 공정을 포함할 수 있다. 상기 패터닝 공정 도중, 도 1 내지 도 3을 참조하여 설명된 것과 유사하게, 상기 연장된 에어갭(EAG)이 노출될 수 있으며, 상기 연장된 에어갭(EAG)의 하부에 스퍼터링 공정의 부산물들인 도전성 식각 잔류물층(ER)이 형성될 수 있다.
상기 패터닝 공정 시, 상기 주변 회로 영역(PCR) 상의 제 2 층간 절연막(174)의 상부가 식각되어 잔류 층간 절연막(175)이 형성되고, 상기 스페이서 절연막(183)의 상부가 식각되어 잔류 스페이서 절연막(184)이 형성될 수 있다.
도 4, 도 5 및 도 14를 참조하여, 상기 자기 터널 접합 구조체들(MTJ)이 형성된 결과물 상에 보호 절연층(114) 및 제 3 층간 절연막(116)이 차례로 형성될 수 있다. 일 예로, 상기 보호 절연층(114)은 실리콘 질화물, 실리콘 산화질화물, 또는 알루미늄 산화물을 포함할 수 있다. 상기 제 3 층간 절연막(116)은 실리콘 산화물로 형성될 수 있다. 상기 보호 절연층(114) 및 상기 제 3 층간 절연막(116)은 CVD 공정으로 형성될 수 있다.
평탄화 공정을 수행하여 상기 도전성 마스크 패턴들(MS)의 상면이 노출될 수 있다. 상기 평탄화 공정 시, 상기 보호 절연층(114) 및 상기 제 3 층간 절연막(116)의 일부가 제거될 수 있다. 노출된 상기 도전성 마스크 패턴들(MS) 상에 비트라인들(BL)이 형성될 수 있다. 상기 비트라인들(BL)은 y 방향으로 상호 이격되고 x 방향으로 연장될 수 있다. 일 예로, 상기 비트라인들(BL)은 금속 또는 도전성 금속 질화물로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 자기 터널 접합 구조체들의 형성을 위한 패터닝 공정 이전에 미리 연장된 에어갭을 형성함으로써 식각 부산물의 재증착을 줄일 수 있다. 그 결과 식각 부산물의 재증착에 의한 단락 현상을 완화할 수 있다. 또한, 희생층뿐 아니라 몰딩 구조체도 상기 패터닝 공정 이전에 제거되어 보다 용이하게 패터닝 공정 시에 연장된 에어갭을 노출시킬 수 있어 식각 부산물의 재증착을 완화할 수 있다. 더하여, 상기 패터닝 공정 후, 재층착된 식각 부산물을 제거하기 위한 추가적인 식각 공정이 요구되지 않으므로, 상기 도전성 마스크 패턴들(MS)의 소모량을 최소화할 수 있다. 이에 따라, 상기 자기 터널 접합 패턴들(MTJ)과 상기 비트 라인(BL)이 상기 도전성 마스크 패턴들(MS)을 통해 용이하게 연결될 수 있다.
도 4, 도 5 및 도 14를 다시 참조하여, 본 발명의 일 실시예에 따른 자기 기억 소자가 설명된다.
셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 어레이 영역(CAR)의 기판(100) 상에 선택 소자들이 제공될 수 있다. 일 예로, 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 워드라인들(WL) 및 상기 워드라인들(WL) 사이의 소스/드레인 영역들(101)을 포함할 수 있다. 상기 워드라인들(WL)은 x 방향을 따라 배치되고, 상기 제 1 방향과 교차하는 y 방향을 따라 연장될 수 있다. 상기 주변 회로 영역(PCR)의 기판(100) 상에 주변 게이트 라인(PG)이 제공될 수 있다.
상기 워드라인들(WL) 및 상기 주변 게이트 라인(PG)을 덮는 제 1 층간 절연막(111)을 관통하여 상기 소스/드레인 영역들(101)에 접속되는 콘택들(121)이 제공될 수 있다. 일 예로, 상기 제 1 층간 절연막(111)은 실리콘 산화막일 수 있다. 상기 콘택들(121)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 콘택들(121)과 연결되는 도전 패드들(125)이 제공될 수 있다. 상기 콘택들(121)은 매립 절연층(126)에 의하여 상호 분리될 수 있다. 상기 도전 패드들(125)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 매립 절연층(126)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 도전 패드들(125) 상에 도전 필라들(SPR)이 제공될 수 있다. 상기 도전 필라들(SPR)은 상기 셀 어레이 영역(CAR) 상에 제공될 수 있다. 평면적 관점에서, 상기 도전 필라들(SPR)은 x 방향 및 y 방향을 따라 이차원적으로 배치될 수 있다. 상기 도전 필라들(SPR)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 도전 필라들(SPR)은 티타늄 질화물 및/또는 텅스텐을 포함할 수 있다. 상기 도전 필라들(SPR)의 길이는 이하 설명될 자기 터널 접합 구조체들(MTJ)의 두께보다 크고 상기 콘택들(121)의 길이보다 작을 수 있다. 일 예로, 상기 도전 필라들(SPR)의 길이는 약 400Å 내지 약 1200Å 일 수 있다.
상기 도전 필라들(SPR)의 측벽 상에 캐핑 절연층(113)이 제공될 수 있다. 상기 캐핑 절연층(113)은 상기 도전 필라들(SPR)의 측벽으로부터 상기 매립 절연층(126)의 상면 상으로 연장될 수 있다. 일 예로, 상기 캐핑 절연층(113)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 도전 필라들(SPR) 상에 하부 전극 패턴들(141), 자기 터널 접합 구조체들(MTJ), 및 상부 전극 패턴들(146)이 차례로 제공될 수 있다. 상기 캐핑 절연층(113)의 최상면은 상기 하부 전극 패턴들(141)의 하면과 접할 수 있다. 상기 하부 전극 패턴들(141), 상기 자기 터널 접합 구조체들(MTJ), 및 상기 상부 전극 패턴들(146)의 측벽들은 실질적으로 공면을 이룰 수 있다. 상기 자기 터널 접합 구조체들(MTJ)에 대해서는 이하, 도 32 및 도 33을 참조하여 보다 상세히 설명된다.
상기 자기 터널 접합 구조체들(MTJ) 상에 차례로 도전성 마스크 패턴들(MS) 및 비트라인들(BL)이 제공될 수 있다. 즉, 상기 자기 터널 접합 구조체들(MTJ)은 상기 도전성 마스크 패턴들(MS)을 통하여 상기 비트라인들(BL)에 전기적으로 연결될 수 있다. 상기 도전성 마스크 패턴들(MS) 및 상기 비트라인들(BL)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
상기 주변 회로 영역(PCR)의 상기 캐핑 절연층(113) 상에 잔류 층간 절연막(175)이 제공될 수 있다. 상기 잔류 층간 절연막(175)의 일 단부는 상기 주변 회로 영역(PCR)과 상기 셀 어레이 영역(CAR)의 경계에 제공될 수 있다. 상기 잔류 층간 절연막(175)의 상면은 상기 하부 전극 패턴들(141)의 하면보다 낮을 수 있다. 상기 잔류 층간 절연막(175)의 일 측에 잔류 스페이서 절연막(184)이 제공될 수 있다. 상기 잔류 스페이서 절연막(184)은 상기 잔류 층간 절연막(175)의 일 측에 매립되어 제공될 수 있다. 상기 잔류 스페이서 절연막(184)의 상면은 상기 잔류 층간 절연막(175)의 상면과 공면을 이룰 수 있으나 이에 한정되지 않는다. 상기 잔류 스페이서 절연막(184)은 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)의 경계에 제공되고, 그 하면이 상기 도전 필라들(SPR)의 하면보다 높고 그 상면이 상기 도전 필라들(SPR)의 상면보다 낮을 수 있다. 상기 잔류 스페이서 절연막(184)은 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)의 경계를 따라 연장될 수 있다.
상기 잔류 스페이서 절연막(184)은 상기 잔류 층간 절연막(175)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 잔류 스페이서 절연막(184)은 실리콘 질화물을 포함할 수 있다.
상기 도전성 마스크 패턴들(MS), 상기 상부 및 하부 전극 패턴들(141, 146), 상기 자기 터널 접합 구조체들(MTJ), 및 상기 도전 필라들(SPR)의 측벽들을 따라 보호 절연층(114)이 제공될 수 있다. 상기 보호 절연층(114) 상에 상기 자기 터널 접합 구조체들(MTJ) 사이의 영역을 채우는 제 3 층간 절연막(116)이 제공될 수 있다. 일 예로, 상기 보호 절연층(114)은 실리콘 질화물, 실리콘 산화질화물, 또는 알루미늄 산화물을 포함하고, 상기 제 3 층간 절연막(116)은 실리콘 산화막을 포함할 수 있다. 상기 보호 절연층(114) 및 상기 제 3 층간 절연막(116)은 상기 잔류 스페이서 절연막(184) 및 상기 잔류 층간 절연막(175) 상으로 연장될 수 있다.
인접하는 도전 필라들(SPR) 사이에 도전성 식각 잔류물층(ER)이 제공될 수 있다. 상기 도전성 식각 잔류물층(ER)은 상기 보호 절연층(114)과 상기 캐핑 절연층(113) 사이에 배치될 수 있다. 상기 도전성 식각 잔류물층(ER)은 하부 및 상기 하부로부터 상기 도전 필라들(SPR)의 측벽 상으로 연장되는 상부를 포함할 수 있으나 이에 한정되지 않는다. 상기 도전성 식각 잔류물층(ER)은 상기 자기 터널 접합 구조체들(MTJ)의 형성을 위한 스퍼터링의 잔류물로 구성되므로, 상기 자기 터널 접합 구조체들(MTJ)의 구성 성분과 동일한 도전성 원소들을 포함할 수 있다.
도 15 내지 도 22는 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 15를 참조하면, 도 6을 참조하여 설명된 결과물 상에 패드 절연층(161), 희생층(131), 식각 정지막(162), 및 상부 절연층(163)이 차례로 형성될 수 있다. 일 예로, 상기 패드 절연층(161)은 실리콘 질화물을 포함할 수 있다. 상기 희생층(131)은 SOH, 실리콘 산화물, 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 식각 정지막(162)은 실리콘 질화물을 포함하고 상기 상부 절연층(163)은 실리콘 산화물을 포함할 수 있다.
상기 상부 절연층(163), 상기 식각 정지막(162), 상기 희생층(131), 및 상기 패드 절연층(161)을 차례로 관통하는 콘택홀들(CT)이 형성될 수 있다. 상기 콘택홀들(CT)은 상기 셀 어레이 영역(CAR)에 한정되어 제공될 수 있으나 이에 한정되지 않는다. 상기 콘택홀들(CT)은 상기 기판(100) 상에 이차원적으로 배열될 수 있다.
도 16을 참조하여, 상기 콘택홀(CT)의 측벽 상에 캐핑 절연층(113)이 형성될 수 있다. 상기 캐핑 절연층(113)은 상기 콘택홀(CT)이 형성된 결과물 상에 절연층을 형성한 후, 건식 식각 공정을 수행하여 형성될 수 있다. 상기 캐핑 절연층(113)은 도전 패드들(125)을 노출할 수 있다. 상기 캐핑 절연층(113)은 상기 패드 절연층(161)과 동일한 물질을 포함할 수 있다. 상기 콘택홀들(CT)을 채우는 도전 필라들(SPR)이 형성될 수 있다. 상기 도전 필라들(SPR)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다. 상기 도전 필라들(SPR)의 형성 공정은 평탄화에 의하여 상기 상부 절연층(163)을 노출하는 공정을 포함할 수 있다.
도 17을 참조하여, 상기 셀 어레이 영역(CAR)을 덮고 상기 주변 회로 영역(PCR)을 노출하는 마스크 패턴을 형성한 후, 상기 주변 회로 영역(PCR) 상의 층들의 일부를 제거하는 패터닝 공정이 수행될 수 있다. 그 결과, 상기 주변 회로 영역(PCR)에 형성된 상기 희생층(131), 상기 식각 정지막(162), 및 상기 상부 절연층(163)이 제거되어 리세스 영역이 형성될 수 있다. 상기 리세스 영역을 채우는 캐핑 층간 절연막(171)이 형성될 수 있다. 일 예로, 상기 캐핑 층간 절연막(171)은 실리콘 산화물을 포함할 수 있다. 상기 캐핑 층간 절연막(171)의 형성 후, 평탄화 공정이 수행되어 상기 셀 어레이 영역(CAR) 상의 상기 상부 절연층(163)의 상면이 노출될 수 있다.
도 18을 참조하여, 상기 셀 어레이 영역(CAR)으로부터 상기 상부 절연층(163)이 제거될 수 있다. 상기 상부 절연층(163)의 제거 시, 상기 희생층(131)은 상기 식각 정지막(162)에 의하여 보호될 수 있다. 상기 식각 정지막(162)은 상기 상부 절연층(163)과 함께 제거되거나, 별개의 식각 공정에 의하여 제거될 수 있다.
상기 캐핑 절연층(113)이 형성된 상기 도전 필라들(SPR)의 상부 측벽 상에 제 1 몰딩 패턴들(136)이 형성될 수 있다. 일 예로, 상기 상부 절연층(163) 및 상기 식각 정지막(162)이 제거된 결과물 상에, 절연층이 형성되고, 건식 식각 공정을 수행하여 스페이서 형상을 갖는 상기 제 1 몰딩 패턴들(136)이 형성될 수 있다. 평면적 관점에서, 상기 제 1 몰딩 패턴들(136)은 상기 도전 필라들(SPR) 각각의 외주면을 따라 연장되는 링(ring) 형상일 수 있다. 상기 제 1 몰딩 패턴들(136)은 상기 희생층(131)의 일부를 노출할 수 있다.
상기 제 1 몰딩 패턴들(136)은 상기 희생층(131)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 희생층(131)이 실리콘 산화물을 포함하는 경우, 상기 제 1 몰딩 패턴들(136)은 실리콘 질화물을 포함할 수 있다. 또는, 상기 희생층(131)은 폴리 실리콘을 포함하고, 상기 제 1 몰딩 패턴들(136)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 19를 참조하여, 상기 희생층(131)이 제거되어 에어갭(AG)이 형성될 수 있다. 일 예로, 상기 희생층(131)은 상기 제 1 몰딩 패턴들(136) 사이의 공간을 통하여 제거될 수 있다. 상기 희생층(131)이 SOH를 포함하는 경우, 상기 희생층(131)의 제거는 애싱(ashing) 공정 및/또는 자외선 조사 공정을 포함할 수 있다. 상기 희생층(131)이 상기 제 1 몰딩 패턴들(136)과 식각 선택성을 갖는 경우, 상기 희생층(131)의 제거는 선택적 식각 공정을 포함할 수 있다. 즉, 상기 제 1 몰딩 패턴들(136)은 상기 희생층(131)과 함께 제거되지 않고 잔류할 수 있다.
도 20을 참조하여, 상기 제 1 몰딩 패턴들(136) 사이의 영역을 채우는 제 2 몰딩 패턴들(138)이 형성될 수 있다. 상기 제 2 몰딩 패턴들(138)은 상기 제 1 몰딩 패턴들(136)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제 2 몰딩 패턴들(138)은 원자층 증착 공정(Atomic Layer Deposition:ALD)에 의하여 형성될 수 있다. 다른 실시예에 있어서, 상기 제 2 몰딩 패턴들(138)은 단차 도포성(step coverage)이 낮은 절연층으로 형성될 수 있다. 일 예로, 상기 제 2 몰딩 패턴들(138)은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition:PVD)에 의하여 형성될 수 있다. 상기 에어갭(AG)의 적어도 일부는 상기 제 2 몰딩 패턴들(138)에 의하여 채워지지 않고 실질적으로 빈 공간으로 유지될 수 있다. 상기 제 2 몰딩 패턴들(138)의 형성 공정은 상기 도전 필라들(SPR)의 상면이 노출되도록 평탄화하는 공정을 포함할 수 있다. 그 결과, 상기 도전 필라들(SPR) 사이에 상기 제 1 몰딩 패턴들(136) 및 상기 제 2 몰딩 패턴들(138)을 포함하는 몰딩 구조체(SC)가 형성될 수 있다. 상기 평탄화 공정에 의하여, 상기 제 1 몰딩 패턴들(136)의 상부 및 상기 캐핑 절연층(113)의 상부가 제거되고, 상기 캐핑 층간 절연막(171)의 상면이 노출될 수 있다.
도 21을 참조하여, 상기 몰딩 구조체(SC)가 형성된 결과물 상에, 하부 전극층(140), 자기 터널 접합층(MTL), 및 상부 전극층(145)이 차례로 형성될 수 있다. 즉, 상기 하부 전극층(140) 및 상기 자기 터널 접합층(MTL)은 도 18의 희생층(131)의 제거 이후에 형성될 수 있다. 상기 하부 및 상부 전극층들(140, 145)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 하부 전극층(140), 상기 자기 터널 접합층(MTL), 및 상기 상부 전극층(145)은 PVD 공정에 의하여 형성될 수 있다. 상기 자기 터널 접합층(MTL)은 제 1 자성층(151), 터널 절연층(152), 및 제 2 자성층(153)을 포함할 수 있다.
상기 상부 전극층(145) 상에 도전성 마스크층(ML) 및 절연 마스크 패턴(181)이 형성될 수 있다. 상기 도전성 마스크층(ML)은 상기 절연 마스크 패턴(181)을 식각 마스크로 패터닝 공정을 수행하여 형성될 수 있다. 상기 도전성 마스크층(ML)은 텅스텐 및/또는 티타늄질화물을 포함할 수 있다. 상기 절연 마스크 패턴(181)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 도전성 마스크층(ML)은 상기 셀 어레이 영역(CAR)을 덮고, 상기 주변 회로 영역(PCR)을 노출할 수 있다.
상기 도전성 마스크층(ML)을 식각 마스크로 상기 상부 전극층(145), 상기 자기 터널 접합층(MTL), 상기 하부 전극층(140), 및 상기 몰딩 구조체(SC)가 차례로 식각되어 상기 주변 회로 영역(PCR)으로부터 제거될 수 있다. 상기 식각 공정에서, 상기 캐핑 층간 절연막(171)의 상부도 함께 제거되어 상기 에어갭(AG)이 노출될 수 있다.
상기 식각 공정에 의하여 노출된 상기 자기 터널 접합층(MTL)의 측벽 상에 열산화 공정이 수행될 수 있다. 상기 산화 공정의 결과, 상기 자기 터널 접합층(MTL)의 노출된 측벽 상에 캐핑 산화막(173)이 형성될 수 있다. 상기 캐핑 산화막(173)은 이후의 공정으로부터 상기 자기 터널 접합층(MTL)을 보호할 수 있다. 상기 캐핑 산화막(173)의 형성 공정은 생략될 수 있다.
도 22를 참조하여, 상기 자기 터널 접합층(MTL)의 측벽 상에 상기 에어갭(AG)을 밀봉(seal)하는 스페이서 절연막(183)이 형성될 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)의 측벽 및 상기 캐핑 층간 절연막(171)의 상면과 접할 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)와 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 몰딩 구조체(SC)가 실리콘 산화물을 포함하는 경우, 상기 스페이서 절연막(183)은 실리콘 질화물을 포함할 수 있다.
이후 공정은 도 11 내지 도 14을 참조하여 설명된 공정과 동일하게 진행될 수 있다.
도 23 내지 도 26은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 23을 참조하면, 도 20을 참조하여 설명된 결과물 상에 하부 전극층(140) 및 마스크 패턴(182)을 차례로 형성한 후, 상기 마스크 패턴(182)을 식각 마스크로 패터닝이 공정이 수행되어 상기 에어갭(AG)이 노출될 수 있다. 상기 마스크 패턴(182)은 상기 셀 어레이 영역(CAR)을 덮고 상기 주변 회로 영역(PCR)을 노출할 수 있다. 그 결과, 상기 주변 회로 영역(PCR) 상의 상기 하부 전극층(140) 및 상기 캐핑 층간 절연막(171)의 상부가 제거되어 상기 에어갭(AG)이 노출될 수 있다.
도 24를 참조하면, 상기 캐핑 층간 절연막(171)과 상기 몰딩 구조체(SC)가 제거되어 연장된 에어갭(EAG)이 형성될 수 있다. 상기 캐핑 층간 절연막(171) 및 상기 몰딩 구조체(SC)의 제거는 선택적 식각 공정을 포함할 수 있다. 그 결과, 상기 하부 전극층(140)의 하면이 노출될 수 있다. 상기 패드 절연층(161) 및 상기 캐핑 절연층(113)은 제거되지 않고 잔류할 수 있다.
도 25를 참조하여, 상기 마스크 패턴(182)을 제거한 후, 상기 기판(100)의 전면 상에 제 4 층간 절연막(176)이 형성될 수 있다. 상기 제 4 층간 절연막(176)은 단차 도포성이 낮은 물질로 형성될 수 있다. 일 예로, 상기 제 4 층간 절연막(176)은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition:PVD)에 의하여 형성될 수 있다. 그 결과, 상기 제 4 층간 절연막(176)은 상기 연장된 에어갭(EAG)을 채우지 않도록 증착될 수 있다.
도 26을 참조하여, 상기 제 4 층간 절연막(176)에 평탄화 공정이 수행되어 상기 하부 전극층(140)의 상면이 노출될 수 있다. 상기 노출된 하부 전극층(140) 상에 자기 터널 접합층(MTL), 및 상부 전극층(145)이 차례로 형성될 수 있다. 즉, 본 실시예에 있어서, 상기 자기 터널 접합층(MTL)은 도 23의 상기 몰딩 구조체(SC)의 제거 이후에 형성될 수 있다. 상기 상부 전극층(145)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 자기 터널 접합층(MTL) 및 상기 상부 전극층(145)은 PVD 공정에 의하여 형성될 수 있다. 상기 자기 터널 접합층(MTL)은 제 1 자성층(151), 터널 절연층(152), 및 제 2 자성층(153)을 포함할 수 있다.
상기 상부 전극층(145) 상에 도전성 마스크층(ML)이 형성될 수 있다. 상기 도전성 마스크층(ML)은 텅스텐 및/또는 티타늄질화물을 포함할 수 있다. 상기 도전성 마스크층(ML)은 상기 셀 어레이 영역(CAR)을 덮고, 상기 주변 회로 영역(PCR)을 노출할 수 있다. 상기 도전성 마스크층(ML)을 식각 마스크로 상기 상부 전극층(145), 상기 자기 터널 접합층(MTL), 및 상기 하부 전극층(140)이 차례로 식각되어 상기 주변 회로 영역(PCR)으로부터 제거될 수 있다.
이후 공정은 도 13 내지 도 14을 참조하여 설명된 공정과 동일하게 진행될 수 있다.
도 27 내지 도 31은 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로, 도 5의 A-A'에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다.
도 27을 참조하면, 도 7을 참조하여 설명된 결과물 상에 희생층(131) 및 제 1 몰딩층(137)이 차례로 형성될 수 있다. 상기 희생층(131)은 상기 도전 필라들(SPR)의 상면보다 낮게 형성되고, 상기 제 1 몰딩층(137)의 적어도 일부는 상기 도전 필라들(SPR) 사이로 연장될 수 있다. 일 예로, 상기 희생층(131)은 SOH(Silicon Organic Hybrid)를 포함할 수 있다. 다른 실시에에서, 상기 희생층(131)은 상기 제 1 몰딩층(137)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 희생층(131)이 실리콘 산화물을 포함하는 경우, 상기 제 1 몰딩층(137)은 실리콘 질화물을 포함할 수 있다. 또는, 상기 희생층(131)은 폴리 실리콘을 포함하고, 상기 제 1 몰딩층(137)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 희생층(131)은 CVD 공정에 의하여 형성될 수 있다.
상기 희생층(131) 및 상기 제 1 몰딩층(137)은 상기 셀 어레이 영역(CAR) 상에 한정되어 제공될 수 있다. 일 예로, 상기 희생층(131) 및 상기 제 1 몰딩층(137)은 상기 기판(100)의 전면에 형성된 후, 식각 공정을 통하여 상기 주변 회로 영역(PCR)에서 제거되어 리세스 영역이 형성될 수 있다. 상기 리세스 영역을 채우는 캐핑 층간 절연막(171)이 형성될 수 있다. 일 예로, 상기 캐핑 층간 절연막(171)은 실리콘 산화물을 포함할 수 있다. 상기 캐핑 층간 절연막(171)의 형성 후, 평탄화 공정이 수행되어 상기 셀 어레이 영역(CAR) 상의 상기 제 1 몰딩층(137)의 상면이 노출될 수 있다.
도 28을 참조하여, 상기 제 1 몰딩층(137)을 관통하여 상기 희생층(131)을 노출하는 관통홀들(PH)이 형성될 수 있다. 상기 관통홀들(PH)의 형성은 상기 제 1 몰딩층(137) 상에 마스크 패턴을 형성한 후 이를 이용하여 상기 제 1 몰딩층(137)을 식각하는 것을 포함할 수 있다. 상기 관통홀들(PH)은 평면적 관점에서 상기 도전 필라들(SPR) 사이의 모든 영역에 형성될 수 있으나, 이와는 달리 일부 영역에 국한되어 형성될 수 있다.
상기 관통홀들(PH)을 통하여 노출된 상기 희생층(131)이 제거되어 에어갭(AG)이 형성될 수 있다. 상기 희생층(131)의 제거는 애싱(ashing) 공정 및/또는 자외선 조사 공정을 포함할 수 있다. 상기 희생층(131)이 상기 제 1 몰딩층(137)과 식각 선택성을 갖는 경우, 상기 희생층(131)의 제거는 선택적 식각 공정을 포함할 수 있다. 즉, 상기 제 1 몰딩층(137)은 상기 희생층(131)과 함께 제거되지 않고 잔류할 수 있다.
도 29를 참조하여, 상기 관통홀들(PH)을 채우는 제 2 몰딩 패턴들(138)이 형성될 수 있다. 일 예로, 상기 제 2 몰딩 패턴들(138)은 단차 도포성(step coverage)이 낮은 절연층으로 형성될 수 있다. 일 예로, 상기 제 2 몰딩 패턴들(138)은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition:PVD)에 의하여 형성될 수 있다. 그 결과, 상기 에어갭(AG)의 적어도 일부는 상기 제 2 몰딩 패턴들(138)에 의하여 채워지지 않고 실질적으로 빈 공간으로 유지될 수 있다. 상기 제 2 몰딩 패턴들(138)의 형성 공정은 상기 도전 필라들(SPR)의 상면이 노출되도록 평탄화하는 공정을 포함할 수 있다. 그 결과, 상기 도전 필라들(SPR) 사이에 상기 제 1 몰딩층(137) 및 상기 제 2 몰딩 패턴들(138)을 포함하는 몰딩 구조체(SC)가 형성될 수 있다.
도 30을 참조하여, 상기 몰딩 구조체(SC)가 형성된 결과물 상에, 하부 전극층(140), 자기 터널 접합층(MTL), 및 상부 전극층(145)이 차례로 형성될 수 있다. 상기 하부 및 상부 전극층들(140, 145)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 하부 전극층(140), 상기 자기 터널 접합층(MTL), 및 상기 상부 전극층(145)은 PVD 공정에 의하여 형성될 수 있다. 상기 자기 터널 접합층(MTL)은 제 1 자성층(151), 터널 절연층(152), 및 제 2 자성층(153)을 포함할 수 있다.
상기 상부 전극층(145) 상에 도전성 마스크층(ML) 및 절연 마스크 패턴(181)이 형성될 수 있다. 상기 도전성 마스크층(ML)은 상기 절연 마스크 패턴(181)을 식각 마스크로 패터닝 공정을 수행하여 형성될 수 있다. 상기 도전성 마스크층(ML)은 텅스텐 및/또는 티타늄질화물을 포함할 수 있다. 상기 절연 마스크 패턴(181)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 도전성 마스크층(ML)은 상기 셀 어레이 영역(CAR)을 덮고, 상기 주변 회로 영역(PCR)을 노출할 수 있다.
상기 도전성 마스크층(ML)을 식각 마스크로 상기 상부 전극층(145), 상기 자기 터널 접합층(MTL), 및 상기 하부 전극층(140)이 차례로 식각되어 상기 주변 회로 영역(PCR)으로부터 제거될 수 있다. 상기 식각 공정에서, 상기 주변 회로 영역(PCR)의 상기 캐핑 층간 절연막(171)의 상부가 함께 제거되어 상기 에어갭(AG)이 노출될 수 있다. 상기 식각 공정에 의하여 노출된 상기 자기 터널 접합층(MTL)의 측벽 상에 열산화 공정이 수행될 수 있다. 상기 산화 공정의 결과, 상기 자기 터널 접합층(MTL)의 노출된 측벽 상에 캐핑 산화막(173)이 형성될 수 있다. 상기 캐핑 산화막(173)은 이후의 공정으로부터 상기 자기 터널 접합층(MTL)을 보호할 수 있다. 상기 캐핑 산화막(173)의 형성 공정은 생략될 수 있다.
도 31을 참조하여, 상기 자기 터널 접합층(MTL)의 측벽 상에 상기 에어갭(AG)을 밀봉(seal)하는 스페이서 절연막(183)이 형성될 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)의 측벽 및 상기 캐핑 층간 절연막(171)의 상면과 접할 수 있다. 상기 스페이서 절연막(183)은 상기 몰딩 구조체(SC)와 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 몰딩 구조체(SC)가 실리콘 산화물을 포함하는 경우, 상기 스페이서 절연막(183)은 실리콘 질화물을 포함할 수 있다. 상기 스페이서 절연막(183)은 상기 기판(100)의 전면을 덮는 절연층을 형성한 후, 건식 식각 공정을 수행하여 형성될 수 있다.
이후 공정은 도 11 내지 도 14을 참조하여 설명된 공정과 동일하게 진행될 수 있다.
도 32은 본 발명의 일 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다. 본 실시예에 따른 자기 터널 접합 구조체(MTJ)는 제 1 자성 패턴(154), 터널 절연 패턴(155), 및 제 2 자성 패턴(156)을 포함할 수 있다. 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156) 중 하나는 자기 터널 접합(magnetic tunnel junction:MTJ)의 자유층이고 다른 하나는 자기 터널 접합의 고정층일 수 있다. 이하, 설명의 간소화를 위하여 상기 제 1 자성 패턴(154)을 고정층으로, 상기 제 2 자성 패턴(156)을 자유층으로 설명하나, 이와 반대로, 상기 제 1 자성 패턴(154)이 자유층이고 상기 제 2 자성 패턴(156)이 고정층일 수 있다. 상기 자기 터널 접합 구조체(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기 터널 접합 구조체(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기 터널 접합 구조체(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 장치에서의 데이터 저장 원리로서 이용될 수 있다.
일 실시예에 있어서, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 자화 방향이 상기 터널 절연 패턴(155)의 상면과 실질적으로 평행한 수평 자화 구조를 형성하기 위한 자성층들일 수 있다. 본 실시예에서, 상기 제 1 자성 패턴(154)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 상기 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
상기 제 2 자성 패턴(156)은 변화가능한 자화방향을 갖는 물질을 포함할 수 있다. 상기 제 2 자성 패턴(156)은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 자성 패턴(156)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 제 2 자성 패턴(156)은 복수의 층으로 구성될 수 있다. 예를 들어, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
상기 터널 절연 패턴(155)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 터널 절연 패턴(155)은 산화마그네슘(MgO)의 단층일 수 있다. 이와 달리, 상기 터널 절연 패턴(155)은 복수의 층들을 포함할 수 있다. 상기 터널 절연 패턴(155)은 화학 기상 증착으로 형성될 수 있다.
도 33는 본 발명의 다른 실시예에 따른 자기 터널 접합 구조체를 설명하기 위한 개념도이다. 본 실시예에 있어서, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 자화 방향이 상기 터널 절연 패턴(155)의 상면과 실질적으로 수직한 수직 자화 구조를 가질 수 있다. 본 실시예에 있어서, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나일 수 있다. 이와 달리, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 "내재적 수평 자화 특성"은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들면, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)의 포화 자화량을 낮추기 위해, 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 더 포함할 수 있다. 상기 제 1 자성 패턴(154) 및 상기 제 2 자성 패턴(156)은 스퍼터링 또는 PECVD로 형성될 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 34은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 34를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 에스램 소자 또는 디램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 CPU(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 CPU (1222)의 동작 메모리로써 사용되는 램(1221, RAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 35는 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 35를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100:기판 101:소스/드레인 영역
121: 콘택 125:도전 패드들
SPR:도전 필라들 AG:에어갭
EAG: 연장된 에어갭 MTJ: 자기 터널접합 구조체들
MS:도전성 마스크 패턴들 ER:식각 잔류물층
114:보호 절연층
121: 콘택 125:도전 패드들
SPR:도전 필라들 AG:에어갭
EAG: 연장된 에어갭 MTJ: 자기 터널접합 구조체들
MS:도전성 마스크 패턴들 ER:식각 잔류물층
114:보호 절연층
Claims (20)
- 기판 상에 도전 필라들을 형성하는 것;
상기 도전 필라들의 사이에 차례로 희생층 및 몰딩 구조체를 형성하는 것;
상기 몰딩 구조체 상에 상기 도전 필라들과 연결되는 도전층을 형성하는 것;
상기 희생층을 제거하여 에어갭을 형성하는 것;
상기 몰딩 구조체를 제거하여 연장된 에어갭을 형성하는 것; 및
상기 도전층을 패터닝하여 상기 연장된 에어갭을 노출시키는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
상기 몰딩 구조체는 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 통하여 제거되는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 셀 어레이 영역은 상기 주변 회로 영역과 접하는 제 1 내지 제 4 에지들을 포함하고,
상기 몰딩 구조체는 상기 제 1 내지 제 4 에지들 중 적어도 하나를 통하여 제거되는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 몰딩 구조체는 상기 도전층의 형성 이후에 제거되는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 몰딩 구조체를 제거하는 것은:
상기 셀 어레이 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 형성하는 것; 및
상기 마스크 패턴을 식각 마스크로 상기 주변 회로 영역에 적층된 층들 중 적어도 일부를 제거하여 상기 몰딩 구조체의 측벽을 노출하는 패터닝 공정을 포함하는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 희생층은 상기 도전층의 형성 이후에 제거되고,
상기 몰딩 구조체는 상기 희생층의 제거 이후에 제거되고,
상기 패터닝 공정에 의하여 상기 희생층이 노출되는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 희생층을 제거하여 에어갭을 형성한 후, 상기 패터닝 공정에 의하여 노출된 상기 도전층의 측벽 상에 상기 에어갭을 밀봉(seal)하는 스페이서 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 6 항에 있어서,
상기 희생층을 제거하여 에어갭을 형성한 후, 상기 패터닝 공정에 의하여 노출된 상기 도전층의 측벽 상에 열산화 공정을 수행하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 희생층은 상기 도전층의 형성 이전에 제거되고,
상기 몰딩 구조체는 상기 희생층의 제거 이후에 제거되고,
상기 패터닝 공정에 의하여 상기 에어갭이 노출되는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 몰딩 구조체를 형성하는 것은 상기 도전 필라들의 상부 측벽 상에 제 1 몰딩 패턴들을 형성하는 것을 포함하고,
상기 희생층은 상기 제 1 몰딩 패턴들 사이의 영역을 통하여 제거되는 반도체 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 몰딩 패턴들은 스페이서 공정에 의하여 형성되고, 평면적 관점에서 상기 도전 필라들의 상부 측벽을 둘러싸는 링 형상을 갖는 반도체 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 몰딩 패턴들을 형성하는 것은 상기 제 1 몰딩 패턴들을 관통하여 상기 희생층을 노출하는 관통홀들을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 도전층은 하부 전극층 및 상기 하부 전극층 상의 자기 터널 접합층을 포함하고,
상기 하부 전극층은 상기 몰딩 구조체의 제거 이전에 형성되고,
상기 자기 터널 접합층은 상기 몰딩 구조체의 제거 이후에 형성되는 반도체 소자의 제조 방법. - 기판과 연결되는 콘택들;
상기 콘택들 상의 도전 필라들;
상기 도전 필라들 상의 자기 터널 접합 구조체들;
상기 도전 필라들 사이에 제공되고 상기 도전 필라들의 측벽을 따라 연장되는 캐핑 절연층;
상기 자기 터널 접합 구조체들의 측벽으로부터 상기 캐핑 절연층을 따라 연장되는 보호 절연층; 및
상기 캐핑 절연층과 상기 보호 절연층 사이에 제공되는 도전성 식각 잔류물층을 포함하되,
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 경계에 제공되고, 그 하면이 상기 도전 필라들의 하면보다 높고 그 상면이 상기 도전 필라들의 상면보다 낮은 잔류 스페이서 절연막을 더 포함하는 자기 기억 소자. - 삭제
- 제 14 항에 있어서,
상기 잔류 스페이서 절연막은 실리콘 질화물을 포함하는 자기 기억 소자. - 제 14 항에 있어서,
상기 잔류 스페이서 절연막은 상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 따라 연장되는 자기 기억 소자. - 제 14 항에 있어서,
상기 도전 필라들과 상기 자기 터널 접합 구조체들 사이의 하부 전극 패턴들을 더 포함하고,
상기 캐핑 절연층의 최상면은 상기 하부 전극 패턴들의 하면과 접하는 자기 기억 소자. - 제 14 항에 있어서,
상기 콘택들과 상기 도전 필라들 사이에 제공되는 도전 패드들을 더 포함하는 자기 기억 소자. - 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것;
상기 셀 어레이 영역 상에 도전 필라들을 형성하는 것;
상기 도전 필라들 사이에 희생층 및 몰딩 구조체를 차례로 형성하는 것;
상기 몰딩 구조체 상에 도전층을 형성하는 것;
상기 희생층을 제거하여 상기 도전 필라들 사이에 에어갭을 형성하는 것;
상기 셀 어레이 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 이용한 제 1 패터닝 공정을 수행하여 상기 몰딩 구조체를 노출하는 것;
상기 셀 어레이 영역과 상기 주변 회로 영역의 경계를 통하여 상기 노출된 몰딩 구조체를 제거하여 연장된 에어갭을 형성하는 것; 및
상기 도전층에 제 2 패터닝 공정을 수행하여 상기 연장된 에어갭을 노출시키는 것을 포함하는 자기 기억 소자의 제조 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |