KR20140066016A - 자기 기억 소자 및 그 제조 방법 - Google Patents

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KR20140066016A
KR20140066016A KR1020120133195A KR20120133195A KR20140066016A KR 20140066016 A KR20140066016 A KR 20140066016A KR 1020120133195 A KR1020120133195 A KR 1020120133195A KR 20120133195 A KR20120133195 A KR 20120133195A KR 20140066016 A KR20140066016 A KR 20140066016A
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박종철
오세충
배병재
정대은
권형준
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삼성전자주식회사
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Abstract

자기 기억 소자가 제공된다. 기판 상의 메모리 셀들 및 상기 메모리 셀들 상의 비트라인들이 제공된다. 상기 메모리 셀들 각각은 상기 기판 상에 제공되는 층간 절연막에 의하여 인접 메모리 셀들의 자유층들과 분리되는 자유층, 상기 자유층 상의 터널 절연막, 및 상기 터널 절연막 상에 제공되고 상기 비트라인들을 따라 인접 메모리 셀들의 자유층들 상으로 연장되는 기준층을 포함한다.

Description

자기 기억 소자 및 그 제조 방법{MAGNETIC MEMORY DEVICES AND METHODS FOR MANUFACTURING THE SAME}
본 발명은 반도체 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 자기 기억 소자 및 그 제조 방법에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광 받고 있다.
자기 기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 베리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 상기 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행하는 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 식각 마진을 줄일 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는데 있다. 본 발명의 실시예들이 이루고자하는 다른 과제는 공정 단순화를 달성할 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자는 기판 상의 메모리 셀들; 및 상기 메모리 셀들 상의 비트라인들을 포함하고, 상기 메모리 셀들 각각은; 상기 기판 상에 제공되는 층간 절연막에 의하여 인접 메모리 셀들의 자유층들과 분리되는 자유층; 상기 자유층 상의 터널 절연막; 및 상기 터널 절연막 상에 제공되고, 상기 비트라인들을 따라 인접 메모리 셀들의 자유층들 상으로 연장되는 기준층을 포함할 수 있다.
상기 터널 절연막은 상기 층간 절연막에 의하여 인접 메모리 셀들의 자유층들과 분리될 수 있다.
상기 기준층은 제 1 기준층 및 상기 제 1 기준층 상의 제 2 기준층을 포함하고, 상기 제 1 기준층은 상기 층간 절연막에 의하여 인접 메모리 셀들의 제 1 기준층들과 분리되고, 상기 제 2 기준층은 상기 비트라인들의 연장 방향을 따라 배치된 인접 메모리 셀들의 자유층들 상으로 연장될 수 있다.
상기 비트라인과 교차하는 방향으로, 상기 제 2 기준층의 폭은 상기 제 1 기준층의 폭보다 클 수 있다.
상기 기판과 상기 자유층 사이의 하부 전극을 더 포함하고, 상기 하부 전극은 상기 층간 절연막에 의하여 인접 메모리 셀들의 하부 전극들과 분리될 수 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자의 제조 방법은 기판 상에 하부 전극층 및 제 1 자성층을 포함하는 하부 구조를 형성하는 것; 상기 하부 구조를 패터닝하여 2차원적으로 분리된 자유층들 및 하부 전극들을 형성하는 것; 상기 패터닝된 하부 구조 상에 제 2 자성층을 포함하는 상부 구조를 형성하는 것; 및 상기 상부 구조를 패터닝하여 복수의 자유층들 상으로 연장하는 제 1기준층을 형성하는 것을 포함할 수 있다.
상기 하부 구조를 형성하는 것은 상기 제 1 자성층 상에 절연막을 형성하는 것을 더 포함하고, 상기 하부 구조를 패터닝하는 것은 상기 절연막을 패터닝하여 2차원적으로 분리된 터널 절연막들을 형성하는 것을 더 포함할 수 있다.
상기 하부 구조를 형성하는 것은 상기 절연막 상에 제 3 자성층을 형성하는 것을 더 포함하고, 상기 하부 구조를 패터닝하는 것은 상기 제 3 자성층을 패터닝하여 2차원적으로 분리된 제 2 기준층들을 형성하는 것을 더 포함할 수 있다.
상기 상부 구조를 형성하는 것은 상기 패터닝된 하부 구조와 상기 제 2 자성층 사이에 절연막을 형성하는 것을 더 포함하고, 상기 상부 구조를 패터닝하는 것은 상기 절연막을 패터닝하여 복수의 자유층들 상으로 연장하는 터널 절연막을 형성하는 것을 더 포함할 수 있다.
상기 상부 구조는 상기 제 2 자성층 상의 도전층을 더 포함하고, 상기 상부 구조를 패터닝하는 것은 상기 도전층을 패터닝하여 비트라인들을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 식각 마진을 줄일 수 있는 자기 기억 소자를 제공할 수 있으며, 공정 단순화를 달성할 수 있는 자기 기억 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 자기 터널 접합의 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 11은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다. 도 2 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조 방법을 설명하기 위한 단면도들로 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 1 및 도 2를 참조하면, 소자분리막(105)에 의하여 정의된 활성 영역을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs)와 같은 반도체 기반 구조일 수 있다. 상기 기판(100)은 제 1 형 불순물로 도핑된 기판일 수 있다. 일 예로 상기 기판(100)은 p형 불순물에 의해 저농도로 도핑된 p형 실리콘 기판일 수 있다. 상기 소자분리막(105)은 상기 기판(100)에 STI(shallow trench isolation) 공정을 수행하여 형성될 수 있다. 일 예로, 상기 소자분리막(105)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 기판(100) 상에 제 1 방향(이하, y 방향)으로 연장하는 워드라인들(WL)이 형성될 수 있다. 상기 워드라인들(WL)은 게이트 전극, 상기 게이트 전극과 상기 기판(100) 사이의 게이트 절연막, 상기 게이트 전극의 측벽 상의 스페이서를 포함할 수 있다. 상기 게이트 전극은 도핑된 실리콘, 금속, 도전성 금속 질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 게이트 절연막 및 상기 스페이서는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평면적 관점에서, 상기 워드라인들(WL)의 양 측의 상기 기판(100)에 제 1 불순물 영역들(101) 및 제 2 불순물 영역들(102)이 제공될 수 있다. 인접하는 한 쌍의 워드라인들(WL) 사이에 하나의 제 2 불순물 영역(102)이 제공될 수 있으며, 상기 제 2 불순물 영역들(102)은 인접하는 한 쌍의 워드라인들(WL)의 소스 영역일 수 있다. 상기 제 1 및 제 2 불순물 영역들(101, 102)은 상기 기판(100)의 도전형과 다른 도전형의 불순물 영역들일 수 있다. 일 예로, 상기 제 1 및 제 2 불순물 영역들(101, 102)은 n형 불순물 영역들일 수 있다. 상기 제 1 및 제 2 불순물 영역들(101, 102)은 이온 주입 공정으로 형성될 수 있다.
상기 워드라인들(WL) 덮는 제 1 층간 절연막(110)이 형성된 후, 상기 제 1 층간 절연막(110)을 관통하여 상기 제 1 불순물 영역들(101)에 연결되는 하부 콘택들(CT)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 하부 콘택들(CT)은 도핑된 실리콘, 금속, 또는 도전성 금속질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 제 1 층간 절연막(110) 및 상기 하부 콘택들(CT)은 화학 기상 증착(Chemical Vapor Depositon) 또는 스퍼터링에 의하여 형성될 수 있다.
상기 제 1 층간 절연막(110) 상에 하부 구조(BR)가 형성될 수 있다. 상기 하부 구조(BR)는 차례로 적층된 하부 전극층(121), 제 1 자성층(131), 절연막(141), 및 제 2 자성층(151)을 포함할 수 있다. 상기 하부 전극층(121)은 도핑된 실리콘, 금속, 또는 도전성 금속질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 제 1 자성층(131) 및 상기 제 2 자성층(151)과 이후 설명될 상기 자성층들(131, 151)로부터 형성되는 자기 터널 접합은 이후, 도 8 및 도 9를 참조하여 보다 상세히 설명된다. 상기 절연막(141)은, 일 예로, 마그네슘 산화물 또는 알루미늄 산화물로 형성될 수 있다.
상기 제 2 자성층(151) 상에 제 1 마스크 패턴들(191)이 형성될 수 있다. 상기 제 1 마스크 패턴들(191) 각각은 상기 하부 콘택들(CT)과 수직적으로 오버랩되도록 형성될 수 있다. 즉, 상기 제 1 마스크 패턴들(191)은 x 및 y 방향으로 상호 분리되어 상기 기판(100) 상에 2차원적으로 배치될 수 있다. 이하 본 명세서에서, 기판 상에 2차원적으로 배치되었다는 설명은 특정 구성이 상기 기판(100) 상에 열 및 행을 이루어 배치된 것을 지칭한다.
일 예로, 상기 제 1 마스크 패턴들(191)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 상기 제 1 마스크 패턴들(191)은 상기 제 2 자성층(151) 상에 절연막을 형성한 후 포토 리소그래피 공정을 수행하여 형성될 수 있다. 상기 하부 전극층(121), 상기 제 1 자성층(131), 상기 절연막(141), 상기 제 2 자성층(151)은 CVD 또는 스퍼터링에 의하여 형성될 수 있다.
도 1 및 도 3을 참조하여, 상기 제 1 마스크 패턴들(191)을 식각마스크로 상기 하부 구조(BR)의 제 1 패터닝 공정이 수행되어 셀 하부 구조들(BS)이 형성될 수 있다. 일 예로, 상기 제 1 패터닝 공정은 건식 식각 공정을 포함할 수 있다. 즉, 상기 제 2 자성층(151), 상기 절연막(141), 상기 제 1 자성층(131), 및 상기 하부 전극층(121)이 차례로 패터닝될 수 있다. 상기 셀 하부 구조들(BS)은 상기 하부 콘택들(CT) 상에 차례로 적층된 하부 전극(122), 자유층(132), 터널 절연막(142), 및 제 1 기준층(152)이 형성될 수 있다. 상기 셀 하부 구조들(BS)의 측벽은 수직이 아닌 경사를 가질 수 있으며, 그 결과 상기 셀 하부 구조들(BS)의 하부 폭은 상부 폭보다 클 수 있다. 일 예로, 상기 셀 하부 구조들(BS)의 측벽과 상기 기판(100)의 상면 사이의 각은 약 70도 내지 약 85도일 있다. 이와 같은 상기 셀 하부 구조들(BS)의 형상은 패터닝 공정의 레시피에 따라 변경될 수 있다.
도 1 및 도 4를 참조하여, 상기 셀 하부 구조들(BS) 사이의 영역을 채우는 제 2 층간 절연막(111)이 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(111)은 상기 제 1 층간 절연막(110)과 동일한 물질로 형성될 수 있다. 상기 제 2 층간 절연막(111)의 형성 전 또는 후에 상기 제 1 마스크 패턴들(191)이 제거될 수 있다. 상기 제 2 층간 절연막(111)은 평탄화 공정을 통하여 상기 제 1 기준층(152)을 노출하도록 형성될 수 있다. 일 예로, 상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 포함할 수 있다.
상기 제 2 층간 절연막(111) 상에 상부 구조(TR)가 형성될 수 있다. 상기 상부 구조(TR)는 차례로 적층된 제 3 자성층(155), 상부 전극층(125), 및 도전층(161)을 포함할 수 있다. 상기 제 3 자성층(155) 및 이하 설명될 상기 제 3 자성층(155)으로부터 형성된 제 2 기준층은 이후, 도 8 및 도 9를 참조하여 보다 상세히 설명된다. 상기 제 3 자성층(155)은 상기 제 1 기준층(152)의 상면과 접하도록 형성될 수 있으나, 이에 한정되지 않는다. 상기 상부 전극층(125)은 상기 하부 전극(122)과 동일한 물질로 형성될 수 있다. 상기 도전층(161)은 금속 및/또는 도전성 금속 질화물을 포함하는 물질로 형성될 수 있다. 일 예로, 상기 도전층(161)은 구리(Cu), 텅스텐(W), 또는 알루미늄(Al)을 포함할 수 있다.
상기 도전층(161) 상에 제 2 마스크 패턴들(192)이 형성될 수 있다. 상기 제 2 마스크 패턴들(192)은 상기 제 1 방향과 교차하는 제 2 방향(이하, x 방향)으로 연장된 라인형상의 패턴들일 수 있다. 즉, 하나의 제 2 마스크 패턴(192)은 x 방향을 따라 배치된 복수의 셀 하부 구조들(BS)과 오버랩되도록 연장될 수 있다. 상기 제 2 마스크 패턴들(192)은 상기 제 1 마스크 패턴들(191)과 동일한 물질로 형성될 수 있다.
도 1 및 도 5를 참조하여, 상기 제 2 마스크 패턴들(192)을 식각 마스크로 상기 상부 구조(TR)의 제 2 패터닝 공정이 수행되어 비트라인들(BL) 및 상기 비트라인들(BL) 아래의 셀 상부 구조들(TS)이 형성될 수 있다. 즉, 상기 도전층(161), 상기 상부 전극층(125), 및 상기 제 3 자성층(155)이 차례로 패터닝될 수 있다. 상기 셀 상부 구조들(TS)은 상기 제 1 기준층(152) 상에 차례로 적층된 제 2 기준층(156) 및 상부 전극(126)을 포함할 수 있다. 상기 셀 상부 구조들(TS) 즉, 상기 제 2 기준층(156) 및 상기 상부 전극(126)은 x 방향을 따라 배치된 복수의 셀 하부 구조들(BS)과 공통적으로 연결될 수 있다. 상기 셀 상부 구조들(TS)은 상기 비트라인들(BL)의 연장 방향을 따라 인접 셀들의 상기 자유층들(132) 상으로 연장될 수 있다.
상기 셀 상부 구조들(TS)의 y 방향으로의 하부 폭은 상기 셀 하부 구조들(BS)의 상부 폭보다 크게 형성될 수 있다. 그 결과, 상기 제 2 패터닝 공정에 의하여 상기 셀 상부 구조들(TS) 사이에 형성된 리세스 영역(119)이 상기 제 1 기준층(152)의 상면보다 더 깊이 형성되는 경우에도 상기 제 1 기준층(152)이 손상되지 않을 수 있다.
상기 리세스 영역(119)을 채우는 제 3 층간 절연막(112)이 형성될 수 있다. 상기 제 2 마스크 패턴들(192)은 상기 제 3 층간 절연막(112)의 형성 전 또는 후에 제거될 수 있다.
도 1 및 도 5를 다시 참조하여, 본 발명의 일 실시예에 따른 자기 기억 소자가 설명된다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
기판(100) 상에 y 방향으로 연장되는 워드라인들(WL)이 제공될 수 있다. 상기 워드라인들(WL)의 일측에는 제 1 불순물 영역들(101)이 제공되고 타측에는 제 2 불순물 영역들(102)이 제공될 수 있다. 상기 기판(100) 상의 제 1 층간 절연막(110)을 관통하여 상기 제 1 불순물 영역들(101)과 연결되는 하부 콘택들(CT)이 제공될 수 있다. 상기 하부 콘택들(CT) 상에 셀 하부 구조들(BS)이 제공될 수 있다. 상기 셀 하부 구조들(BS)은 상기 하부 콘택들(CT) 상에 차례로 형성된 하부 전극(122), 자유층(132), 터널 절연막(142), 및 제 1 기준층(152)을 포함할 수 있다. 상기 셀 하부 구조들(BS)은 제 2 층간 절연막(111)에 의하여 x 방향 및 y 방향으로 상호 분리될 수 있다. 즉, 상기 셀 하부 구조들(BS)은 상기 기판(100) 상에 x 방향 및 y 방향을 따라 2차원 적으로 배치될 수 있다. 본 실시예에서, 상기 셀 하부 구조들(BS) 내의 터널 절연막(142) 및 상기 제 1 기준층(152)은 상기 제 2 층간 절연막(111)에 의하여 인접 메모리 셀들의 터널 절연막들 및 제 1 기준층들과 분리될 수 있다.
상기 제 1 기준층(152) 상에 셀 상부 구조들(TS)이 제공될 수 있다. 상기 셀 상부 구조들(TS)은 상기 셀 상부 구조들(TS) 상의 비트라인들(BL)을 따라 x 방향으로 연장되며 복수의 셀 하부 구조들(BS)과 공통적으로 연결될 수 있다. 상기 비트라인들(BL) 사이에 제 3 층간 절연막(112)이 제공되고, 상기 제 3 층간 절연막(112)은 인접한 셀 상부 구조들(TS) 사이로 연장될 수 있다.
상기 셀 상부 구조들(TS)은 상기 제 1 기준층(152) 상에 차례로 형성된 제 2 기준층(156), 상부 전극(126)을 포함할 수 있다. 상기 셀 상부 구조들(TS)의 두께는 상기 셀 하부 구조들(BS)의 두께보다 약1.2배 내지 약5배일 수 있다. 상기 셀 상부 구조들(TS) 내의 상기 제 2 기준층(156)은 상기 비트라인들(BL)을 따라 인접 셀들의 자유층들(132) 상으로 연장될 수 있다. 상기 비트라인들(BL)의 연장방향과 교차하는 방향, 일 예로 y 방향으로, 상기 제 2 기준층(156)의 폭은 상기 제 1 기준층(152)의 폭보다 클 수 있다.
본 발명의 일 실시예에 따르면, 자유층을 포함하는 하부 구조는 각 셀별로 분리되고, 하부 구조 상의 상부 구조는 비트라인을 따라 연장되며 복수의 하부 구조들과 연결된다. 자기 기억 소자를 형성하기 위한 패터닝 공정에서 복수의 자성층들, 전극층들, 및 절연층을 1회의 식각으로 형성할 경우, 식각 마진에 의하여 식각이 불완전하게 수행되거나 식각에 의하여 발생된 부산물에 의한 층들 간, 특히, 터널 절연막을 사이에 두고 이격된 자유층과 기준층 사이의 전기적 쇼트(short)가 발생될 수 있다. 본 발명의 실시예에 따르면, 자기 기억 소자의 데이터가 저장되는 자유층을 포함하는 하부 구조를 제 1 패터닝 공정에 의하여 각 셀별로 분리되도록 먼저 형성한 후, 고정층을 포함하는 상부 구조를 제 2 패터닝 공정에 의하여 형성할 수 있다. 그 결과, 자기 기억 소자를 이루는 층들의 식각이 보다 완전하게 수행될 수 있고 식각 부산물들에 의한 전기적 쇼트가 방지될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 도 5를 참조하여 설명된 제 1 기준층(152)은 생략되고, 상기 제 2 기준층(156)과 그 아래의 터널 절연막(142)이 접할 수 있다. 즉, 셀 하부 구조들(BS)은 하부 콘택들(CT) 상에 차례로 적층된 하부 전극(122), 자유층(132), 및 터널 절연막(142)을 포함하고, 상기 터널 절연막(142)은 셀 상부 구조들(TS)의 제 2 기준층(156)과 접할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 자기 기억 소자를 설명하기 위한 도면으로, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 기판(100) 상에 2차원 적으로 배치된 셀 하부 구조들(BS)은 하부 전극(122) 및 자유층(132)을 포함하고, 상기 셀 하부 구조들(BS) 상에 배치되어 x 방향으로 배치된 복수의 셀 하부 구조들(BS)과 연결되는 셀 상부 구조들(TS)은 터널 절연막(143), 제 2 기준층(156), 및 상부 전극(126)을 포함할 수 있다. 즉, 상기 셀 상부 구조들(TS) 내의 상기 터널 절연막(143)은 비트라인들(BL)의 연장 방향을 따라 연장되며 x 방향으로 배치된 자기 기억 셀들의 자유층들(132)과 공통적으로 연결될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 자기 터널 접합의 단면도들이다. 본 발명의 일 실시예에 따른 자기 터널 접합은 하부 전극(122) 상에 차례로 배치된 자유층(132), 터널 절연막(142), 및 기준층(152, 156)을 포함할 수 있다. 도 5를 참조하여 설명된 실시예에 있어서, 상기 기준층(152, 156)은 제 1 기준층(152) 및 제 2 기준층(156)을 포함할 수 있다. 도 6 및 도 8을 참조하여 설명된 실시예들의 경우 상기 제 1 기준층(152)이 제공되지 않을 수 있다. 이하, 도 5를 참조하여 설명된 실시예를 기준으로 자기 터널 접합이 설명되나, 본 설명은 도 6 및 도 7을 참조하여 설명된 실시예들에 동일하게 적용될 수 있다.
도 8의 실시예에 있어서, 상기 기준층(152, 156)은 기판의 상면에 실질적으로 평행도록 고정된 자화 방향을 갖고, 상기 자유층(132)은 상기 기준층(152, 156)의 자화 방향과 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 상기 기준층(152, 156)은 고정층 및 피고정층을 포함할 수 있다. 일 예로, 상기 제 2 기준층(156)은 고정층을 포함하고 상기 제 1 기준층(152)은 피고정층을 포함할 수 있다. 다른 실시예에 있어서, 상기 제 2 기준층(156)은 고정층 및 피고정층을 포함하고 상기 제 1 기준층은 피고정층을 포함하거나, 상기 제 2 기준층(156)은 고정층을 포함하고 상기 제 1 기준층은 고정층 및 피고정층을 포함할 수 있다.
상기 고정층은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 일 예로, 상기 고정층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 고정층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 및 은(Ag) 중 적어도 하나를 포함할 수 있다.
상기 피고정층은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 일 실시예에서, 상기 피고정층은 강자성 물질을 포함하는 단일층을 포함할 수 있다. 상기 피고정층은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 자유층은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 자유층는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 상기 자유층은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 자유층은 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
도 9의 실시예에 있어서, 상기 기준층(152, 156)은 기판의 상면에 실질적으로 수직하고 고정된 자화 방향을 갖고, 상기 자유층(132)은 상기 기준층(152, 156)의 자화 방향과 평행 또는 반 평행하도록 변경 가능한 자화 방향을 가질 수 있다. 일 예로, 상기 제 1 기준층(152) 및 상기 제 2 기준층(156)은 동일한 물질을 포함할 수 있다.
상기 기준층(152, 156) 및 상기 자유층(132)은 CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준층(152, 156)은 상기 자유층(132)에 비하여 두꺼울 수 있으며, 상기 기준층 (152, 156)의 보자력은 상기 자유층(132)의 보자력 보다 클 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 에스램 소자 또는 디램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (10)

  1. 기판 상의 메모리 셀들; 및
    상기 메모리 셀들 상의 비트라인들을 포함하고,
    상기 메모리 셀들 각각은;
    상기 기판 상에 제공되는 층간 절연막에 의하여 인접 메모리 셀들의 자유층들과 분리되는 자유층;
    상기 자유층 상의 터널 절연막; 및
    상기 터널 절연막 상에 제공되고, 상기 비트라인들을 따라 인접 메모리 셀들의 자유층들 상으로 연장되는 기준층을 포함하는 자기 기억 소자.
  2. 제 1 항에 있어서,
    상기 터널 절연막은 상기 층간 절연막에 의하여 인접 메모리 셀들의 자유층들과 분리되는 자기 기억 소자.
  3. 제 2 항에 있어서,
    상기 기준층은 제 1 기준층 및 상기 제 1 기준층 상의 제 2 기준층을 포함하고,
    상기 제 1 기준층은 상기 층간 절연막에 의하여 인접 메모리 셀들의 제 1 기준층들과 분리되고, 상기 제 2 기준층은 상기 비트라인들의 연장 방향을 따라 배치된 인접 메모리 셀들의 자유층들 상으로 연장되는 자기 기억 소자.
  4. 제 3 항에 있어서,
    상기 비트라인들과 교차하는 방향으로, 상기 제 2 기준층의 폭은 상기 제 1 기준층의 폭보다 큰 자기 기억 소자.
  5. 제 1 항에 있어서,
    상기 기판과 상기 자유층 사이의 하부 전극을 더 포함하고,
    상기 하부 전극은 상기 층간 절연막에 의하여 인접 메모리 셀들의 하부 전극들과 분리되는 자기 기억 소자.
  6. 기판 상에 하부 전극층 및 제 1 자성층을 포함하는 하부 구조를 형성하는 것;
    상기 하부 구조를 패터닝하여 2차원적으로 분리된 자유층들 및 하부 전극들을 형성하는 것;
    상기 패터닝된 하부 구조 상에 제 2 자성층을 포함하는 상부 구조를 형성하는 것; 및
    상기 상부 구조를 패터닝하여 복수의 자유층들 상으로 연장하는 제 1기준층을 형성하는 것을 포함하는 자기 기억 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 하부 구조를 형성하는 것은 상기 제 1 자성층 상에 절연막을 형성하는 것을 더 포함하고,
    상기 하부 구조를 패터닝하는 것은 상기 절연막을 패터닝하여 2차원적으로 분리된 터널 절연막들을 형성하는 것을 더 포함하는 자기 기억 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 하부 구조를 형성하는 것은 상기 절연막 상에 제 3 자성층을 형성하는 것을 더 포함하고,
    상기 하부 구조를 패터닝하는 것은 상기 제 3 자성층을 패터닝하여 2차원적으로 분리된 제 2 기준층들을 형성하는 것을 더 포함하는 자기 기억 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 상부 구조를 형성하는 것은 상기 패터닝된 하부 구조와 상기 제 2 자성층 사이에 절연막을 형성하는 것을 더 포함하고,
    상기 상부 구조를 패터닝하는 것은 상기 절연막을 패터닝하여 복수의 자유층들 상으로 연장하는 터널 절연막을 형성하는 것을 더 포함하는 자기 기억 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 상부 구조는 상기 제 2 자성층 상의 도전층을 더 포함하고,
    상기 상부 구조를 패터닝하는 것은 상기 도전층을 패터닝하여 비트라인들을 형성하는 것을 더 포함하는 자기 기억 소자의 제조 방법.
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