KR20160070244A

KR20160070244A - 자기 기억 소자 및 이의 제조 방법

Info

Publication number: KR20160070244A
Application number: KR1020140175814A
Authority: KR
Inventors: 이길호; 남경태; 이성철
Original assignee: 삼성전자주식회사
Priority date: 2014-12-09
Filing date: 2014-12-09
Publication date: 2016-06-20
Also published as: US20160163369A1

Abstract

본 발명에 따른 자기 기억 소자는, 기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 및 상기 자기터널접합들 사이에 개재된 분리 구조체를 포함할 수 있다. 이때, 상기 분리 구조체는 적층된 제2 고정 자성 패턴 및 제1 절연 패턴을 포함할 수 있다.

Description

자기 기억 소자 및 이의 제조 방법{A magnetic memory device and method for manufacturing the same}

본 발명은 자기 기억 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 자유 자성층 및 고정 자성층으로 이루어진 자기터널접합을 포함하는 자기 기억 소자 및 이의 제조 방법에 관한 것이다.

반도체 소자들은 그것들의 소형화, 다기능화 및/또는 낮은 제조 단가 등으로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들 중에서 반도체 기억 소자들은 논리 데이터를 저장할 수 있다. 반도체 기억 소자들 중에서 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어 차세대 반도체 기억 소자로 각광 받고 있다.

일반적으로, 자기 기억 소자는 자기 터널 접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기 터널 접합 패턴은 두개의 자성체들과 그들 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항값을 가질 수 있으며, 두 자성체들의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 데이터를 기입/판독할 수 있다.

본 발명이 해결하고자 하는 과제는, 자기터널접합의 안정성(stability), 동작 전류, 및 스피드가 개선된 자기 기억 소자를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는, 자기터널접합의 안정성(stability), 동작 전류, 및 스피드를 개선할 수 있는 자기 기억 소자의 제조 방법을 제공하는데 있다.

본 발명의 개념에 따른, 반도체 소자는, 기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 및 상기 자기터널접합들 사이에 개재된 분리 구조체를 포함할 수 있다. 이때, 상기 분리 구조체는 적층된 제2 고정 자성 패턴 및 제1 절연 패턴을 포함할 수 있다.

상기 제2 고정 자성 패턴의 상면은 자기터널접합들의 상면들보다 낮은 레벨에 위치할 수 있다.

상기 제2 고정 자성 패턴의 바닥면은 자기터널접합들의 바닥면들보다 높은 레벨에 위치할 수 있다.

상기 반도체 소자는, 상기 자기터널접합들의 측벽들을 덮는 캐핑막을 더 포함할 수 있다. 이때, 상기 자기터널접합들과 상기 제2 고정 자성 패턴은 캐핑막을 사이에 두고 서로 이격될 수 있다.

상기 캐핑막은 연장되어 상기 분리 구조체와 상기 기판 사이에 개재되고, 상기 제2 고정 자성 패턴의 바닥면은 상기 캐핑막과 직접 접촉할 수 있다.

상기 반도체 소자는, 상기 분리 구조체는 제2 절연 패턴을 더 포함하고, 상기 제2 절연 패턴은 상기 제2 고정 자성 패턴을 사이에 두고 상기 제1 절연 패턴과 수직적으로 이격될 수 있다.

상기 반도체 소자는, 상기 자기터널접합들의 아래에 배치된 하부 전극들; 및

상기 자기터널접합들의 위에 배치된 상부 전극들을 더 포함하고, 평면적 관점에서, 상기 자기터널접합들은 상기 하부 전극들 중 대응하는 하부 전극들과 각각 중첩하고, 상기 상부 전극들 중 대응하는 상부 전극들과 각각 중첩할 수 있다.

상기 제2 고정 자성 패턴은 상기 제1 절연 패턴 상에 적층되고, 상기 제2 고정 자성 패턴의 상면은 상기 상부 전극들의 상면들과 공면을 이룰 수 있다.

상기 반도체 소자는, 각각의 상기 자기터널접합들은 제3 고정 자성 패턴을 더 포함하고, 상기 제1 고정 자성 패턴 및 상기 제3 고정 자성 패턴은 상기 자유 자성 패턴을 사이에 두고 서로 수직적으로 이격될 수 있다.

상기 제1 고정 자성 패턴들은 고정된 제1 자화 방향을 갖고, 상기 제2 고정 자성 패턴들은 고정된 제2 자화 방향을 가지며, 상기 제2 자화 방향은 상기 제1 자화 방향과 평행, 반평행 또는 수직할 수 있다.

상기 제2 고정 자성 패턴은 상기 자기터널접합들 사이에서 복수개로 제공되되, 복수개의 상기 제2 고정 자성 패턴들은 서로 이격되어 배치되고, 평면적 관점에서, 상기 자기터널접합들 및 상기 제2 고정 자성 패턴들은 일 방향으로 서로 교번적으로 배열될 수 있다.

평면적 관점에서, 상기 분리 구조체는 상기 자기터널접합들 사이의 공간으로 연장되어 각각의 상기 자기터널접합들의 측벽들을 둘러쌀 수 있다.

상기 반도체 소자는, 상기 기판을 가로지르는 셀 게이트 전극; 상기 셀 게이트 전극 양측의 상기 기판 내에 각각 배치된 제1 불순물 영역 및 제2 불순물 영역; 상기 제1 불순물 영역과 접속된 소스 라인; 및 상기 제2 불순물 영역과 접속된 콘택을 더 포함할 수 있다. 이때, 상기 콘택은 상기 자기터널접합들 중 대응하는 자기터널접합과 연결되고, 상기 대응하는 자기터널접합은 상기 콘택을 통해 상기 제2 불순물 영역과 접속될 수 있다.

평면적 관점에서, 상기 분리 구조체는 상기 소스 라인과 중첩될 수 있다.

본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 및 서로 이격되어 배치되며, 상기 자기터널접합들 사이에 개재된 제2 고정 자성 패턴들을 포함할 수 있다. 이때, 평면적 관점에서, 상기 자기터널접합들 및 상기 제2 고정 자성 패턴들은 일 방향으로 서로 교번적으로 배열될 수 있다.

상기 자기터널접합들은, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 이차원적으로 배치되고, 상기 제2 고정 자성 패턴들은, 상기 제1 방향 및 상기 제2 방향 모두에 교차하는 제3 방향을 따라 상기 자기터널접합들 사이에 제공되며, 상기 제1, 제2 및 제3 방향들은 모두 상기 기판의 상면에 평행할 수 있다.

상기 반도체 소자는, 상기 자기터널접합들의 측벽들을 덮으며 연장되어, 상기 제2 고정 자성 패턴들과 상기 기판 사이에 개재된 캐핑막; 및 상기 자기터널접합들의 위에 배치된 상부 전극들을 더 포함할 수 있다. 이때, 상기 제2 고정 자성 패턴들의 바닥면들은 상기 캐핑막의 상면과 직접 접촉하고, 상기 제2 고정 자성 패턴들의 상면들은 상기 상부 전극들의 상면들과 공면을 이룰 수 있다.

본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 상기 자기터널접합들의 아래에 배치된 하부 전극들, 평면적 관점에서, 상기 하부 전극들은 상기 자기터널접합들 중 대응하는 자기터널접합들과 각각 중첩하고; 및 상기 하부 전극들의 사이를 채우는 제2 고정 자성 패턴을 포함할 수 있다.

상기 제2 고정 자성 패턴의 상면은 상기 하부 전극들의 상면들과 공면을 이루고, 평면적 관점에서, 상기 제2 고정 자성 패턴은 상기 자기터널접합들의 측벽들을 둘러쌀 수 있다.

상기 반도체 소자는, 상기 자기터널접합들의 측벽들을 덮는 캐핑막; 및 상기 캐핑막 상의 층간 절연막을 더 포함할 수 있다. 이때, 수직적 관점에서, 상기 캐핑막은 상기 제2 고정 자성 패턴과 상기 층간 절연막 사이에 개재될 수 있다.

본 발명에 따른 자기 기억 소자는, 자기터널접합과 수평적으로 이격된 고정 자성 패턴을 포함할 수 있다. 고정 자성 패턴은 자기터널접합에 영향을 주어 소자의 안정성, 동작 전류, 및 스피드를 개선시킬 수 있다. 나아가, 고정 자성 패턴을 자기터널접합과 수평적으로 이격하여 별도로 형성하기 때문에, 자기터널접합의 높이를 낮출 수 있고, 따라서 자기터널접합의 구조적 안정성을 개선할 수 있다.

도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 2a 내지 도 3b는 본 발명의 실시예들에 따른 자기터널접합을 설명하기 위한 도면들이다.
도 4a는 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다.
도 4b는 도 4a의 I-I'에 따른 단면도이다.
도 4c는 도 4a의 II-II'에 따른 단면도이다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 자기터널접합을 설명하기 위한 단면도들이다.
도 6a 내지 도 8a는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 4a의 I-I'에 따른 단면도들이다.
도 6b 내지 도 8b는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 4a의 II-II'에 따른 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 4a의 II-II'에 따른 단면도이다.
도 11 내지 도 13은 본 발명의 또 다른 실시예들에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도들이다.
도 14a는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 평면도이다.
도 14b는 도 14a의 I-I'에 따른 단면도이다.
도 14c는 도 14a의 II-II'에 따른 단면도이다.
도 15a는 본 발명의 또 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 14a의 I-I'에 따른 단면도이다.
도 15b는 본 발명의 또 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 14a의 II-II'에 따른 단면도이다.
도 16a 내지 도 18a는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 14a의 I-I'에 따른 단면도들이다.
도 16b 내지 도 18b는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 14a의 II-II'에 따른 단면도들이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.

도 1을 참조하면, 단위 메모리 셀(UMC)은 서로 교차하는 제1 배선(L1) 및 제2 배선(L2) 사이에서 이들을 연결한다. 상기 단위 메모리 셀(UMC)은 선택 소자(SW) 및 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(SW) 및 상기 자기터널접합(MTJ)은 전기적으로 직렬로 연결될 수 있다. 상기 제1 및 제2 배선들(L1, L2) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.

상기 선택 소자(SW)는 상기 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SW)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SW)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SW)에 연결될 수 있다.

상기 자기터널접합(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2) 및 이들 사이의 터널 배리어 패턴들(TBR)을 포함할 수 있다. 상기 제1 및 제2 자성 구조체들(MS1, MS2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 일부 실시예들에 따르면, 도 1에 도시된 것처럼, 상기 단위 메모리 셀(UMC)은 상기 제1 자성 구조체(MS1)와 상기 선택 소자(SW) 사이에 개재되는 하부 전극(BE) 및 상기 제2 자성 구조체(MS2)와 상기 제2 배선(L2) 사이에 개재되는 상부 전극(TE)을 더 포함할 수 있다.

도 2a 내지 도 3b는 본 발명의 실시예들에 따른 자기터널접합을 설명하기 위한 도면들이다.

도 2a 내지 도 3b를 참조하면, 상기 제1 자성 구조체(MS1)의 자성층 및 제2 자성 구조체(MS2)의 자성층 중의 하나의 자화 방향은, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 이하에서, 이러한 고정된 자화 특성을 갖는 자성층은 고정 자성 패턴(PL)으로 정의된다. 상기 제1 자성 구조체(MS1)의 자성층 또는 제2 자성 구조체(MS2)의 자성층 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 이하에서, 이러한 가변적인 자화 특성을 갖는 자성층은 자유 자성 패턴(FL)으로 정의된다. 상기 자기터널접합(MTJ)는 상기 터널 배리어 패턴들(TBR)에 의해 분리된 적어도 하나의 상기 자유 자성 패턴(FL) 및 적어도 하나의 상기 고정 자성 패턴(PL)을 구비할 수 있다.

상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유 자성 패턴(FL) 및 상기 고정 자성 패턴(PL)의 자화 방향들에 의존적일 수 있다. 일 예로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유 자성 패턴(FL) 및 상기 고정 자성 패턴(PL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유 자성 패턴(FL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.

상기 자기터널접합(MTJ)을 구성하는 상기 제1 및 제2 자성 구조체들(MS1, MS2)은, 도 2a 내지 도 3b에 도시된 것처럼, 기판(100) 상에 차례로 형성될 수 있다. 이 경우, 상기 자기터널접합(MTJ)은, 그것을 구성하는 자유 자성 패턴(FL)과 상기 기판(100) 사이의 상대적 배치, 자유 자성 패턴(FL)과 고정 자성 패턴(PL)의 형성 순서, 및/또는 자유 자성 패턴(FL)과 고정 자성 패턴(PL)의 자화 방향에 따라, 네 가지 유형으로 구분될 수 있다.

일 예로, 상기 제1 및 제2 자성 구조체들(MS1, MS2)은 각각 상기 기판(100)의 상면에 실질적으로 수직한 자화 방향을 갖는 자성층들을 포함할 수 있다. 도 2a에 도시된 것처럼, 상기 자기터널접합(MTJ)은 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)가 각각 상기 고정 자성 패턴(PL) 및 상기 자유 자성 패턴(FL)을 포함하도록 구성되는 제1 유형의 자기터널접합(MTJ1)이거나, 도 2b에 도시된 것처럼, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)가 각각 상기 자유 자성 패턴(FL) 및 상기 고정 자성 패턴(PL)을 포함하도록 구성되는 제2 유형의 자기터널접합(MTJ2)일 수 있다.

다른 예로, 상기 제1 및 제2 자성 구조체들(MS1, MS2)은 각각 상기 기판(100)의 상면에 평행한 자화 방향을 갖는 자성층들을 포함할 수 있다. 도 3a에 도시된 것처럼, 상기 자기터널접합(MTJ)은 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)가 각각 상기 고정 자성 패턴(PL) 및 상기 자유 자성 패턴(FL)을 포함하도록 구성되는 제3 유형의 자기터널접합(MTJ3)이거나, 도 3b에 도시된 것처럼, 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2)가 각각 상기 자유 자성 패턴(FL) 및 상기 고정 자성 패턴(PL)을 포함하도록 구성되는 제4 유형의 자기터널접합(MTJ4)일 수 있다.

실시예 1

도 4a는 본 발명의 일 실시예에 따른 자기 기억 소자의 평면도이다. 도 4b는 도 4a의 I-I'에 따른 단면도이고, 도 4c는 도 4a의 II-II'에 따른 단면도이다.

도 4a 내지 도 4c를 참조하면, 기판(100) 상에 선택 소자들이 배치될 수 있다. 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 셀 게이트 전극들(CG)을 포함할 수 있다. 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 배치될 수 있다. 상기 셀 게이트 전극들(CG)을 포함하는 상기 트랜지스터들은 리세스된 채널 영역들 포함할 수 있다.

격리 게이트 전극들(IG)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 배치될 수 있다.

게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.

반도체 메모리 소자의 동작 시에, 격리 전압이 격리 게이트 전극들(IG)의 각각에 인가될 수 있다. 상기 격리 전압은 상기 격리 게이트 전극들(IG)의 각각의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 게이트 전극들(IG)의 각각의 아래의 격리 채널 영역이 턴-오프(turn-off)되어, 상기 격리 게이트 전극들(IG) 사이의 활성 영역이 정의될 수 있다.

상기 셀 게이트 전극들(CG)은, 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 격리 게이트 전극들(IG)은 상기 셀 게이트 전극들(CG)과 동일한 물질을 포함할 수 있다. 상기 셀 게이트 유전막들(101c) 및 상기 격리 게이트 유전막들(101i)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 게이트 하드 마스크 패턴들(104)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.

제1 및 제2 불순물 영역들(102a, 102b)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 배치될 수 있다. 상기 제1 및 제2 불순물 영역들(102a, 102b)은 각각 상기 트랜지스터들의 소스 영역들 및 드레인 영역들일 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG)은, 상기 한 쌍의 셀 게이트 전극들(CG) 사이에 배치된 하나의 제1 불순물 영역(102a)을 공유할 수 있다. 상기 제1 및 제2 불순물 영역들(102a, 102b)은 상기 기판(100)의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.

상기 한 쌍의 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)은 상기 제1 불순물 영역(102a)에 전기적으로 접속될 수 있다. 서로 인접하는 두 개의 선택 소자들은 하나의 소스 라인(SL)을 공유할 수 있다. 상기 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.

제1 층간 절연막(106)이 상기 기판(100) 상에 배치되어, 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮을 수 있다. 상기 제1 층간 절연막(106)은, 일 예로 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(106) 내에, 상기 제1 층간 절연막(106)을 관통하여 상기 제2 불순물 영역들(102b)에 접속되는 콘택들(110)이 배치될 수 있다. 상기 콘택들(110)은, 상기 제2 불순물 영역들(102b)에 접속될 수 있다. 즉, 상기 제1 불순물 영역(102a)은 상기 소스 라인(SL)과 접속될 수 있고, 상기 제2 불순물 영역들(102b)은 상기 콘택들(110)과 접속될 수 있다. 상기 콘택들(110)의 각각의 상면은 상기 제1 층간 절연막(106)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 콘택들(110)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.

상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 제공될 수 있다. 상기 매립 절연층(114)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 매립 절연층(114) 내에 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 제공될 수 있다. 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드들(112)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 콘택들(110) 및 상기 도전 패드들(112)은 상기 제2 불순물 영역들(102b)과 후술될 자기터널접합을 연결하기 위한 구조일 수 있다.

상기 매립 절연층(114) 상에 상기 도전 패드들(112)에 각각 접속되는 하부 전극들(BE)이 제공될 수 있다. 상기 하부 전극들(BE) 상에 자기터널접합들(MTJ)이 제공될 수 있고, 상기 자기터널접합들(MTJ)은 상기 하부 전극들(BE)에 각각 접속될 수 있다. 상기 자기터널접합들(MTJ) 상에 상부 전극들(TE)이 제공될 수 있고, 상기 상부 전극들(TE)은 상기 자기터널접합들(MTJ)에 각각 접속될 수 있다. 상기 하부 전극들(BE) 및 상기 상부 전극들(TE)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 각각 포함할 수 있다.

상기 자기터널접합들(MTJ)은 상기 하부 전극들(BE), 상기 도전 패드들(112), 및 상기 콘택들(110)을 통하여 상기 제2 불순물 영역들(102b)에 각각 전기적으로 접속될 수 있다. 도 4a에 도시된 바와 같이, 상기 자기터널접합들(MTJ)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.

상기 자기터널접합들(MTJ)은 상기 하부 전극들(BE)에 각각 접속하는 제1 자성 구조체들(MS1), 및 상기 상부 전극들(TE)에 각각 접속하는 제2 자성 구조체들(MS2)을 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제1 자성 구조체들(MS1)은 제1 고정 자성 패턴들(PL1)을 포함할 수 있고, 상기 제2 자성 구조체들(MS2)은 제1 자유 자성 패턴들(FL1)을 포함할 수 있다(도 5a 참조). 평면적 관점에서, 상기 제1 자성 구조체들(MS1)은 상기 제2 자성 구조체들(MS2)과 각각 중첩될 수 있다.

상기 자기터널접합들(MTJ)은 상기 제1 자성 구조체들(MS1)과 상기 제2 자성 구조체들(MS2) 사이에 배치되는 터널 배리어 패턴들(TBR)을 더 포함할 수 있다. 상기 자기터널접합들(MTJ)은, 이하에서, 도 5a를 참조하여 보다 상세히 설명된다.

상기 자기터널접합들(MTJ)의 측벽들을 덮는 캐핑막(120)이 제공될 수 있다. 상기 캐핑막(120)은 상기 자기터널접합들(MTJ)의 측벽들을 덮으며 연장되어, 상기 상부 전극들(TE)의 측벽들, 상기 하부 전극들(BE)의 측벽들 및 상기 매립 절연층(114)의 상면을 덮을 수 있다. 상기 캐핑막(120)의 상면은, 상기 상부 전극들(TE)의 상면들과 공면을 이룰 수 있다. 상기 캐핑막(120)은 탄탈륨 산화물(tantalum oxide), 마그네슘 산화물(magnesium oxide), 티타늄 산화물(titanium oxide), 지르코늄 산화물(zirconium oxide), 하프늄 산화물(hafnium oxide), 및 아연 산화물(zinc oxide) 중 적어도 하나를 포함할 수 있다.

상기 자기터널접합들(MTJ) 사이에 분리 구조체들(SS)이 개재될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제2 고정 자성 패턴(PL2) 및 제1 절연 패턴(135)을 포함할 수 있다. 상기 제1 절연 패턴들(135)은, 일 예로 실리콘 산화막일 수 있다. 상기 분리 구조체들(SS)은 상기 캐핑막(120)을 사이에 두고 상기 자기터널접합들(MTJ)과 이격될 수 있다. 상기 분리 구조체들(SS)의 상면들은, 상기 상부 전극들(TE)의 상면들과 공면을 이룰 수 있다.

도 4c에 도시된 바와 같이, 상기 제2 고정 자성 패턴들(PL2)은 상기 제1 절연 패턴들(135) 아래에 배치될 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 바닥면들은 상기 캐핑막(120)과 직접 접촉할 수 있다. 즉, 상기 캐핑막(120)은 상기 제2 고정 자성 패턴들(PL2)과 상기 매립 절연층(114) 사이에 개재될 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상기 자기터널접합들(MTJ)의 상면들보다 낮은 레벨에 위치할 수 있다. 상기 제2 고정 자성 패턴들(PL2)은, 이하에서, 도 5a를 참조하여 보다 상세히 설명된다.

도 4a에 도시된 바와 같이, 평면적 관점에서 상기 분리 구조체들(SS)(즉, 상기 제2 고정 자성 패턴들(PL2))은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 이차원 적으로 배열될 수 있다. 나아가, 상기 자기터널접합들(MTJ)과 상기 제2 고정 자성 패턴들(PL2)은 제3 방향(D3)으로 서로 교번적으로 배열될 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 모두 교차하면서 상기 기판(100)의 상면과 평행한 방향일 수 있다. 또한, 상기 제2 방향(D2)을 따라 배열된 상기 제2 고정 자성 패턴들(PL2)은 하나의 행(column)을 이룰 수 있으며, 상기 제2 고정 자성 패턴들(PL2)의 복수개의 행들은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 행들 중 적어도 하나의 행은 상기 소스 라인(SL)과 수직적으로 중첩될 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 행들 및 상기 자기터널접합들(MTJ)의 행들은 상기 제1 방향(D1)을 따라 서로 교번적으로 제공될 수 있다.

상기 매립 절연층(114) 상에, 상기 하부 및 상부 전극들(BE, TE), 상기 자기터널접합들(MTJ), 상기 캐핑막(120) 및 상기 분리 구조체들(SS)을 제외한 빈 공간을 제2 층간 절연막(130)이 채울 수 있다. 도 4b에 도시된 바와 같이, 상기 캐핑막(120)은 상기 제2 층간 절연막(130)과 상기 자기터널접합들(MTJ) 사이에 개재될 수 있다. 상기 제2 층간 절연막(130)의 상면은, 상기 상부 전극들(TE)의 상면들 및 상기 분리 구조체들(SS)의 상면들과 공면을 이룰 수 있다. 상기 제2 층간 절연막(130)은, 일 예로 실리콘 산화막일 수 있다.

본 발명의 일 실시예로, 앞서 설명한 제1 절연 패턴들(135)은 상기 제2 고정 자성 패턴들(PL2)을 정의하기 위해 상기 제2 층간 절연막(130)과 구별한 것으로, 실질적으로 상기 제1 절연 패턴들(135)과 상기 제2 층간 절연막(130)은 일체로서 서로 연결될 수 있다.

상기 제2 층간 절연막(130) 및 상기 분리 구조체들(SS) 상에 제3 층간 절연막(140)및 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제3 층간 절연막(140)내에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)을 따라 서로 이격되고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 방향(D1)을 따라 서로 이격된 복수 개의 상기 상부 전극들(TE)에 접속될 수 있다. 상기 비트 라인들(BL)은 일 예로, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.

도 5a는 본 발명의 일 실시예에 따른 자기터널접합을 설명하기 위한 단면도이다.

도 5a를 참조하면, 자기터널접합(MTJ)은 제1 자성 구조체(MS1), 제2 자성 구조체(MS2) 및 이들 사이의 터널 배리어 패턴(TBR)을 포함할 수 있다. 상기 제1 자성 구조체(MS1) 및 상기 제2 자성 구조체(MS2) 중 어느 하나는 고정된 자화 방향을 갖는 고정층일 수 있고, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하게 변경 가능한 자화방향을 갖는 자유층일 수 있다. 이하, 설명의 간소화를 위하여 상기 제1 자성 구조체(MS1)를 고정층으로, 상기 제2 자성 구조체(MS2)를 자유층으로 설명하나, 이와 반대로, 상기 제1 자성 구조체(MS1)가 자유층으로, 상기 제2 자성 구조체(MS2)가 고정층일 수 있다.

구체적으로, 상기 제1 자성 구조체(MS1)는, 제1 고정 자성 패턴(PL1)을 포함할 수 있다. 즉, 상기 제1 고정 자성 패턴(PL1)은 하부 전극(BE, 도 4b 참조)과 상기 터널 배리어 패턴(TBR) 사이에 배치될 수 있다. 상기 제1 고정 자성 패턴(PL1)은 수직 자성 물질을 포함할 수 있다. 일 예로, 상기 제1 고정 자성 패턴(PL1)은 a) 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), b) 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), c) 코발트철디스프로슘(CoFeDy), d) L10 구조의 FePt, e) L10 구조의 FePd, f) L10 구조의 CoPd, g) L10 구조의 CoPt, h) 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, i) 상술한 a) 내지 h)의 물질들 중의 적어도 하나로 이루어진 합금을 포함할 수 있다. 또는, 상기 제1 고정 자성 패턴(PL1)은 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는, 일 예로, (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.

상기 제2 자성 구조체(MS2)는, 상기 터널 배리어 패턴(TBR) 상의 제1 자유 자성 패턴(FL1)을 포함할 수 있다. 구체적으로, 상기 제1 자유 자성 패턴(FL1)은 상기 터널 배리어 패턴(TBR)과 상기 상부 전극(TE, 도 4b 참조) 사이에 배치될 수 있다. 상기 제1 자유 자성 패턴(FL1)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 상기 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.

이어서, 상기 자기터널접합(MTJ)에 인접하여 제2 고정 자성 패턴(PL2)이 제공될 수 있다. 상기 자기터널접합(MTJ)과 상기 제2 고정 자성 패턴(PL2)의 배치 관계는 앞서 도 4a 내지 도 4c를 참조하여 설명한 바와 같을 수 있다. 상기 제2 고정 자성 패턴(PL2)은 수직 자성 물질을 포함할 수 있고, 이의 구체적인 예는 상기 제1 고정 자성 패턴(PL1)에서 설명한 바와 동일할 수 있다.

상기 제1 및 제2 고정 자성 패턴들(PL1, PL2)은 상기 기판(100)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다. 마찬가지로, 상기 제1 자유 자성 패턴(FL1)의 자화 방향도 상기 기판(100)이 상면에 실질적으로 수직할 수 있다.

구체적으로, 상기 제1 고정 자성 패턴(PL1)은 상기 기판(100)의 상면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 상기 제1 고정 자성 패턴(PL1)은 고정된 제1 자화 방향(MD1)을 가질 수 있다. 마찬가지로, 상기 제2 고정 자성 패턴(PL2)도 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 상기 제2 고정 자성 패턴(PL2)은 고정된 제2 자화 방향(MD2)을 가질 수 있다. 상기 제1 자화 방향(MD1)과 상기 제2 자화 방향(MD2)은 서로 다를 수 있다. 일 예로, 상기 제2 자화 방향(MD2)은 상기 제1 자화 방향(MD1)에 반평행할 수 있다. 따라서, 상기 제1 및 제2 고정 자성 패턴들(PL1, PL2)의 상기 제1 및 제2 자화 방향들(MD1, MD2)에 의해 생성된 자장들이 서로 상쇄되어, 상기 1 및 제2 고정 자성 패턴들(PL1, PL2)에 의한 순 자장(net magnetic field)이 최소화될 수 있다. 그 결과, 상기 상기 1 및 제2 고정 자성 패턴들(PL1, PL2)에 의해 생성된 자장이 상기 제1 자유 자성 패턴(FL1)에 주는 영향력을 최소화할 수 있다.

상기 제1 자유 자성 패턴(FL1)의 자화 방향은 프로그램 동작에 의하여 상기 제1 자화 방향(MD1)에 평행한 방향 또는 반평행한 방향으로 변환될 수 있다. 상기 제1 자유 자성 패턴(FL1)의 자화 방향은 스핀 토크 전송(spin torque transfer (STT)) 프로그램 동작에 의해 변화될 수 있다. 즉, 상기 제1 자유 자성 패턴(FL1)의 자화 방향은 프로그램 전류 내 전자들의 스핀 토크를 이용하여 변화될 수 있다.

본 발명의 실시예들에 있어서, 상기 제2 고정 자성 패턴(PL2)은 상기 자기터널접합들(MTJ) 사이에 제공될 수 있다. 즉, 상기 제2 고정 자성 패턴(PL2)은 상기 제1 고정 자성 패턴(PL1) 및 상기 제1 자유 자성 패턴(FL1)과 수평적으로 이격되어 상기 자기터널접합(MTJ)과 별도로 제공되므로, 상기 자기터널접합(MTJ)의 높이가 낮아질 수 있다. 따라서, 상기 자기터널접합(MTJ)의 형성을 위한 패터닝 공정이 용이하게 수행될 수 있다. 나아가, 상기 제2 고정 자성 패턴(PL2)이 상기 제1 자유 자성 패턴(FL1)의 변화된 자화 방향을 상기 제2 자화 방향(MD2)으로 고정시켜주므로, 상기 자기터널접합(MTJ)의 안정성(stability)이 개선될 수 있다.

도 5b 내지 도 5f는 본 발명의 다른 실시예들에 따른 자기터널접합을 설명하기 위한 단면도들이다. 본 예들에서는, 앞서 도 5a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기터널접합과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 5b를 참조하면, 제2 고정 자성 패턴(PL2)은 고정된 제2 자화 방향(MD2)을 가질 수 있다. 다만, 상기 제2 자화 방향(MD2)은 제1 고정 자성 패턴(PL1)의 제1 자화 방향(MD1)과 수직할 수 있다. 본 실시예에 있어서, 상기 제2 고정 자성 패턴(PL2)의 상기 제2 자화 방향(MD2)은 제1 자유 자성 패턴(FL1)의 자화 방향 스위칭에 영향을 줄 수 있다. 따라서, 상기 제2 고정 자성 패턴(PL2)은 상기 제1 자유 자성 패턴(FL1)의 자화 방향이 상기 제1 자화 방향(MD1)과 반평행하게 스위칭 되는 것을 도와줄 수 있다. 따라서, 자기터널접합(MTJ)의 동작 전류가 감소되고 스피드가 개선될 수 있다.

도 5c를 참조하면, 제2 고정 자성 패턴(PL2)은 고정된 제2 자화 방향(MD2)을 가질 수 있다. 다만, 상기 제2 자화 방향(MD2)은 제1 고정 자성 패턴(PL1)의 제1 자화 방향(MD1)과 평행할 수 있다.

도 5d를 참조하면, 제2 자성 구조체(MS2)는 순차적으로 적층된 제1 자유 자성 패턴(FL1), 비자성 금속 패턴(165) 및 제3 고정 자성 패턴(PL3)을 포함할 수 있다. 상기 제3 고정 자성 패턴(PL3)은 상기 비자성 금속 패턴(165)을 사이에 두고 상기 제1 자유 자성 패턴(FL1)과 이격될 수 있다. 상기 제3 고정 자성 패턴(PL3)은 수직 자성 물질을 포함할 수 있고, 이의 구체적인 예는 앞서 도 5a의 상기 제1 고정 자성 패턴(PL1)에서 설명한 바와 동일할 수 있다. 상기 제3 고정 자성 패턴(PL3)은 고정된 제3 자화 방향(MD3)을 가질 수 있다. 상기 제3 자화 방향(MD3)은, 제2 고정 자성 패턴(PL2)의 제2 자화 방향(MD2)과 평행할 수 있다.

상기 비자성 금속 패턴(165)은 비자성 금속 물질을 포함할 수 있다. 상기 비자성 금속 물질은, 일 예로, Hf, Zr, Ti, Ta, 및 이들의 합금 중 적어도 하나일 수 있다. 상기 비자성 금속 패턴(165)에 의해, 상기 제3 고정 자성 패턴(PL3)은 상기 제1 자유 자성 패턴(FL1)과 결합(couple)될 수 있다. 그러나, 본 발명의 다른 실시예에 따르면, 상기 비자성 금속 패턴(165)은 생략될 수도 있다.

도 5e를 참조하면, 제2 자성 구조체(MS2)는 순차적으로 적층된 제1 자유 자성 패턴(FL1), 비자성 금속 패턴(165) 및 제2 자유 자성 패턴(FL2)을 포함할 수 있다. 상기 제2 자유 자성 패턴(FL2)은 상기 비자성 금속 패턴(165)을 사이에 두고 상기 제1 자유 자성 패턴(FL1)과 이격될 수 있다.

상기 비자성 금속 패턴(165)은 비자성 금속 물질을 포함할 수 있다. 상기 비자성 금속 패턴(165)에 의해, 상기 제2 자유 자성 패턴(FL2)은 상기 제1 자유 자성 패턴(FL1)과 결합(couple)될 수 있고, 이에 따라, 상기 제2 자유 자성 패턴(FL2)은 상기 제1 자유 자성 패턴(FL1)의 자화 방향에 평행한 수직 자화를 가질 수 있다.

상기 제2 자유 자성 패턴(FL2)은 수직 자성 물질을 포함할 수 있고, 이의 구체적인 예는 앞서 도 5a의 상기 제1 자유 자성 패턴(FL1)에서 설명한 바와 동일할 수 있다.

도 5f를 참조하면, 제1 자성 구조체(MS1)는 순차적으로 적층된 피닝 패턴(190), 제1 고정 자성 패턴(PL1)을 포함할 수 있다. 구체적으로, 상기 피닝 패턴(190)은 하부 전극(BE, 도 4b 참조)과 상기 제1 고정 자성 패턴(PL1) 사이에 배치될 수 있다. 본 실시예에 따른 상기 제1 자성 구조체(MS1)는, 도 3a를 참조하여 설명한 제3 유형의 자기터널접합(MTJ3)의 일부를 구성하는 고정 자성 패턴(PL)을 포함하는 자성 구조체일 수 있다. 이에 따라 상기 제1 고정 자성 패턴(PL1)은 고정된 제1 자화 방향(MD1)을 가질 수 있으며, 상기 제1 자화 방향(MD1)은 상기 기판(100)의 상면에 실질적으로 평행할 수 있다. 상기 제1 고정 자성 패턴(PL1)의 상기 제1 자화 방향(MD1)은 상기 피닝 패턴(190)에 의하여 고정될(fixed) 수 있다.

상기 피닝 패턴(190)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 일 예로, 상기 피닝 패턴(190)은 백금망간(PtMn), 이리듐망간(IrMn), 산화망간(MnO), 황화망간(MnS), 망간텔레륨(MnTe) 또는 불화망간(MnF) 등에서 적어도 하나를 포함할 수 있다.

상기 제1 고정 자성 패턴(PL1)은 강자성 물질을 포함할 수 있다. 일 예로, 상기 제1 고정 자성 패턴(PL1)은 CoFeB(cobalt-iron-boron), CoFe(cobalt-iron), NiFe(nickel-iron), CoFePt(cobalt-iron-platinum), CoFePd(cobalt-iron-palladium), CoFeCr(cobalt-iron-chromium), CoFeTb(cobalt-iron-terbium), 또는 CoFeNi(cobalt-iron-nickel) 등에서 적어도 하나를 포함할 수 있다.

제2 자성 구조체(MS2)는 터널 배리어 패턴(TBR) 상의 제1 자유 자성 패턴(FL1)을 포함할 수 있다. 본 실시예에 따른 상기 제2 자성 구조체(MS2)는, 도 3a를 참조하여 설명한, 제3 유형의 자기터널접합(MTJ3)의 일부를 구성하는 자유 자성 패턴(FL)을 포함하는 자성 구조체일 수 있다. 이에 따라, 상기 제1 자유 자성 패턴(FL1)은 상기 기판(100)의 상면에 실질적으로 평행한 자화 방향을 가질 수 있다.

상기 제1 자유 자성 패턴(FL1)은 코발트(Co), 철(Fe) 또는 니켈(Ni) 중에서 적어도 하나를 포함하는 강자성체로 형성될 수 있다. 일 예로, 상기 제1 자유 자성 패턴(FL1)은 CoFeB, CoFe 및/또는 CoFeNi 등을 포함할 수 있다.

이어서, 상기 자기터널접합(MTJ)에 인접하여 제2 고정 자성 패턴(PL2)이 제공될 수 있다. 상기 제2 고정 자성 패턴(PL2)은 수평 자성 물질을 포함할 수 있고, 이의 구체적인 예는 상기 제1 고정 자성 패턴(PL1)에서 설명한 바와 동일할 수 있다.

상기 제2 고정 자성 패턴(PL2)은 고정된 제2 자화 방향(MD2)을 가질 수 있다. 일 예로, 상기 제1 자화 방향(MD1)과 상기 제2 자화 방향(MD2)은 서로 반평행할 수 있다. 그러나 다른 예로, 상기 제1 자화 방향(MD1)과 상기 제2 자화 방향(MD2)은 서로 평행할 수 있으며, 특별히 제한되는 것은 아니다(도 5c 참조).

도 5g를 참조하면, 제2 고정 자성 패턴(PL2)은 고정된 제2 자화 방향(MD2)을 가질 수 있다. 다만, 도 5f에서 설명한 바와 달리, 상기 제2 자화 방향(MD2)은 제1 고정 자성 패턴(PL1)의 제1 자화 방향(MD1)과 수직할 수 있다.

도 6a 내지 도 8b는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 8a는 도 4a의 I-I'에 따른 단면도들이고, 도 6b 내지 도 8b는 도 4a의 II-II'에 따른 단면도들이다.

도 4a, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 선택 소자들이 형성될 수 있다. 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 셀 게이트 전극들(CG)을 포함할 수 있다. 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되도록 형성될 수 있다. 셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 형성될 수 있다.

격리 게이트 전극들(IG)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 형성될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 형성될 수 있다.

구체적으로, 상기 셀 및 격리 게이트 전극들(CG, IG)을 형성하는 것은, 게이트 리세스 영역들을 형성하는 것을 포함할 수 있다. 상기 게이트 리세스 영역들은, 상기 기판(100) 내에 상기 제1 방향(D1)을 따라 서로 이격되고 상기 제2 방향(D2)으로 연장되도록 형성될 수 있다. 이어서, 상기 게이트 리세스 영역들을 채우는 상기 셀 및 격리 게이트 유전막들(101c, 101i) 및 상기 셀 및 격리 게이트 전극들(CG, IG)이 형성될 수 있다.

게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 형성될 수 있다. 상기 게이트 하드 마스크 패턴들(104)은 상기 게이트 리세스 영역들의 남은 공간을 모두 채울 수 있다. 평탄화 공정에 의해, 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.

제1 및 제2 불순물 영역들(102a, 102b)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(102a, 102b)은 상기 기판(100)의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.

한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 형성될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 제1 불순물 영역(102a)에 전기적으로 접속되도록 형성될 수 있다. 상기 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.

상기 기판(100) 상에 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮는 제1 층간 절연막(106)이 형성될 수 있다. 상기 제1 층간 절연막(106)을 관통하여 상기 제2 불순물 영역들(102b)에 접속되는 콘택들(110)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(106)은 실리콘 산화막일 수 있고, 화학 기상 증착(Chemical Vapor Deposition)으로 형성될 수 있다. 상기 콘택들(110)은, 상기 소스 라인(SL)이 제공되지 않은 상기 제2 불순물 영역들(102b)에 접속되도록 형성될 수 있다. 상기 콘택들(110)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.

상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 형성될 수 있고, 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 형성될 수 있다. 일 예로, 상기 매립 절연층(114)은 실리콘 질화물을 포함할 수 있고, 화학 기상 증착(Chemical Vapor Deposition)으로 형성될 수 있다. 상기 도전 패드들(112)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 평탄화 공정에 의해, 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.

상기 도전 패드들(112) 및 상기 매립 절연층(114) 상에 하부 전극막(BEa) 및 자기터널접합막(MTJa)이 차례로 형성될 수 있다. 상기 하부 전극막(BEa)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 자기터널접합막(MTJa)은 상기 하부 전극막(BEa) 상에 차례로 증착된 제1 자성막(MS1a), 터널 배리어막(TBRa), 및 제2 자성막(MS2a)을 포함할 수 있다. 상기 자기터널접합막(MTJa) 상에 금속 마스크막이 형성될 수 있고, 상기 금속 마스크막을 패터닝하여 상부 전극들(TE)이 형성될 수 있다. 상기 금속 마스크막은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 상부 전극들(TE)은 일 예로, 이온 빔 식각 공정 또는 건식 식각 공정을 수행하여 형성될 수 있다. 상기 상부 전극들(TE)은, 평면적 관점에서, 상기 도전 패드들(112)과 중첩되도록 형성될 수 있다.

도 4a, 도 7a 및 도 7b를 참조하면, 상기 상부 전극들(TE)을 식각 마스크로 상기 자기터널접합막(MTJa) 및 상기 하부 전극막(BEa)을 패터닝하여, 자기터널접합들(MTJ) 및 하부 전극들(BE)이 형성될 수 있다.

상기 자기터널접합들(MTJ)은 상기 하부 전극들(BE)에 각각 접속하는 제1 자성 구조체들(MS1), 상기 상부 전극들(TE)에 각각 접속하는 제2 자성 구조체들(MS2), 및 상기 제1 자성 구조체들(MS1)과 상기 제2 자성 구조체들(MS2) 사이에 배치되는 터널 배리어 패턴들(TBR)을 포함할 수 있다. 상기 자기터널접합들(MTJ)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 자기터널접합들(MTJ)은 상기 도전 패드들(112)과 중첩되도록 형성될 수 있다.

상기 자기터널접합들(MTJ)이 형성된 후, 상기 자기터널접합들(MTJ) 상에 캐핑막(120)이 형성될 수 있다. 상기 캐핑막(120)은 상기 자기터널접합들(MTJ) 및 상기 하부 전극들(BE)의 측벽들 및 상기 매립 절연층(114)의 상면을 덮도록 형성될 수 있다. 상기 캐핑막(120)은 금속 산화막일 수 있고, 화학 기상 증착 공정을 수행하여 형성될 수 있다.

도 4a, 도 8a 및 도 8b를 참조하면, 상기 캐핑막(120) 상에 제2 층간 절연막(130)이 형성될 수 있다. 상기 제2 층간 절연막(130)은, 일 예로 실리콘 산화막일 수 있다. 상기 제2 층간 절연막(130) 상에 개구부들을 포함하는 포토 마스크(PM)가 형성될 수 있다. 상기 개구부들은 도 4a에 나타난 제2 고정 자성 패턴(PL2)과 수직적으로 중첩되도록 형성될 수 있다. 상기 포토 마스크(PM)를 식각 마스크로 하여 상기 제2 층간 절연막(130)을 식각하여, 상기 제2 층간 절연막(130)을 관통하는 홀들(136)이 형성될 수 있다. 상기 홀들(136)은 상기 자기터널접합들 사이의 공간들을 노출할 수 있다. 상기 홀들(136)을 형성한 후, 상기 포토 마스크(PM)를 제거할 수 있다.

도 4a, 도 4b 및 도 4c를 다시 참조하면, 상기 홀들(136)을 채우는 분리 구조체들(SS)이 형성될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제2 고정 자성 패턴(PL2) 및 제1 절연 패턴(135)을 포함할 수 있다.

먼저, 상기 홀들(136) 내에 자성 물질을 증착하여 제2 고정 자성 패턴들(PL2)을 형성할 수 있다. 상기 제2 고정 자성 패턴들(PL2)은 상기 홀들(136)의 하부를 채울 수 있다. 평면적 관점에서, 상기 제2 고정 자성 패턴들(PL2)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 이차원 적으로 배열될 수 있다. 나아가, 상기 자기터널접합들(MTJ)과 상기 제2 고정 자성 패턴들(PL2)은 제3 방향(D3)으로 서로 교번적으로 배열될 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 모두 교차하면서 상기 기판(100)의 상면과 평행한 방향일 수 있다.

상기 홀들(136)의 상부를 채우는 절연막(미도시)이 형성될 수 있다. 상기 절연막은, 일 예로 실리콘 산화막일 수 있다. 상기 절연막은 상기 홀들(136)을 채우며 상기 제2 층간 절연막(130)을 덮을 수 있다.

이 후, 상기 상부 전극들(TE)이 노출될 때까지 상기 절연막 및 상기 제2 층간 절연막(130)을 평탄화하여, 제1 절연 패턴들(135)이 형성될 수 있다. 상기 평탄화 공정에 의하여, 상기 상부 전극들(TE)의 상면들 상의 상기 캐핑막(120)이 함께 제거될 수 있다. 상기 평탄화 공정에 의해 상기 상부 전극들(TE)의 상면들은 상기 제2 층간 절연막(130)의 상면 및 상기 제1 절연 패턴들(135)의 상면들과 실질적으로 공면을 이룰 수 있다.

상기 제2 층간 절연막(130) 상에 제3 층간 절연막(140)이 형성될 수 있다. 이어서, 상기 제3 층간 절연막(140)내에 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 서로 이격되고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 방향(D1)을 따라 서로 이격된 복수 개의 상기 상부 전극들(TE)에 접속될 수 있다. 상기 비트 라인들(BL)은 일 예로, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.

실시예 2

도 9는 본 발명의 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 4a, 도 4b 및 도 9를 참조하면, 매립 절연층(114) 내에 리세스 영역들이 정의될 수 있다. 즉 앞서 도 4c를 참조하여 설명한 바와 달리, 제3 방향(D3)으로 이격된 한 쌍의 자기터널접합들(MTJ) 사이의 공간에 리세스 영역이 제공될 수 있다. 다만, 앞서 도 4b를 참조하여 설명한 바와 같이, 제1 방향(D1)으로 이격된 한 쌍의 자기터널접합들(MTJ) 사이의 공간에는 리세스 영역이 정의되지 않을 수 있다.

상기 리세스 영역들을 채우는 제2 고정 자성 패턴들(PL2)이 제공될 수 있다. 보다 구체적으로, 상기 리세스 영역들은 캐핑막(120) 및 상기 제2 고정 자성 패턴(PL2)에 의해 완전히 채워질 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 바닥면들은 상기 캐핑막(120)과 직접 접촉할 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상기 매립 절연층(114)과 실질적으로 공면을 이룰 수 있다.

본 실시예에서, 제1 절연 패턴들(135)은 제2 층간 절연막(130)과 동시에 일체로 형성될 수 있으므로, 상기 제1 절연 패턴들(135)과 상기 제2 층간 절연막(130)은 하나의 절연막을 구성할 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

도 10은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 것으로, 도 4a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 6a 내지 도 8b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 4a, 도 7a 및 도 10을 참조하면, 도 4a, 도 6a 및 도 6b를 참조하여 설명한 결과물 상에 상부 전극들(TE)을 식각 마스크로 자기터널접합막(MTJa) 및 하부 전극막(BEa)을 패터닝하여, 자기터널접합들(MTJ) 및 하부 전극들(BE)이 형성될 수 있다.

도 4a를 참조하면, 제3 방향(D3)으로 이격된 한 쌍의 자기터널접합들(MTJ) 사이의 거리는, 제1 방향(D1)으로 이격된 한 쌍의 자기터널접합들(MTJ) 사이의 거리보다 더 클 수 있다. 따라서, 상기 패터닝 공정 동안 상기 제3 방향(D3)으로 이격된 상기 한 쌍의 자기터널접합들(MTJ) 사이의 공간이 과식각 될 수 있다. 과식각의 결과로서, 상기 한 쌍의 자기터널접합들(MTJ) 사이의 매립 절연층(114) 내에 리세스 영역이 형성될 수 있다.

상기 자기터널접합들(MTJ)이 형성된 후, 상기 자기터널접합들(MTJ) 상에 캐핑막(120)이 형성될 수 있다. 상기 캐핑막(120)은 상기 리세스 영역들 내로 연장되어, 상기 리세스 영역들의 측벽들 및 바닥면들을 덮을 수 있다. 상기 리세스 영역들 내에 제공된 상기 캐핑막(120)의 상면은, 상기 제1 방향(D1)으로 이격된 상기 한 쌍의 자기터널접합들(MTJ) 사이의 상기 캐핑막(120)의 상면보다 더 낮은 레벨에 위치할 수 있다.

도 4a, 도 4b 및 도 9를 다시 참조하면, 상기 리세스 영역들의 상부들을 채우는 제2 고정 자성 패턴들(PL2)이 형성될 수 있다. 먼저, 상기 캐핑막(120) 상에 자성 물질을 증착하여 자성층을 형성할 수 있다. 이어서, 상기 자성층을 에치백하여 상기 리세스 영역들 내에만 제2 고정 자성 패턴들(PL2)을 국부적으로 형성할 수 있다. 앞서 설명한 바와 같이, 상기 리세스 영역들 내의 상기 캐핑막(120)의 상면은 인접하는 캐핑막(120)의 상면들보다 더 낮은 레벨에 위치할 수 있다. 따라서, 상기 에치백 공정을 통하여 상기 자성층이 상기 리세스 영역들 내에만 잔존할 수 있다.

상기 에치백 공정을 통하여, 각각의 상기 제2 고정 자성 패턴들(PL2)은 상기 제3 방향(D3)으로 이격된 상기 한 쌍의 자기터널접합들(MTJ) 사이의 공간에 자기 정렬(self-aligned)될 수 있다. 즉, 평면적 관점에서, 상기 자기터널접합들(MTJ) 및 상기 제2 고정 자성 패턴들(PL2)은 상기 제3 방향(D3)으로 서로 교번적으로 배열될 수 있다.

후속으로, 제2 층간 절연막(130), 제3 층간 절연막(140)및 비트 라인들(BL)이 형성될 수 있다. 다만 본 실시예에서, 상기 제2 고정 자성 패턴들(PL2) 상의 상기 제2 층간 절연막(130)의 일부분들은 제1 절연 패턴들(135)로 정의될 수 있다. 그 외 구체적인 설명은 앞서 도 4a, 도 4b 및 도 4c를 참조하여 설명한 바와 같다.

실시예 3

도 11은 본 발명의 또 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 4a, 도 4b 및 도 11을 참조하면, 자기터널접합들(MTJ) 사이에 분리 구조체들(SS)이 개재될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제1 절연 패턴(135), 제2 고정 자성 패턴(PL2) 및 제2 절연 패턴(137)을 포함할 수 있다. 즉, 상기 제2 고정 자성 패턴들(PL2)은, 상기 제1 절연 패턴들(135) 및 상기 제2 고정 자성 패턴들(PL2) 사이에 개재될 수 있다.

일 예로, 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상기 자기터널접합들(MTJ)의 상면들보다 낮은 레벨에 위치할 수 있고, 상기 제2 고정 자성 패턴들(PL2)의 바닥면들은 상기 자기터널접합들(MTJ)의 바닥면들보다 높은 레벨에 위치할 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

본 실시예에 따른 자기 기억 소자의 제조방법을 설명한다. 본 예에서는, 앞서 도 6a 내지 도 8b를 참조하여 설명한 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.

도 4a, 도 4b 및 도 11을 다시 참조하면, 도 4a, 도 8a 및 도 8b를 참조하여 설명한 결과물 상에 홀들(136)을 채우는 분리 구조체들(SS)이 형성될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제1 절연 패턴(135), 제2 고정 자성 패턴(PL2) 및 제2 절연 패턴(137)을 포함할 수 있다.

먼저, 상기 홀들(136)의 하부에 절연막을 증착하여, 상기 제1 절연 패턴들(135)을 형성할 수 있다. 상기 제1 절연 패턴들(135) 상에 자성 물질을 증착하여, 상기 제2 고정 자성 패턴들(PL2)을 형성할 수 있다. 상기 제2 고정 자성 패턴들(PL2) 상에 다시 절연막을 증착할 수 있다. 후속으로, 상부 전극들(TE)이 노출될 때까지 평탄화 공정을 수행하여 상기 분리 구조체들(SS)을 형성할 수 있다.

실시예 4

도 12는 본 발명의 또 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 4a, 도 4b 및 도 12를 참조하면, 자기터널접합들(MTJ) 사이에 분리 구조체들(SS)이 개재될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제1 절연 패턴(135) 및 제2 고정 자성 패턴(PL2)을 포함할 수 있다. 즉, 상기 제2 고정 자성 패턴들(PL2)은, 상기 제1 절연 패턴들(135)을 사이에 두고 상기 기판(100)과 수직적으로 이격될 수 있다.

일 예로, 상기 제2 고정 자성 패턴들(PL2)의 바닥면들은 상기 자기터널접합들(MTJ)의 바닥면들보다 높은 레벨에 위치할 수 있다. 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상부 전극들(TE)의 상면들과 실질적으로 공면을 이룰 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

도 4a, 도 4b 및 도 11을 다시 참조하면, 도 4a, 도 8a 및 도 8b를 참조하여 설명한 결과물 상에 홀들(136)을 채우는 분리 구조체들(SS)이 형성될 수 있다. 각각의 상기 분리 구조체들(SS)은 순차적으로 적층된 제1 절연 패턴(135) 및 제2 고정 자성 패턴(PL2)을 포함할 수 있다.

먼저, 상기 홀들(136)의 하부에 절연막을 증착하여, 상기 제1 절연 패턴들(135)을 형성할 수 있다. 이어서, 상기 제1 절연 패턴들(135) 상에 자성 물질을 증착하여, 상기 제2 고정 자성 패턴들(PL2)을 형성할 수 있다. 이때, 상부 전극들(TE)이 노출될 때까지 평탄화 공정을 수행하여 상기 분리 구조체들(SS)을 형성할 수 있다.

실시예 5

도 13은 본 발명의 또 다른 실시예에 따른 자기 기억 소자에 관한 것으로, 도 4a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 4a, 도 4b 및 도 13을 참조하면, 자기터널접합들(MTJ) 사이에 분리 구조체들(SS)이 개재될 수 있다. 각각의 상기 분리 구조체들(SS)은 제2 고정 자성 패턴(PL2)을 포함할 수 있다. 즉, 상기 분리 구조체들(SS)은 상기 제2 고정 자성 패턴들(PL2)로만 이루어질 수 있다.

일 예로, 상기 제2 고정 자성 패턴들(PL2)의 바닥면들은 상기 자기터널접합들(MTJ)의 바닥면들보다 낮은 레벨에 위치할 수 있고, 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상기 자기터널접합들(MTJ)의 상면들보다 높은 레벨에 위치할 수 있다. 나아가, 상기 제2 고정 자성 패턴들(PL2)의 상면들은 상부 전극들(TE)의 상면들과 실질적으로 공면을 이룰 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

도 4a, 도 4b 및 도 11을 다시 참조하면, 도 4a, 도 8a 및 도 8b를 참조하여 설명한 결과물 상에 홀들(136)을 채우는 분리 구조체들(SS)이 형성될 수 있다. 각각의 상기 분리 구조체들(SS)은 제2 고정 자성 패턴(PL2)을 포함할 수 있다.

먼저, 상기 홀들(136)을 완전히 채우는 자성 물질을 증착할 수 있다. 상부 전극들(TE)이 노출될 때까지 상기 자성 물질을 평탄화 하여, 상기 제2 고정 자성 패턴들(PL2)을 형성할 수 있다.

실시예 6

도 14a는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 평면도이다. 도 14b는 도 14a의 I-I'에 따른 단면도이고, 도 14c는 도 14a의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 14a 내지 도 14c를 참조하면, 자기터널접합들(MTJ) 사이에 분리 구조체(SS)가 개재될 수 있다. 상기 분리 구조체(SS)는 순차적으로 적층된 제2 고정 자성 패턴(PL2) 및 제1 절연 패턴(135)을 포함할 수 있다. 앞서 도 4a 내지 도 4c를 참조하여 설명한 바와 달리, 본 실시예에서 상기 분리 구조체(SS)는 일체로 연장되어 상기 자기터널접합들(MTJ) 사이의 공간을 채울 수 있다. 즉, 평면적 관점에서, 상기 분리 구조체(SS)는 상기 자기터널접합들(MTJ) 사이의 공간으로 연장되어, 각각의 상기 자기터널접합들(MTJ)의 측벽들을 둘러쌀 수 있다. 따라서 도 14b를 참조하면, 제1 방향(D1)에 따른 단면 상에도, 상기 제2 고정 자성 패턴(PL2)이 상기 자기터널접합들(MTJ) 사이에 제공될 수 있다.

본 실시예에서, 앞서 도 4a 내지 도 4c를 참조하여 설명한 바와 달리 제2 층간 절연막(130)은 생략되고 상기 제1 절연 패턴(135)이 상기 자기터널접합들(MTJ) 사이의 공간을 채울 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

도 14a 내지 도 14c를 다시 참조하면, 도 4a, 도 7a 및 도 7b를 참조하여 설명한 결과물 상에 자성 물질을 증착하여 제2 고정 자성 패턴(PL2)이 형성될 수 있다. 증착된 상기 자성 물질에 에치백 공정을 수행함으로써, 상기 자기터널접합들(MTJ) 사이 공간의 하부에 상기 제2 고정 자성 패턴(PL2)을 형성할 수 있다. 평면적 관점에서, 상기 제2 고정 자성 패턴들(PL2)은 상기 자기터널접합들(MTJ)의 측벽들을 둘러쌀 수 있다.

이어서, 상기 제2 고정 자성 패턴(PL2), 상기 자기터널접합들(MTJ) 및 상기 캐핑막(120)을 덮는 절연막이 형성될 수 있다. 이 후, 상부 전극들(TE)이 노출될 때까지 상기 절연막을 평탄화하여, 제1 절연 패턴(135)이 형성될 수 있다. 평면적 관점에서, 상기 제1 절연 패턴(135)은 상기 제2 고정 자성 패턴(PL2) 과 마찬가지로 상기 자기터널접합들(MTJ)의 측벽들을 둘러쌀 수 있다. 상기 제2 고정 자성 패턴(PL2) 및 상기 제1 절연 패턴(135)은 분리 구조체(SS)를 구성할 수 있다.

상기 제1 절연 패턴(135) 상에 제3 층간 절연막(140)이 형성될 수 있다. 이어서, 상기 제3 층간 절연막(140)내에 비트 라인들(BL)이 형성될 수 있다. 그 외 구체적인 설명은 앞서 도 4a, 도 4b 및 도 4c를 참조하여 설명한 바와 같다.

실시예 7

도 15a 및 도 15b는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 단면도들이다. 도 15a는 도 14a의 I-I'에 따른 단면도이고, 도 15b는 도 14a의 II-II'에 따른 단면도이고, 본 예에서는, 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 14a, 도 15a 및 도 15b를 참조하면, 하부 전극들(BE) 사이에 제2 고정 자성 패턴(PL2)이 제공될 수 있다. 상기 제2 고정 자성 패턴(PL2)의 상면은 상기 하부 전극들(BE)의 상면들과 실질적으로 공면을 이룰 수 있고, 상기 제2 고정 자성 패턴(PL2)의 바닥면은 상기 하부 전극들(BE)의 바닥면들과 실질적으로 공면을 이룰 수 있다. 상기 제2 고정 자성 패턴(PL2)과 상기 하부 전극들(BE) 사이에는 베리어막(미도시)이 더 개재될 수 있으나, 특별히 제한되는 것은 아니다.

평면적 관점에서, 앞서 도 4a 내지 도 4c를 참조하여 설명한 바와 달리, 본 실시예에서 상기 제2 고정 자성 패턴(PL2)은 일체로 자기터널접합들(MTJ) 사이로 연장될 수 있다. 즉, 상기 제2 고정 자성 패턴(PL2)은 상기 자기터널접합들(MTJ)과 수직적으로 중첩되지 않을 수 있다.

상기 자기터널접합들(MTJ)의 측벽들을 덮는 캐핑막(120)이 제공될 수 있다. 상기 캐핑막(120)은 상기 자기터널접합들(MTJ)의 측벽들을 덮으며 연장되어, 상기 제2 고정 자성 패턴(PL2)의 상면을 덮을 수 있다.

상기 캐핑막(120) 상에 제2 층간 절연막(130)이 배치되어, 상기 자기터널접합들(MTJ) 사이의 공간을 채울 수 있다. 상기 제2 층간 절연막(130)의 상면은 상부 전극들(TE)의 상면들과 실질적으로 공면을 이룰 수 있다. 그 외, 본 실시예에 따른 자기 기억 소자의 구체적인 설명은 앞서 도 4a 내지 도 4c를 참조하여 설명한 것과 동일할 수 있다.

도 16a 내지 도 18b는 본 발명의 또 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 16a 내지 도 18a는 도 14a의 I-I'에 따른 단면도들이고, 도 16b 내지 도 18b는 도 14a의 II-II'에 따른 단면도들이다. 본 예에서는, 앞서 도 6a 내지 도 8b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 14a, 도 16a 및 도 16b를 참조하면, 도전 패드들(112) 및 매립 절연층(114) 상에 하부 전극들(BE) 및 제2 고정 자성 패턴(PL2)이 형성될 수 있다. 상기 하부 전극들(BE)은 하부 전극막을 형성한 뒤, 이를 패터닝하여 형성될 수 있다. 상기 하부 전극들(BE)은, 후속으로 형성될 자기터널접합들(MTJ)의 평면적 위치와 중첩되도록 형성될 수 있다.

자성 물질을 증착하여, 상기 하부 전극들(BE) 사이의 공간을 채울 수 있다. 상기 하부 전극들(TE)이 노출될 때까지 상기 자성 물질을 평탄화하여, 상기 제2 고정 자성 패턴(PL2)을 형성할 수 있다. 상기 제2 고정 자성 패턴(PL2)은 일체로서 상기 하부 전극들(TE) 사이의 공간을 채울 수 있다. 평면적 관점에서, 상기 제2 고정 자성 패턴(PL2)은 각각의 상기 하부 전극들(TE)의 측벽들을 둘러쌀 수 있다. 즉, 상기 제2 고정 자성 패턴(PL2)은 격자(grating) 형태를 가질 수 있다.

도 14a, 도 17a 및 도 17b를 참조하면, 상기 하부 전극들(BE) 및 상기 제2 고정 자성 패턴(PL2) 상에 자기터널접합막(MTJa)이 형성될 수 있다. 상기 자기터널접합막(MTJa)은, 상기 하부 전극들(BE) 및 상기 제2 고정 자성 패턴(PL2) 상에 차례로 증착된 제1 자성막(MS1a), 터널 배리어막(TBRa), 및 제2 자성막(MS2a)을 포함할 수 있다. 상기 자기터널접합막(MTJa) 상에 마스크로 상부 전극들(TE)이 형성될 수 있다.

도 14a, 도 18a 및 도 18b를 참조하면, 상기 상부 전극들(TE)을 식각 마스크로 상기 자기터널접합막(MTJa)을 패터닝하여, 자기터널접합들(MTJ)이 형성될 수 있다. 이어서, 상기 자기터널접합들(MTJ) 상에 캐핑막(120)이 형성될 수 있다. 상기 캐핑막(120)은 상기 자기터널접합들(MTJ)의 측벽들을 덮으며 연장되어, 상기 제2 고정 자성 패턴(PL2)의 상면을 덮을 수 있다.

도 14a, 도 15a 및 도 15b를 다시 참조하면, 상기 캐핑막(120) 상에 제2 층간 절연막(130)이 형성될 수 있다. 나아가, 상기 제2 층간 절연막(130) 상에 제3 층간 절연막(140)이 형성될 수 있다. 이어서, 상기 제3 층간 절연막(140)내에 비트 라인들(BL)이 형성될 수 있다. 그 외 구체적인 설명은 앞서 도 4a, 도 4b 및 도 4c를 참조하여 설명한 바와 같다.

적용예

도 19 및 도 20은 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.

도 19를 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.

도 20을 참조하면, 본 발명의 실시예들에 따른 자기 기억 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 자기 기억 소자를 포함할 수 있다.

상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.

본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.

Claims

기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 및
상기 자기터널접합들 사이에 개재된 분리 구조체를 포함하되,
상기 분리 구조체는 적층된 제2 고정 자성 패턴 및 제1 절연 패턴을 포함하는 반도체 소자.
제1항에 있어서,
상기 자기터널접합들의 측벽들을 덮는 캐핑막을 더 포함하되,
상기 자기터널접합들과 상기 제2 고정 자성 패턴은 캐핑막을 사이에 두고 서로 이격된 반도체 소자.
제2항에 있어서,
상기 캐핑막은 연장되어 상기 분리 구조체와 상기 기판 사이에 개재되고,
상기 제2 고정 자성 패턴의 바닥면은 상기 캐핑막과 직접 접촉하는 반도체 소자.
제1항에 있어서,
상기 분리 구조체는 제2 절연 패턴을 더 포함하고,
상기 제2 절연 패턴은 상기 제2 고정 자성 패턴을 사이에 두고 상기 제1 절연 패턴과 수직적으로 이격된 반도체 소자.
제1항에 있어서,
상기 자기터널접합들의 아래에 배치된 하부 전극들; 및
상기 자기터널접합들의 위에 배치된 상부 전극들을 더 포함하고,
평면적 관점에서, 상기 자기터널접합들은 상기 하부 전극들 중 대응하는 하부 전극들과 각각 중첩하고, 상기 상부 전극들 중 대응하는 상부 전극들과 각각 중첩하는 반도체 소자.
제5항에 있어서,
상기 제2 고정 자성 패턴은 상기 제1 절연 패턴 상에 적층되고,
상기 제2 고정 자성 패턴의 상면은 상기 상부 전극들의 상면들과 공면을 이루는 반도체 소자.
제1항에 있어서,
각각의 상기 자기터널접합들은 제3 고정 자성 패턴을 더 포함하고,
상기 제1 고정 자성 패턴 및 상기 제3 고정 자성 패턴은 상기 자유 자성 패턴을 사이에 두고 서로 수직적으로 이격된 반도체 소자.
제1항에 있어서,
상기 제2 고정 자성 패턴은 상기 자기터널접합들 사이에서 복수개로 제공되되,
복수개의 상기 제2 고정 자성 패턴들은 서로 이격되어 배치되고,
평면적 관점에서, 상기 자기터널접합들 및 상기 제2 고정 자성 패턴들은 일 방향으로 서로 교번적으로 배열되는 반도체 소자.
제1항에 있어서,
평면적 관점에서, 상기 분리 구조체는 상기 자기터널접합들 사이의 공간으로 연장되어 각각의 상기 자기터널접합들의 측벽들을 둘러싸는 반도체 소자.
기판 상에 서로 이격되어 배치되며, 각각 자유 자성 패턴, 제1 고정 자성 패턴, 및 이들 사이의 터널 배리어 패턴을 포함하는 자기터널접합들; 및
서로 이격되어 배치되며, 상기 자기터널접합들 사이에 개재된 제2 고정 자성 패턴들을 포함하되,
평면적 관점에서, 상기 자기터널접합들 및 상기 제2 고정 자성 패턴들은 일 방향으로 서로 교번적으로 배열되는 반도체 소자.