KR102105702B1 - 자기 기억 소자 - Google Patents

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Abstract

자기 기억 소자가 제공된다. 자기 기억 소자는, 기판 상에 서로 이격되어 배치되는 복수 개의 제1 자성 패턴들, 상기 제1 자성 패턴들 사이에 배치되어 상기 제1 자성 패턴들을 정의하는 제1 절연 패턴, 및 상기 제1 자성 패턴들 및 상기 제1 절연 패턴을 덮는 터널 배리어막을 포함한다. 상기 제1 절연 패턴은 상기 제1 자성 패턴들을 구성하는 자성 원소와 동일한 자성 원소를 포함한다.

Description

자기 기억 소자{MAGNETIC MEMORY DEVICES}
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 자기터널접합을 구비하는 자기 기억 소자에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체들과 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체들의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체들의 자화 방향들이 서로 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 자기 기억 소자를 제공하는데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상에 서로 이격되어 배치되는 복수 개의 제1 자성 패턴들, 상기 제1 자성 패턴들 사이에 배치되어 상기 제1 자성 패턴들을 정의하는 제1 절연 패턴, 및 상기 제1 자성 패턴들 및 상기 제1 절연 패턴을 덮는 터널 배리어막을 포함하되, 상기 제1 절연 패턴은 상기 제1 자성 패턴들을 구성하는 자성 원소와 동일한 자성 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴은 산소를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴의 전기 전도도는 상기 제1 자성 패턴들의 전기 전도도보다 낮을 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴은 불순물을 더 포함하되, 상기 불순물은 He, P, As, B, 및 C 중 적어도 하나일 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴은 비자성 특성을 가질 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴의 상면은 상기 제1 자성 패턴들의 각각의 상면과 실질적으로 공면을 이루고, 상기 제1 절연 패턴의 하면은 상기 제1 자성 패턴들의 각각의 하면과 실질적으로 공면을 이룰 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 제1 자성 패턴들에 각각 접속하는 복수 개의 하부 전극들, 및 상기 하부 전극들 사이에 배치되어 상기 하부 전극들을 정의하는 제2 절연 패턴을 더 포함하되, 상기 하부 전극들의 각각은, 상기 제1 자성 패턴들의 각각을 사이에 두고 상기 터널 배리어로부터 이격되고, 상기 제2 절연 패턴은 상기 하부 전극들을 구성하는 원소와 동일한 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 절연 패턴은 상기 하부 전극들을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 절연 패턴은 산소를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 절연 패턴의 전기 전도도는 상기 하부 전극들의 전기 전도도보다 낮을 수 있다.
일 실시예에 따르면, 상기 제2 절연 패턴의 상면은 상기 하부 전극들의 각각의 상면과 실질적으로 공면을 이루고, 상기 제2 절연 패턴의 하면은 상기 하부 전극들의 각각의 하면과 실질적으로 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 제1 절연 패턴은 상기 제2 절연 패턴과 접할 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 기판 상에 서로 이격되어 배치되는 복수 개의 제2 자성 패턴들, 및 상기 제2 자성 패턴들에 각각 접속하는 복수 개의 상부 전극들을 더 포함하되, 상기 제2 자성 패턴들의 각각은, 상기 터널 배리어막을 사이에 두고 상기 제1 자성 패턴들의 각각으로부터 이격되고, 평면적 관점에서 상기 제1 자성 패턴들의 각각과 중첩할 수 있다.
본 발명에 따른 자기 기억 소자는, 상기 터널 배리어막 상에 배치되고, 상기 제1 자성 패턴들 및 상기 제1 절연 패턴을 덮는 상부 전극막, 및 상기 터널 배리어막과 상기 상부 전극막 사이에 배치되고, 상기 제1 자성 패턴들 및 상기 제1 절연 패턴을 덮는 제2 자성막을 더 포함하되, 상기 터널 배리어막은 상기 제1 자성 패턴들과 상기 제2 자성막 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 자성 패턴들은 상기 기판과 상기 터널 배리어막 사이에 배치되고, 상기 제1 자성 패턴들의 각각은 변경 가능한 자화 방향을 가질 수 있다.
본 발명의 개념에 따르면, 하부 전극막 및 제1 자성막을 패터닝함 없이, 상기 하부 전극막 및 상기 제1 자성막의 각각의 소정의 영역에 산소를 선택적으로 제공함으로써, 제1 절연 패턴 및 제2 절연 패턴이 형성될 수 있다. 이에 따라, 상기 제1 절연 패턴에 의해 전기적으로 그리고 자기적으로 격리되는 제1 자성 패턴들, 및 상기 제2 절연 패턴에 의해 전기적으로 격리되는 하부 전극들이, 물리적인 식각 공정 없이 용이하게 형성될 수 있다.
더하여, 터널 배리어막의 식각이 요구되지 않으므로, 상기 하부 전극막 및 상기 제1 자성막을 구성하는 금속성 물질이 상기 터널 배리어막을 식각하여 형성된 터널 배리어 패턴의 측벽에 재증착되어 나타나는 기술적 문제들(일 예로, 상부 및 하부 자성 패턴들 사이의 전기적 단락)이 억제될 수 있다. 따라서, 우수한 신뢰성을 갖는 자기 기억 소자가 제공될 수 있다.
도 1a 및 도 2a는 본 발명의 개념에 따른 자기 기억 소자의 제조방법을 개략적으로 설명하기 위한 평면도들이다.
도 1b 및 도 2b는 각각 도 1a 및 도 2a의 A-A'에 따른 단면도들이다.
도 3은 본 발명의 제1 및 제2 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 4a는 본 발명의 제1 실시예에 따른 자기 기억 소자의 평면도이다.
도 4b는 도 4a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다.
도 6 내지 도 8은 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 4a의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 9a는 본 발명의 제2 실시예에 따른 자기 기억 소자의 평면도이다.
도 9b는 도 9a의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 10 내지 도 14는 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 9a의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 15는 본 발명의 제3 실시예에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 16a는 본 발명의 제3 실시예에 따른 자기 기억 소자의 평면도이다.
도 16b는 도 16a의 Ⅲ-Ⅲ'에 따른 단면도이다.
도 17 내지 도 20은 본 발명의 제3 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 16a의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a 및 도 2a는 본 발명의 개념에 따른 자기 기억 소자의 제조방법을 개략적으로 설명하기 위한 평면도들이고, 도 1b 및 도 2b는 각각 도 1a 및 도 2a의 A-A'에 따른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 절연층(40)이 제공될 수 있다. 상기 기판(10)과 상기 절연층(40) 사이에 도전층(30)이 제공될 수 있다. 상기 기판(10)은 트랜지스터 또는 다이오드 등의 선택 소자를 포함할 수 있다.
상기 도전층(30)은 제1 부분(P1), 및 상기 제1 부분(P1)을 사이에 두고 이격되는 제2 부분들(P2)을 포함할 수 있다. 평면적 관점에서, 상기 제2 부분들(P2)의 각각은 상기 제1 부분(P1)에 의해 둘러싸인 고립된 부분일 수 있다.
도 2a 및 도 2b를 참조하면, 상기 도전층(30)의 상기 제1 부분(P1)에 산소(O)가 선택적으로 제공될 수 있다. 상기 제1 부분(P1)이 상기 산소(O)를 포함함에 따라, 상기 제1 부분(P1)은 절연체로 변할 수 있다. 절연체로 변한 상기 제1 부분(P1)은 절연 패턴(34)으로 정의될 수 있다. 상기 제1 부분(P1)이 절연체로 변함에 따라, 상기 제2 부분들(P2)은 도전 패턴들(32)로 정의될 수 있다.
구체적으로, 상기 제1 부분(P1)에 상기 산소(O)를 선택적으로 제공하는 것은, 상기 기판(10) 상에 이온 주입 공정 또는 산화 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 기판(10) 상에 상기 이온 주입 공정이 수행되는 경우, 상기 산소(O)는 이온 상태로 상기 제1 부분(P1)에 선택적으로 주입될 수 있고, 상기 제1 부분(P1)은 불순물로서 상기 산소(O)를 포함할 수 있다. 이에 따라, 상기 제1 부분(P1)의 전기 전도도는 상기 제2 부분들(P2)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 제1 부분(P1)은 절연체로 변하여 상기 절연 패턴(34)으로 정의될 수 있다. 다른 예로, 상기 기판(10) 상에 상기 산화 공정이 수행되는 경우, 상기 산소(O)는 라디칼 상태로 상기 제1 부분(P1)에 제공되어 상기 제1 부분(P1)을 선택적으로 산화시킬 수 있다. 이에 따라, 상기 제1 부분(P1)의 전기 전도도는 상기 제2 부분들(P2)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 제1 부분(P1)은 절연체로 변하여 상기 절연 패턴(34)으로 정의될 수 있다.
상기 절연 패턴(34)은 상기 도전 패턴들(32)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 더하여, 상기 절연 패턴(34)은 산소를 더 포함할 수 있다.
상기 도전 패턴들(32)의 각각은 상기 절연 패턴(34)에 의해 둘러싸여 고립될 수 있다. 즉, 상기 도전 패턴들(32)은 상기 절연패턴(34)에 의해 전기적으로 서로 격리될 수 있다.
일부 실시예들에 따르면, 상기 제1 부분(P1)에 상기 산소(O)가 선택적으로 제공되는 동안, 상기 제1 부분(P1) 상의 상기 절연층(40)에도 상기 산소(O)가 제공될 수 있다. 즉, 상기 산소(O)는 상기 절연층(40)을 통하여 상기 제1 부분(P1)에 선택적으로 제공될 수 있다. 상기 산소(O)에 의해, 상기 제1 부분(P1) 상의 상기 절연층(40)의 두께는 상기 제2 부분들(P2) 상의 상기 절연층(40)의 두께보다 상대적으로 두꺼워질 수 있다. 상기 절연층(40)은 상기 절연 패턴(34)의 상면 및 상기 도전 패턴들(32)의 각각의 상면을 덮을 수 있다.
본 발명의 개념에 따르면, 상기 도전층(30)을 물리적으로 분리함 없이, 상기 도전층(30)의 소정의 영역에 산소를 선택적으로 제공함으로써, 상기 절연 패턴(34) 및 상기 도전 패턴들(32)이 형성될 수 있다. 즉, 물리적인 식각 공정 없이, 서로 전기적으로 격리된 상기 도전 패턴들(32)이 용이하게 형성될 수 있다.
도 3은 본 발명의 제1 및 제2 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다.
도 3을 참조하면, 단위 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL) 사이에 연결될 수 있다. 상기 단위 메모리 셀(MC)은 자기 메모리 소자(ME, magnetic memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 선택 소자(SE) 및 상기 자기 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다. 상기 자기 메모리 소자(ME)는 상기 비트 라인(BL)과 상기 선택 소자(SE) 사이에 연결되고, 상기 선택 소자(SE)는 상기 자기 메모리 소자(ME)와 상기 워드 라인(WL) 사이에 연결될 수 있다.
상기 자기 메모리 소자(ME)는 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(SE)는 상기 자기터널접합을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다.
일 실시예에 따르면, 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과 트랜지스터로 구성되는 경우, 메모리 어레이는 트랜지스터의 소스 전극과 연결되는 소스 라인(SL)을 더 포함할 수 있다. 상기 소스 라인(SL)은 인접하는 상기 워드 라인들(WL) 사이에 배치될 수 있고, 두 개의 트랜지스터들이 하나의 상기 소스 라인(SL)을 공유할 수 있다.
도 4a는 본 발명의 제1 실시예에 따른 자기 기억 소자의 평면도이고, 도 4b는 도 4a의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 선택 소자들이 배치될 수 있다. 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 셀 게이트 전극들(CG)을 포함할 수 있다. 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 배치될 수 있다. 상기 셀 게이트 전극들(CG)을 포함하는 상기 트랜지스터들은 리세스된 채널 영역들 포함할 수 있다.
격리 게이트 전극들(IG)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 배치될 수 있다.
게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
반도체 메모리 소자의 동작 시에, 격리 전압이 격리 게이트 전극들(IG)의 각각에 인가될 수 있다. 상기 격리 전압은 상기 격리 게이트 전극들(IG)의 각각의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 격리 게이트 전극들(IG)의 각각의 아래의 격리 채널 영역이 턴-오프(turn-off)되어, 상기 격리 게이트 전극들(IG) 사이의 활성 영역이 정의될 수 있다.
상기 셀 게이트 전극들(CG)은, 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 격리 게이트 전극들(IG)은 상기 셀 게이트 전극들(CG)과 동일한 물질을 포함할 수 있다. 상기 셀 게이트 유전막들(101c) 및 상기 격리 게이트 유전막들(101i)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 게이트 하드 마스크 패턴들(104)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
소스/드레인 영역들(102)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 배치될 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG)은, 한 쌍의 상기 셀 게이트 전극들(CG) 사이에 배치된 하나의 소스/드레인 영역(102)을 공유할 수 있다. 상기 소스/드레인 영역들(102)은 상기 기판(100)의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.
한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 소스/드레인 영역(102)에 전기적으로 접속될 수 있다. 서로 인접하는 두 개의 선택 소자들은 하나의 소스 라인(SL)을 공유할 수 있다. 상기 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
제1 층간 절연막(106)이 상기 기판(100) 상에 배치되어, 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮을 수 있다. 상기 제1 층간 절연막(106)은 일 예로, 실리콘 산화막일 수 있다. 상기 제1 층간 절연막(106) 내에, 상기 제1 층간 절연막(106)을 관통하여 상기 소스/드레인 영역들(102)에 접속되는 콘택들(110)이 배치될 수 있다. 상기 콘택들(110)은, 상기 소스 라인(SL)이 제공되지 않은 상기 소스/드레인 영역들(102)에 접속될 수 있다. 즉, 상기 소스/드레인 영역들(102)의 일부는 상기 소스 라인(SL)에 접속될 수 있고, 상기 소스/드레인 영역들(102)의 다른 일부는 상기 콘택들(110)에 접속될 수 있다. 상기 콘택들(110)의 각각의 상면은 상기 제1 층간 절연막(106)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 콘택들(110)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 제공될 수 있다. 상기 매립 절연층(114)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 매립 절연층(114) 내에 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 제공될 수 있다. 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 도전 패드들(112)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 콘택들(110) 및 상기 도전 패드들(112)은 상기 소스/드레인 영역들(102)과 후술될 자기 터널 접합을 연결하기 위한 구조일 수 있다.
상기 매립 절연층(114) 상에 상기 도전 패드들(112)에 각각 접속되는 하부 전극들(BE)이 제공될 수 있다. 상기 하부 전극들(BE) 상에 자기 터널 접합 패턴들(MTJ)이 제공될 수 있고, 상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속될 수 있다. 상기 자기 터널 접합 패턴들(MTJ) 상에 상부 전극들(TE)이 제공될 수 있고, 상기 상부 전극들(TE)은 상기 자기 터널 접합 패턴들(MTJ)에 각각 접속될 수 있다. 상기 하부 전극들(BE) 및 상기 상부 전극들(TE)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 각각 포함할 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE), 상기 도전 패드들(112), 및 상기 콘택들(110)을 통하여 상기 소스/드레인 영역들(102)에 각각 전기적으로 접속될 수 있다. 도 4a에 도시된 바와 같이, 상기 자기 터널 접합 패턴들(MTJ)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속하는 제1 자성 패턴들(120), 및 상기 상부 전극들(TE)에 각각 접속하는 제2 자성 패턴들(140)을 포함할 수 있다. 상기 제1 자성 패턴들(120)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 제2 자성 패턴들(140)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있고, 상기 제1 자성 패턴들(120)과 각각 중첩될 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 제1 자성 패턴들(120)과 상기 제2 자성 패턴들(140) 사이에 배치되는 터널 배리어막(130)를 더 포함할 수 있다. 상기 터널 배리어막(130)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열된 복수의 상기 제1 자성 패턴들(120)을 덮을 수 있다. 즉, 상기 터널 배리어 막(130)는 복수의 상기 제1 자성 패턴들(120)을 덮는 평판(plate) 형태를 가질 수 있다. 상기 자기 터널 접합 패턴들(MTJ)은, 이하에서, 도 5a 및 도 5b를 참조하여 보다 상세히 설명된다.
상기 제1 자성 패턴들(120) 사이에 제1 절연 패턴(125)이 배치될 수 있다. 상기 제1 자성 패턴들(120)의 각각은 상기 제1 절연 패턴(125)에 의해 둘러싸일 수 있고, 상기 제1 자성 패턴들(120) 사이의 공간은 상기 제1 절연 패턴(125)에 의해 채워질 수 있다. 즉, 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 그리고 자기적으로 격리될 수 있다. 상기 제1 자성 패턴들(120)의 상면들(120U) 및 상기 제1 절연 패턴(125)의 상면(125U)은 실질적으로 같은 높이에 위치할 수 있다. 상기 제1 자성 패턴들(120)의 상기 상면들(120U) 및 상기 제1 절연 패턴(125)의 상기 상면(125U)은 상기 터널 배리어 막(130)과 직접 접촉할 수 있다.
상기 제1 절연 패턴(125)은 상기 제1 자성 패턴들(120)을 구성하는 자성 원소와 동일한 자성 원소, 및 산소를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 절연 패턴(125)은 불순물(일 예로, He, P, As, B, C 등)을 더 포함할 수 있다.
상기 산소와 상기 제1 절연 패턴(125) 내 다른 원소들과의 반응에 의해, 상기 제1 절연 패턴(125)의 전기 전도도는 상기 제1 자성 패턴들(120)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 제1 자성 패턴들(120)은 도전성을 가질 수 있고, 서로 인접하는 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다. 더하여, 상기 산소 및 상기 불순물 중 적어도 하나와 상기 제1 절연 패턴(125) 내 다른 원소들의 반응에 의해, 상기 제1 절연 패턴(125)은 비자성 특성을 가질 수 있다. 구체적으로, 상기 제1 절연 패턴(125)은 상기 산소 및 상기 불순물 중 적어도 하나에 의해 비정질화되어 비자성 특성을 가질 수 있다. 즉, 상기 제1 자성 패턴들(120)은 자성 특성을 가질 수 있고, 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 자기적으로 격리될 수 있다.
상기 하부 전극들(BE) 사이에 제2 절연 패턴(116)이 배치될 수 있다. 상기 하부 전극들(BE)의 각각은 상기 제2 절연 패턴(116)에 의해 둘러싸일 수 있고, 상기 하부 전극들(BE) 사이의 공간은 상기 제2 절연 패턴(116)에 의해 채워질 수 있다. 즉, 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다. 상기 하부 전극들(BE)의 상면들(BEU) 및 상기 제2 절연 패턴(116)의 상면(116U)은 실질적으로 같은 높이에 위치할 수 있다. 상기 하부 전극들(BE)의 상기 상면들(BEU)은 상기 제1 자성 패턴들(120)과 각각 접촉할 수 있고, 상기 제2 절연 패턴(116)의 상기 상면(116U)은 상기 제1 절연 패턴(125)과 접촉할 수 있다. 상기 제2 절연 패턴(116)은 평면적 관점에서 상기 제1 절연 패턴(125)과 중첩될 수 있다.
상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 일 예로, 상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 제2 절연 패턴(116)은 산소를 더 포함할 수 있다. 일 실시예에 따르면, 상기 제2 절연 패턴(116)은 상기 불순물을 더 포함할 수 있다.
상기 산소와 상기 제2 절연 패턴(116) 내 다른 원소들과의 반응에 의해, 상기 제2 절연 패턴(116)의 전기 전도도는 상기 하부 전극들(BE)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 하부 전극들(BE)은 도전성을 가질 수 있고, 서로 인접하는 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다. 더하여, 상기 산소 및 상기 불순물 중 적어도 하나와 상기 제2 절연 패턴(116) 내 다른 원소들의 반응에 의해, 상기 제2 절연 패턴(116)은 비정질화될 수 있다.
상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)은 상기 매립 절연층(114) 상에 차례로 적층되어 제공될 수 있다. 상기 제1 절연 패턴(125)은 상기 매립 절연층(114) 상에 배치되어, 서로 인접하는 상기 제1 자성 패턴들(120)을 서로 전기적으로 그리고 자기적으로 격리시킬 수 있다. 상기 제2 절연 패턴(116)은 상기 매립 절연층(114)과 상기 제1 절연 패턴(125) 사이에 배치되어, 서로 인접하는 상기 하부 전극들(BE)을 서로 전기적으로 격리시킬 수 있다.
상기 터널 배리어막(130)은 상기 제1 자성 패턴들(120) 및 상기 제1 절연 패턴(125)을 덮을 수 있다. 상기 제1 절연 패턴(125)에 인접한 상기 터널 배리어막(130)의 일부의 두께는, 상기 제1 자성 패턴들(120)에 인접한 상기 터널 배리어막(130)의 다른 부분들의 두께보다 상대적으로 두꺼울 수 있다.
상기 터널 배리어막(130) 상에 제2 층간 절연막(160)이 제공되어, 상기 상부 전극들(TE) 및 상기 제2 자성 패턴들(140)을 덮을 수 있다. 상기 제2 층간 절연막(160)은 상기 상부 전극들(TE) 사이 및 상기 제2 자성 패턴들(140) 사이의 공간을 채울 수 있다. 상기 제2 층간 절연막(160)은 일 예로, 실리콘 산화막일 수 있다. 상기 상부 전극들(TE)의 각각의 상면은 상기 제2 층간 절연막(160)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 상부 전극들(TE)의 각각의 측벽들과 상기 제2 층간 절연막(160) 사이에 캐핑막(150)이 제공될 수 있다. 상기 캐핑막(150)은 상기 상부 전극들(TE)의 각각의 상기 측벽들을 둘러쌀 수 있다. 상기 캐핑막(150)은 상기 제2 자성 패턴들(140)의 각각의 측벽들과 상기 제2 층간 절연막(160) 사이로 연장되어, 상기 제2 자성 패턴들(140)의 각각의 상기 측벽들을 둘러쌀 수 있다. 더하여, 상기 캐핑막(150)은, 상기 제2 자성 패턴들(140) 사이의 상기 터널 배리어막(130)의 상면 상으로 연장되어, 상기 터널 배리어막(130)의 상기 상면을 덮을 수 있다. 상기 캐핑막(150)은 금속 산화막(일 예로, 산화 알루미늄)일 수 있다.
상기 제2 층간 절연막(160) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)을 따라 서로 이격되고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 방향(D1)을 따라 서로 이격된 복수 개의 상기 상부 전극들(TE)에 접속될 수 있다. 상기 비트 라인들(BL)은 일 예로, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 자기 터널 접합 패턴을 설명하기 위한 개념도들이다.
도 5a 및 도 5b를 참조하면, 자기 터널 접합 패턴(MTJ)은 제1 자성 패턴(120), 제2 자성 패턴(140), 및 이들 사이의 터널 배리어 막(130)을 포함할 수 있다. 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140) 중 어느 하나는 고정된 자화 방향을 갖는 고정층일 수 있고, 다른 하나는 상기 고정된 자화 방향에 평행 또는 반평행하게 변경 가능한 자화방향을 갖는 자유층일 수 있다. 이하, 설명의 간소화를 위하여 상기 제1 자성 패턴(120)을 자유층으로, 상기 제2 자성 패턴(140)을 고정층으로 설명하나, 이와 반대로, 상기 제1 자성 패턴(120)이 고정층이고 상기 제2 자성 패턴(140)이 자유층일 수 있다.
상기 자기 터널 접합 패턴(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기 터널 접합 패턴(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기 터널 접합 패턴(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 기억 소자에서의 데이터 저장 원리로서 이용될 수 있다.
일 예로, 도 5a를 참조하면, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)의 각각의 자화방향은 상기 터널 배리어막(130)의 상면에 실질적으로 평행할 수 있다.
상기 제1 자성 패턴(120)은 강자성 물질을 포함할 수 있다. 예를 들어, 상기 제1 자성 패턴(120)는 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 제1 자성 패턴(120)은 복수의 층으로 구성될 수 있다. 예를 들어, 복수의 강자성 물질을 포함하는 층들과 상기 층들 사이에 개재되는 비자성 물질을 포함하는 층을 포함할 수 있다. 이 경우, 상기 강자성 물질을 포함하는 층들과 상기 비자성 물질을 포함하는 층은 합성 반강자성층(synthetic antiferromagnetic layer)을 구성할 수 있다. 상기 합성 반강자성층은 자기 기억 소자의 임계 전류 밀도를 감소시키고, 열적 안정성을 향상시킬 수 있다.
상기 제2 자성 패턴(140)은 반강자성 물질(anti-ferromagnetic material)을 포함하는 층과 강자성 물질(ferromagnetic material)을 포함하는 층을 포함할 수 있다. 상기 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 반강자성 물질을 포함하는 층은 희유 금속(precious metal) 중 선택된 적어도 하나를 포함할 수 있다. 상기 희유 금속은 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 금(Au) 또는 은(Ag)을 포함할 수 있다. 상기 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
상기 터널 배리어막(130)은 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다.
다른 예로, 도 5b를 참조하면, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)의 각각의 자화방향은 상기 터널 배리어막(130)의 상면에 실질적으로 수직할 수 있다.
상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질, 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 적어도 하나를 각각 포함할 수 있다. 예를 들어, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중 적어도 하나를 각각 포함할 수 있다. 이와 달리, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 각각 포함할 수 있다. 이와 달리, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 각각 포함할 수 있다.
상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 각각 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 "내재적 수평 자화 특성"은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들면, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
일 예로, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 각각 포함할 수 있다. 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 각각 더 포함할 수 있다. 일 예로, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)의 각각은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)의 각각의 포화 자화량을 낮추기 위해, 상기 제1 자성 패턴(120) 및 상기 제2 자성 패턴(140)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중 적어도 하나를 각각 더 포함할 수 있다.
도 6 내지 도 8은 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 4a의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 4a 및 도 6을 참조하면, 기판(100) 상에 선택 소자들이 형성될 수 있다. 상기 선택 소자들은 트랜지스터들일 수 있다. 상기 트랜지스터들은 상기 기판(100) 상의 셀 게이트 전극들(CG)을 포함할 수 있다. 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되도록 형성될 수 있다. 셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 형성될 수 있다.
격리 게이트 전극들(IG)이 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 형성될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 형성될 수 있다.
게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 형성될 수 있다. 평탄화 공정에 의해, 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.
상기 셀 게이트 전극들(CG)은, 일 예로, 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 격리 게이트 전극들(IG)은 상기 셀 게이트 전극들(CG)과 동일한 물질을 포함할 수 있다. 상기 셀 게이트 유전막들(101c) 및 상기 격리 게이트 유전막들(101i)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다. 상기 게이트 하드 마스크 패턴들(104)은, 일 예로, 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
소스/드레인 영역들(102)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 형성될 수 있다. 상기 소스/드레인 영역들(102)은 상기 기판(100)의 도전형과 다른 도전형의 도펀트들로 도핑될 수 있다.
한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 형성될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 소스/드레인 영역(102)에 전기적으로 접속되도록 형성될 수 있다. 상기 소스 라인(SL)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100) 상에 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮는 제1 층간 절연막(106)이 형성될 수 있고, 상기 제1 층간 절연막(106)을 관통하여 상기 소스/드레인 영역들(102)에 접속되는 콘택들(110)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(106)은 실리콘 산화막일 수 있고, 화학 기상 증착(Chemical Vapor Deposition)으로 형성될 수 있다. 상기 콘택들(110)은, 상기 소스 라인(SL)이 제공되지 않은 상기 소스/드레인 영역들(102)에 접속되도록 형성될 수 있다. 상기 콘택들(110)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 형성될 수 있고, 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 형성될 수 있다. 일 예로, 상기 매립 절연층(114)은 실리콘 질화물을 포함할 수 있고, 화학 기상 증착(Chemical Vapor Deposition)으로 형성될 수 있다. 상기 도전 패드들(112)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 평탄화 공정에 의해, 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.
상기 도전 패드들(112) 및 상기 매립 절연층(114) 상에 하부 전극막(170) 및 자기 터널 접합막(172)이 차례로 형성될 수 있다. 상기 하부 전극막(170)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 자기 터널 접합막(172)은 상기 하부 전극막(170) 상에 차례로 증착된 제1 자성막(121), 터널 배리어막(130), 및 제2 자성막(141)을 포함할 수 있다. 상기 자기 터널 접합막(172) 상에 마스크막이 형성될 수 있고, 상기 마스크막을 패터닝하여 마스크 패턴들(M)이 형성될 수 있다. 상기 마스크막은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 마스크 패턴들(M)은 일 예로, 이온 빔 식각 공정 또는 건식 식각 공정을 수행하여 형성될 수 있다. 상기 마스크 패턴들(M)은, 평면적 관점에서, 상기 도전 패드들(112)과 중첩되도록 형성될 수 있다.
도 4a 및 도 7을 참조하면, 상기 마스크 패턴들(M)을 식각 마스크로 상기 제2 자성막(141)을 식각하여, 제2 자성 패턴들(140)이 형성될 수 있다. 상기 제2 자성 패턴들(140)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열되도록 형성될 수 있다. 상기 제2 자성 패턴들(140)은, 평면적 관점에서 상기 도전 패드들(112)과 중첩되도록 형성될 수 있다.
상기 제2 자성막(141)을 식각하는 식각 공정은, 일 예로, 스퍼터링 공정일 수 있다. 상기 터널 배리어막(130)은 상기 식각 공정에 의해 식각되지 않을 수 있다. 일 실시예에 따르면, 상기 식각 공정에 의해 상기 터널 배리어막(130)의 상면의 일부가 노출될 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 공정 후, 상기 제2 자성막(141)의 잔부가 상기 제2 자성 패턴들(140) 사이의 상기 터널 배리어막(130) 상에 남을 수 있다.
상기 제2 자성 패턴들(140)이 상기 제1 자성막(121) 상에 형성됨에 따라, 제1 영역들(r1) 및 제2 영역(r2)이 상기 제1 자성막(121)에 각각 정의될 수 있다. 상기 제1 영역들(r1)은, 상기 제2 자성 패턴들(140) 아래에 위치하고, 평면적 관점에서 상기 제2 자성 패턴들(140)과 중첩되는, 상기 제1 자성막(121)의 일부 영역들이다. 상기 제2 영역(r2)은 상기 제1 영역들(r1)을 제외한 상기 제1 자성막(121)의 다른 영역이다. 평면적 관점에서, 상기 제1 영역들(r1)의 각각은 상기 제2 영역(r2)에 의해 둘러싸인 고립된 영역일 수 있다.
더하여, 상기 하부 전극막(170)에 제3 영역들(r3) 및 제4 영역(r4)이 각각 정의될 수 있다. 상기 제3 영역들(r3)은, 상기 제1 영역들(r1) 아래에 각각 위치하고, 평면적 관점에서 상기 제1 영역들(r1)과 각각 중첩되는, 상기 하부 전극막(170)의 일부 영역들이다. 상기 제4 영역(r4)은, 상기 제3 영역들(r3)을 제외한 상기 하부 전극막(170)의 다른 영역이다. 평면적 관점에서, 상기 제3 영역들(r3)의 각각은 상기 제4 영역(r4)에 의해 둘러싸인 고립된 영역일 수 있다.
상기 제2 자성 패턴들(140)이 형성된 후, 상기 터널 배리어막(130) 상에 캐핑막(150)이 형성될 수 있다. 상기 캐핑막(150)은 상기 마스크 패턴들(M) 및 상기 제2 자성 패턴들(140)을 덮도록 형성될 수 있다. 상기 캐핑막(150)은 상기 마스크 패턴들(M)의 상면들 및 측벽들을 덮을 수 있고, 상기 제2 자성 패턴들(140)의 측벽들을 덮을 수 있다. 더하여, 상기 캐핑막(150)은 상기 제2 자성 패턴들(140) 사이의 상기 터널 배리어막(130)의 상면을 덮을 수 있다. 상기 캐핑막(150)은 금속 산화막(일 예로, 산화 알루미늄)일 수 있고, 화학 기상 증착 공정을 수행하여 형성될 수 있다.
도 4a 및 도 8을 참조하면, 상기 마스크 패턴들(M)을 마스크로 하여, 상기 제1 자성막(121)의 상기 제2 영역(r2), 및 상기 하부 전극막(170)의 상기 제4 영역(r4)에 산소(O)가 선택적으로 제공될 수 있다. 상기 산소(O)를 제공하는 것은, 상기 기판(100) 상에 제1 이온 주입 공정(P1) 수행하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 마스크 패턴들(M)을 마스크로 하여, 상기 제2 영역(r2) 및 상기 제4 영역(r4)에 불순물(IM)이 더 제공될 수 있다. 상기 불순물(IM)을 제공하는 것은, 제2 이온 주입 공정(P2)을 수행하는 것을 포함할 수 있다. 상기 제2 이온 주입 공정(P2)은 상기 제1 이온 주입 공정(P1)을 수행하기 전, 또는 상기 제1 이온 주입 공정(P1)과 동시에 수행될 수 있다. 상기 불순물(IM)은 일 예로, He, P, As, B, C 등일 수 있다.
상기 제2 영역(r2)에 주입된 상기 산소(O)는 상기 제2 영역(r2) 내 다른 원소들과 반응할 수 있다. 이에 따라, 상기 제2 영역(r2)의 전기 전도도는 상기 제1 영역들(r1)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 제1 자성막(121)의 상기 제2 영역(r2)은 절연체로 변하여 제1 절연 패턴(125)으로 정의될 수 있고, 상기 제1 자성막(121)의 상기 제1 영역들(r1)은 제1 자성 패턴들(120)로 정의될 수 있다. 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다.
상기 제2 영역(r2)에 주입된, 상기 산소(O) 및 상기 불순물(IM) 중 적어도 하나는 상기 제2 영역(r2) 내 다른 원소들과 반응할 수 있다. 이에 따라, 상기 제2 영역(r2)은 비정질화되어 비자성 특성을 가질 수 있다. 즉, 상기 제1 자성 패턴들(120)은, 상기 제1 절연 패턴(125)에 의해 자기적으로 서로 격리될 수 있다.
더하여, 상기 제4 영역(r4)에 주입된 상기 산소(O)는 상기 제4 영역(r4) 내 다른 원소들과 반응할 수 있다. 이에 따라, 상기 제4 영역(r4)의 전기 전도도는 상기 제3 영역들(r3)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 하부 전극막(170)의 상기 제4 영역(r4)은 절연체로 변하여 제2 절연 패턴(116)으로 정의될 수 있고, 상기 하부 전극막(170)의 상기 제3 영역들(r3)은 하부 전극들(BE)로 정의될 수 있다. 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다.
상기 제4 영역(r4)에 주입된, 상기 산소(O) 및 상기 불순물(IM) 중 적어도 하나는 상기 제4 영역(r4) 내 다른 원소들과 반응할 수 있다. 이에 따라, 상기 제4 영역(r4)은 비정질화될 수 있다. 즉, 상기 제2 절연 패턴(116)은 비정질일 수 있다.
이에 따라, 상기 매립 절연층(114) 상에 차례로 적층된 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)이 형성될 수 있다. 상기 제1 절연 패턴(125)은 상기 매립 절연층(114) 상에 배치되어, 상기 제1 자성 패턴들(120)을 서로 전기적으로 그리고 자기적으로 격리시킬 수 있다. 상기 제2 절연 패턴(116)은 상기 매립 절연층(114)과 상기 제1 절연 패턴(125) 사이에 배치되어, 상기 하부 전극들(BE)을 서로 전기적으로 격리시킬 수 있다.
상기 제1 이온 주입 공정(P1) 동안, 상기 터널 배리어막(130)에 상기 산소(O)가 주입될 수 있다. 즉, 상기 산소(O)는 상기 캐핑막(150) 및 상기 터널 배리어막(130)을 통해 상기 제2 영역(r2) 및 상기 제4 영역(r4)에 주입될 수 있다. 상기 산소(O)에 의해, 상기 제1 절연 패턴(125) 상의 상기 터널 배리어막(130)의 두께는, 상기 제1 자성 패턴들(120) 상의 상기 터널 배리어막(130)의 두께보다 상대적으로 두꺼워질 수 있다. 상기 제2 자성 패턴들(140) 사이의 상기 터널 배리어막(130) 상에 상기 제2 자성막(141)의 잔부가 남는 경우, 상기 이온 주입 공정들(P1, P2)에 의해 상기 제2 자성막(141)의 상기 잔부는 절연 패턴으로 변할 수 있고, 이에 따라, 상기 제2 자성 패턴들(140)은 서로 전기적으로 그리고 자기적으로 격리될 수 있다.
상기 제1 이온 주입 공정(P1)의 도즈량은 상기 제2 이온 주입 공정(P2)의 도즈량과 다를 수 있다. 일 실시예에 따르면, 상기 제2 이온 주입 공정(P2)의 도즈량은 상기 제1 이온 주입 공정(P1)의 도즈량보다 작을 수 있다. 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)은 복수의 상기 이온 주입 공정들(P1, P2)에 의해 형성될 수 있고, 이로 인해, 상기 이온 주입 공정들(P1, P2)의 도즈량들이 감소될 수 있다. 일 예로, 상기 제2 이온 주입 공정(P2)에 의해 상기 제2 영역(r2) 및 상기 제4 영역(r4)은 비정질화될 수 있다. 즉, 상기 제2 영역(r2) 및 상기 제4 영역(r4)에서, 원자들 간 결합력이 약해지거나, 원자들 간 결합이 끊어질 수 있다. 이에 따라, 상기 제1 이온 주입 공정(P1)의 도즈량이 감소되더라도, 상기 산소(O) 및 상기 불순물(IM)은 상기 제2 영역(r2) 및 상기 제4 영역(r4) 내 다른 원자들과 반응하여 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)을 형성할 수 있다. 상기 이온 주입 공정들(P1, P2)의 도즈량들이 감소됨에 따라, 상기 마스크 패턴(M)의 손상은 최소화될 수 있다.
도 4a 및 도 4b를 다시 참조하면, 먼저, 상기 캐핑막(150) 상에 상기 마스크 패턴들(M) 및 상기 제2 자성 패턴들(140)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 제2 층간 절연막(160)은 일 예로, 실리콘 산화막일 수 있고, 화학 기상 증착 공정을 수행하여 형성될 수 있다. 이 후, 상기 마스크 패턴들(M)이 노출될 때까지 상기 제2 층간 절연막(160)을 평탄화시킬 수 있고, 이에 따라, 상기 마스크 패턴들(M)의 상면들 상의 상기 캐핑막(150)이 함께 제거될 수 있다. 상기 마스크 패턴들(M)은 상부 전극(TE)으로 정의될 수 있다. 상기 평탄화 공정에 의해 상기 상부 전극들(TE)의 각각의 상면은 상기 제2 층간 절연막(160)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제2 층간 절연막(160) 상에 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 평면적 관점에서, 상기 제2 방향(D2)을 따라 서로 이격되고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)의 각각은, 상기 제1 방향(D1)을 따라 서로 이격된 복수 개의 상기 상부 전극들(TE)에 접속될 수 있다. 상기 비트 라인들(BL)은 일 예로, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
도 9a는 본 발명의 제2 실시예에 따른 자기 기억 소자의 평면도이고, 도 9b는 도 9a의 Ⅱ-Ⅱ'에 따른 단면도이다. 도 4a 및 도 4b를 참조하여 설명한 본 발명의 제1 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)이 제공될 수 있다. 상기 셀 게이트 전극들(CG)은 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 상기 격리 게이트 전극들(IG)은 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 격리 게이트 전극들(IG)도 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다.
셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 배치될 수 있고, 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 배치될 수 있다. 게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
소스/드레인 영역들(102)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 배치될 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG)은, 한 쌍의 상기 셀 게이트 전극들(CG) 사이에 배치된 하나의 소스/드레인 영역(102)을 공유할 수 있다.
한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 배치될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 소스/드레인 영역(102)에 전기적으로 접속될 수 있다. 서로 인접하는 두 개의 선택 소자들은 하나의 소스 라인(SL)을 공유할 수 있다.
제1 층간 절연막(106)이 상기 기판(100) 상에 배치되어, 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮을 수 있다. 상기 제1 층간 절연막(106) 내에, 상기 제1 층간 절연막(106)을 관통하여 상기 소스/드레인 영역들(102)에 접속되는 콘택들(110)이 배치될 수 있다. 상기 콘택들(110)은, 상기 소스 라인(SL)이 제공되지 않은 상기 소스/드레인 영역들(102)에 접속될 수 있다. 상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 제공될 수 있고, 상기 매립 절연층(114) 내에 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 제공될 수 있다. 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 도전 패드들(112) 상에 도전 필라들(180)이 제공될 수 있다. 상기 도전 필라들(180)은 상기 도전 패드들(112)에 각각 접속될 수 있다. 상기 도전 필라들(180)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 도전 필라들(180)은 티타늄 질화물 및/또는 텅스텐을 포함할 수 있다. 상기 도전 필라들(180)은, 평면적 관점에서 제1 방향(D1) 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 상기 도전 필라들(180)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 연장되어 높이(h)를 가질 수 있다. 상기 콘택들(110), 상기 도전 패드들(112), 및 상기 도전 필라들(180)은 상기 소스/드레인 영역들(102)과 후술될 자기 터널 접합을 연결하기 위한 구조일 수 있다.
상기 매립 절연층(114) 상에 필라 스페이서(182)가 제공될 수 있다. 상기 필라 스페이서(182)는 상기 매립 절연층(114)의 상면을 덮을 수 있고, 상기 도전 필라들(180)의 각각의 측벽으로 연장되어, 상기 도전 필라들(180)의 각각의 측벽을 덮을 수 있다. 상기 필라 스페이서(182)는 일 예로, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 도전 필라들(180) 상에 하부 전극들(BE)이 제공될 수 있고, 상기 하부 전극들(BE)은 상기 도전 필라들(180)에 각각 접속될 수 있다. 상기 하부 전극들(BE) 상에 자기 터널 접합 패턴들(MTJ)이 제공될 수 있고, 상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속될 수 있다. 상기 자기 터널 접합 패턴들(MTJ) 상에 상부 전극들(TE)이 제공될 수 있고, 상기 상부 전극들(TE)은 상기 자기 터널 접합 패턴들(MTJ)에 각각 접속될 수 있다. 상기 하부 전극들(BE) 및 상기 상부 전극들(TE)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 각각 포함할 수 있다. 도 9a에 도시된 바와 같이, 상기 자기 터널 접합 패턴들(MTJ)은 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속하는 제1 자성 패턴들(120), 및 상기 상부 전극들(TE)에 각각 접속하는 제2 자성 패턴들(140)을 포함할 수 있다. 상기 제1 자성 패턴들(120)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 상기 제2 자성 패턴들(140)은, 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있고, 상기 제1 자성 패턴들(120)과 각각 중첩될 수 있다.
상기 자기 터널 접합 패턴들(MTJ)은 상기 제1 자성 패턴들(120)과 상기 제2 자성 패턴들(140) 사이에 배치되는 터널 배리어막(130)를 더 포함할 수 있다. 상기 터널 배리어막(130)는 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되어 배열된 복수의 상기 제1 자성 패턴들(120)을 덮을 수 있다. 즉, 상기 터널 배리어 막(130)는 복수의 상기 제1 자성 패턴들(120)을 덮는 평판(plate) 형태를 가질 수 있다. 상기 자기 터널 접합 패턴들(MTJ)에 대한 상세한 설명은, 도 5a 및 도 5b를 참조하여 설명한 바와 같다.
상기 제1 자성 패턴들(120) 사이에 제1 절연 패턴(125)이 배치될 수 있다. 상기 제1 자성 패턴들(120)의 각각은 상기 제1 절연 패턴(125)에 의해 둘러싸일 수 있고, 상기 제1 자성 패턴들(120) 사이의 공간은 상기 제1 절연 패턴(125)에 의해 채워질 수 있다. 상기 제1 자성 패턴들(120)의 상면들(120U) 및 상기 제1 절연 패턴(125)의 상면(125U)은 실질적으로 같은 높이에 위치할 수 있다.
상기 제1 절연 패턴(125)은 상기 제1 자성 패턴들(120)을 구성하는 자성 원소와 동일한 자성 원소, 및 산소를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 절연 패턴(125)은 불순물(일 예로, He, P, As, B, C 등)을 더 포함할 수 있다.
상기 산소와 상기 제1 절연 패턴(125) 내 다른 원소들과의 반응에 의해, 상기 제1 절연 패턴(125)의 전기 전도도는 상기 제1 자성 패턴들(120)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 제1 자성 패턴들(120)은 도전성을 가질 수 있고, 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다. 더하여, 상기 산소 및 상기 불순물 중 적어도 하나와 상기 제1 절연 패턴(125) 내 다른 원소들의 반응에 의해, 상기 제1 절연 패턴(125)은 비자성 특성을 가질 수 있다. 구체적으로, 상기 제1 절연 패턴(125)은 상기 자성 원소가 상기 산소에 의해 산화되어 자성 특성을 잃게 되어 비자성 특성을 갖거나, 상기 불순물에 의해 비정질화되어 비자성 특성을 가질 수 있다. 상기 제1 자성 패턴들(120)은 자성 특성을 가질 수 있고, 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 자기적으로 격리될 수 있다.
상기 하부 전극들(BE) 사이에 제2 절연 패턴(116)이 배치될 수 있다. 상기 하부 전극들(BE)의 각각은 상기 제2 절연 패턴(116)에 의해 둘러싸일 수 있고, 상기 하부 전극들(BE) 사이의 공간은 상기 제2 절연 패턴(116)에 의해 채워질 수 있다. 즉, 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다. 상기 하부 전극들(BE)의 상면들(BEU) 및 상기 제2 절연 패턴(116)의 상면(116U)은 실질적으로 같은 높이에 위치할 수 있다. 상기 하부 전극들(BE)의 상기 상면들(BEU)은 상기 제1 자성 패턴들(120)과 각각 접촉할 수 있고, 상기 제2 절연 패턴(116)의 상기 상면(116U)은 상기 제1 절연 패턴(125)과 접촉할 수 있다. 상기 제2 절연 패턴(116)은 평면적 관점에서 상기 제1 절연 패턴(125)과 중첩될 수 있다.
상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 일 예로, 상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 제2 절연 패턴(116)은 산소를 더 포함할 수 있다. 일 실시예에 따르면, 상기 제2 절연 패턴(116)은 상기 불순물을 더 포함할 수 있다.
상기 산소와 상기 제2 절연 패턴(116) 내 다른 원소들과의 반응에 의해, 상기 제2 절연 패턴(116)의 전기 전도도는 상기 하부 전극들(BE)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 하부 전극들(BE)은 도전성을 가질 수 있고, 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다. 더하여, 상기 불순물과 상기 제2 절연 패턴(116) 내 다른 원소들의 반응에 의해, 상기 제2 절연 패턴(116)은 비정질화될 수 있다.
상기 하부 전극들(BE)의 하면들(BEL) 및 상기 제2 절연 패턴(116)의 하면(116L)은 실질적으로 같은 높이에 위치할 수 있다. 상기 제2 절연 패턴(116)은, 일 단면의 관점에서, 상기 매립 절연층(114)으로부터 이격될 수 있다. 이에 따라, 상기 제2 절연 패턴(116)과 상기 매립 절연층(114) 사이에 에어 갭(AG)이 제공될 수 있다. 상기 에어 갭(AG)은 상기 제2 절연 패턴(116)의 상기 하면(116L), 상기 매립 절연층(114)의 상면, 및 상기 도전 필라들(180)의 각각의 측벽 사이에 제공되는 빈 공간일 수 있다. 상기 에어 갭(AG)의 높이는 상기 도전 필라들(180)의 상기 높이(h)에 따라 결정될 수 있다. 상기 에어 갭(AG)과 상기 매립 절연층(114)의 상기 상면 사이, 및 상기 에어 갭(AG)과 상기 도전 필라들(180)의 각각의 상기 측벽 사이에 상기 필라 스페이서(182)가 제공될 수 있다. 상기 제2 절연 패턴(116)의 상기 하면(116L)은 상기 에어 갭(AG)에 노출될 수 있다.
상기 터널 배리어막(130) 상에 제2 층간 절연막(160)이 제공되어, 상기 상부 전극들(TE) 및 상기 제2 자성 패턴들(140)을 덮을 수 있다. 상기 상부 전극들(TE)의 각각의 상면은 상기 제2 층간 절연막(160)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 상부 전극들(TE)의 각각의 측벽들과 상기 제2 층간 절연막(160) 사이에 캐핑막(150)이 제공될 수 있다. 상기 캐핑막(150)은 상기 상부 전극들(TE)의 각각의 상기 측벽들을 둘러쌀 수 있다. 상기 캐핑막(150)은 상기 제2 자성 패턴들(140)의 각각의 측벽들과 상기 제2 층간 절연막(160) 사이로 연장되어, 상기 제2 자성 패턴들(140)의 각각의 상기 측벽들을 둘러쌀 수 있다. 더하여, 상기 캐핑막(150)은 상기 제2 자성 패턴들(140) 사이의 상기 터널 배리어막(130)의 상면 상으로 연장되어, 상기 터널 배리어막(130)의 상기 상면을 덮을 수 있다. 상기 제2 층간 절연막(160) 상에 비트 라인들(BL)이 제공될 수 있다.
도 10 내지 도 14는 본 발명의 제2 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 9a의 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 6 내지 도 8을 참조하여 설명한 본 발명의 제1 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 9a 및 도 10을 참조하면, 기판(100) 상에 셀 게이트 전극들(CG) 및 격리 게이트 전극들(IG)이 형성될 수 있다. 상기 격리 게이트 전극들(IG)은 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 서로 이격되어 형성될 수 있다. 셀 게이트 유전막들(101c)이 상기 셀 게이트 전극들(CG)과 상기 기판(100) 사이에 각각 형성될 수 있고, 격리 게이트 유전막들(101i)이 상기 격리 게이트 전극들(IG)과 상기 기판(100) 사이에 각각 형성될 수 있다. 게이트 하드 마스크 패턴들(104)이 상기 셀 및 격리 게이트 전극들(CG, IG) 상에 각각 형성될 수 있다. 소스/드레인 영역들(102)이 상기 셀 게이트 전극들(CG)의 각각의 양 측에 배치될 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG)은, 한 쌍의 상기 셀 게이트 전극들(CG) 사이에 배치된 하나의 소스/드레인 영역(102)을 공유할 수 있다. 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 기판(100) 상에 소스 라인(SL)이 형성될 수 있다. 상기 소스 라인(SL)은 한 쌍의 상기 셀 게이트 전극들(CG) 사이의 상기 소스/드레인 영역(102)에 전기적으로 접속되도록 형성될 수 있다.
상기 기판(100) 상에 상기 셀 및 격리 게이트 전극들(CG, IG), 및 상기 소스 라인(SL)을 덮는 제1 층간 절연막(106)이 형성될 수 있고, 상기 제1 층간 절연막(106)을 관통하여 상기 소스/드레인 영역들(102)에 접속되는 콘택들(110)이 형성될 수 있다. 상기 제1 층간 절연막(106) 상에 매립 절연층(114)이 형성될 수 있고, 상기 매립 절연층(114)을 관통하여 상기 콘택들(110)에 각각 연결되는 도전 패드들(112)이 형성될 수 있다.
상기 도전 패드들(112) 상에 도전 필라들(180)이 형성될 수 있다. 일 예로, 상기 도전 필라들(180)은 상기 도전 패드들(112) 상에 도전층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 다른 실시예에서, 상기 도전 필라들(180)은 상기 도전 패드들(112) 상에 리세스 영역들을 포함하는 절연층을 형성한 후, 상기 리세스 영역들을 도전 물질로 채워 형성할 수 있다. 상기 도전 필라들(180)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 도전 필라들(180)은 티타늄 질화물 및/또는 텅스텐을 포함할 수 있다.
상기 도전 필라들(180)이 형성된 상기 기판(100) 상에, 필라 스페이서(182)가 형성될 수 있다. 상기 필라 스페이서(182)는 상기 도전 필라들(180)의 각각의 측벽 및 상면과, 상기 매립 절연층(114)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 일 예로, 상기 필라 스페이서(182)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 도전 필라들(180) 사이에 희생층(186)이 형성될 수 있다. 일 예로, 상기 희생층(186)은 SOH(Silicon Organic Hybrid)를 포함할 수 있다. 상기 희생층(186)은 일 예로, 화학 기상 증착 공정에 의해 형성될 수 있다. 일 실시예에 따르면, 상기 희생층(186)을 형성하는 것은, 상기 희생층(186)의 상면의 높이가 상기 도전 필라들(180)의 각각의 상면의 높이보다 낮아지도록, 상기 희생층(186)의 상부를 리세스하는 것을 포함할 수 있다.
상기 희생층(186)이 형성된 상기 기판(100) 상에 제1 몰딩 패턴들(188)이 형성될 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 희생층(186)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 제1 몰딩 패턴들(188)은 실리콘 산화물을 포함할 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 필라 스페이서(182)가 형성된 상기 도전 필라들(180)의 상부 측벽 상에 형성될 수 있다. 구체적으로, 상기 희생층(186)이 형성된 상기 기판(100) 상에 제1 몰딩막이 형성되고, 상기 제1 몰딩막을 건식 식각하여 스페이서 형상의 상기 제1 몰딩 패턴들(188)이 형성될 수 있다. 평면적 관점에서, 상기 제1 몰딩 패턴들(188)은 상기 도전 필라들(180)의 각각의 외주면을 따라 연장되는 링(ring) 형상일 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 희생층(186)의 일부를 노출할 수 있다.
도 9a 및 도 11을 참조하면, 상기 희생층(186)이 제거되어 에어 갭(AG)이 형성될 수 있다. 일 예로, 상기 희생층(186)은 상기 제1 몰딩 패턴들(188) 사이의 공간을 통하여 제거될 수 있다. 상기 희생층(186)이 SOH를 포함하는 경우, 상기 희생층(186)은 애싱(ashing) 공정 및/또는 자외선 조사 공정을 수행하여 제거될 수 있다. 상기 제1 몰딩 패턴들(188)이 상기 희생층(186)에 대하여 식각 선택성을 갖는 물질을 포함하는 경우, 상기 희생층(186)은 선택적 식각 공정에 의해 제거될 수 있다. 상기 희생층(186)이 제거된 후, 상기 제1 몰딩 패턴들(188)은 상기 희생층(186)과 함께 제거되지 않고 남을 수 있다.
상기 제1 몰딩 패턴들(188) 사이의 공간을 채우는 제2 몰딩 패턴(189)이 형성될 수 있다. 상기 제2 몰딩 패턴(189)은 상기 제1 몰딩 패턴들(188)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제2 몰딩 패턴(189)은 실리콘 산화물을 포함할 수 있다.
상기 제2 몰딩 패턴(189)을 형성하는 것은, 상기 에어 갭(AG)이 형성된 상기 기판(100) 상에 제2 몰딩막을 형성하는 것, 및 상기 도전 필라들(180)의 각각의 상면이 노출되도록 상기 제2 몰딩막을 평탄화하는 것을 포함할 수 있다. 상기 제2 몰딩막은 단차 도포성(step coverage)이 낮은 증착 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제2 몰딩막은 플라즈마 강화 CVD(Plasma Enhanced CVD) 또는 물리 기상 증착(Physical Vapor Deposition: PVD)에 의하여 형성될 수 있다. 상기 에어 갭(AG)의 적어도 일부는 상기 제2 몰딩막에 의해 채워지지 않고 실질적으로 빈 공간으로 유지될 수 있다. 상기 평탄화 공정에 의해, 상기 도전 필라들(180) 사이에, 상기 제1 몰딩 패턴들(188) 및 상기 제2 몰딩 패턴(189)을 포함하는 몰딩 구조체(190)가 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 몰딩 패턴들(188)의 상부 및 상기 필라 스페이서(182)의 상부가 제거될 수 있다.
도 4a 및 도 12를 참조하면, 상기 몰딩 구조체(190) 상에 하부 전극막(170), 자기 터널 접합막(172), 및 상부 전극막(174)이 차례로 형성될 수 있다. 상기 하부 전극막(170) 및 상기 상부 전극막(174)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 자기 터널 접합막(172)은 제1 자성막(121), 터널 배리어막(130), 및 제2 자성막(141)을 포함할 수 있다. 도 3을 참조하여 설명한, 상기 단위 메모리 셀(MC)이 배치되는 셀 어레이 영역을 제외한 상기 기판(100)의 일 영역(일 예로, 주변회로 영역)에서, 상기 하부 전극막(170), 상기 자기 터널 접합막(172), 및 상기 상부 전극막(174)을 제거하여, 상기 몰딩 구조체(190)의 일부가 노출될 수 있다. 이 후, 상기 몰딩 구조체(190)가 제거될 수 있다. 상기 몰딩 구조체(190)를 제거하는 것은, 일 예로, 불산(HF) 등을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
도 4a 및 도 13을 참조하면, 먼저, 상기 상부 전극막(174) 및 상기 제2 자성막(141)을 패터닝하여 상부 전극들(TE) 및 제2 자성 패턴들(140)이 각각 형성될 수 있다. 일 예로, 상기 패터닝 공정은 스퍼터링 공정을 수행하여 상기 상부 전극막(174) 및 상기 제2 자성막(141)을 식각하는 것을 포함할 수 있다. 상기 터널 배리어막(130)은 상기 패터닝 공정에 의해 식각되지 않을 수 있다. 일 실시예에 따르면, 상기 패터닝 공정에 의해 상기 터널 배리어막(130)의 상면의 일부가 노출될 수 있다.
상기 제2 자성 패턴들(140)이 상기 제1 자성막(121) 상에 형성됨에 따라, 제1 영역들(r1) 및 제2 영역(r2)이 상기 제1 자성막(121)에 각각 정의될 수 있다. 상기 제1 영역들(r1)은, 상기 제2 자성 패턴들(140) 아래에 위치하고, 평면적 관점에서 상기 제2 자성 패턴들(140)과 중첩되는, 상기 제1 자성막(121)의 일부 영역들이다. 상기 제2 영역(r2)은 상기 제1 영역들(r1)을 제외한 상기 제1 자성막(121)의 다른 영역이다. 평면적 관점에서, 상기 제1 영역들(r1)의 각각은 상기 제2 영역(r2)에 의해 둘러싸인 고립된 영역일 수 있다.
더하여, 상기 하부 전극막(170)에 제3 영역들(r3) 및 제4 영역(r4)이 각각 정의될 수 있다. 상기 제3 영역들(r3)은, 상기 제1 영역들(r1) 아래에 각각 위치하고, 평면적 관점에서 상기 제1 영역들(r1)과 각각 중첩되는, 상기 하부 전극막(170)의 일부 영역들이다. 상기 제4 영역(r4)은, 상기 제3 영역들(r3)을 제외한 상기 하부 전극막(170)의 다른 영역이다. 평면적 관점에서, 상기 제3 영역들(r3)의 각각은 상기 제4 영역(r4)에 의해 둘러싸인 고립된 영역일 수 있다.
도 4a 및 도 14를 참조하면, 상기 에어 갭(AG)을 통하여, 상기 제1 자성막(121)의 상기 제2 영역(r2), 및 상기 하부 전극막(170)의 상기 제4 영역(r4)에 산소(O)가 선택적으로 제공될 수 있다. 상기 산소(O)를 제공하는 것은, 상기 기판(100) 상에 애싱(Ashing) 공정을 수행하여 상기 에어 갭(AG) 내에 상기 산소(O)를 제공하는 것을 포함할 수 있다.
구체적으로, 상기 산소(O)는 상기 에어 갭(AG)을 통해 라디칼 상태로 상기 제4 영역(r4)에 제공되어, 상기 제4 영역(r4)을 산화시킬 수 있다. 이에 따라, 상기 제4 영역(r4)의 전기 전도도는 상기 제3 영역들(r3)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 하부 전극막(170)의 상기 제4 영역(r4)은 절연체로 변하여 제2 절연 패턴(116)으로 정의될 수 있고, 상기 하부 전극막(170)의 상기 제3 영역들(r3)은 하부 전극들(BE)로 정의될 수 있다. 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다.
더하여, 상기 산소(O)는 상기 에어 갭(AG) 및 상기 제2 절연 패턴(116)을 통해 라디칼 상태로 상기 제2 영역(r2)에 제공되어, 상기 제2 영역(r2)을 산화시킬 수 있다. 이에 따라, 상기 제2 영역(r2)의 전기 전도도는 상기 제1 영역들(r1)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 제1 자성막(121)의 상기 제2 영역(r2)은 절연체로 변하여 제1 절연 패턴(125)으로 정의될 수 있고, 상기 제1 자성막(121)의 상기 제1 영역들(r1)은 제1 자성 패턴들(120)로 정의될 수 있다. 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다.
상기 애싱 공정이 수행되기 전에, 상기 기판(100) 상에 제3 이온 주입 공정(P3)이 수행될 수 있다. 상기 제3 이온 주입 공정(P3)에 의해 상기 제2 영역(r2) 및 상기 제4 영역(r4)에 불순물(IM)이 주입될 수 있다. 상기 불순물(IM)은 일 예로, He, P, As, B, C 등일 수 있다. 상기 불순물이 상기 제2 영역(r2) 및 상기 제4 영역(r4)에 주입됨에 따라, 상기 제2 영역(r2) 및 상기 제4 영역(r4)은 각각 비정질화 될 수 있다. 이에 따라, 후속 공정에서, 상기 제2 영역(r2) 및 상기 제4 영역(r4)의 산화가 촉진될 수 있다.
상기 제2 영역(r2)은 상기 산소(O)에 의해 산화되어 비자성 특성을 갖거나, 상기 불순물(IM)에 의해 비정질화되어 비자성 특성을 가질 수 있다. 즉, 상기 제1 자성 패턴들(120)은, 상기 제1 절연 패턴(125)에 의해 자기적으로 서로 격리될 수 있다.
도 9a 및 도 9b를 다시 참조하면, 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)이 형성된 상기 기판(100) 상에 캐핑막(150)이 형성될 수 있다. 상기 캐핑막(150)은 상기 상부 전극들(TE)의 상면들 및 측벽들을 덮을 수 있고, 상기 제2 자성 패턴들(140)의 측벽들을 덮을 수 있다. 상기 캐핑막(150) 상에 제2 층간 절연막(160)이 형성되어, 상기 상부 전극들(TE) 및 상기 제2 자성 패턴들(140)을 덮을 수 있다. 이 후, 평탄화 공정에 의해, 상기 상부 전극들(TE)의 각각의 상면은 상기 제2 층간 절연막(160)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다. 상기 평탄화 공정 동안, 상기 상부 전극들(TE)의 상기 상면 상의 상기 캐핑막(150)이 제거될 수 있다. 이 후, 상기 제2 층간 절연막(160) 상에 비트 라인들(BL)이 형성될 수 있다.
도 15는 본 발명의 제3 실시예에 따른 자기 기억 소자의 단위 메모리 셀을 나타내는 회로도이다. 도 3을 참조하여 설명한, 본 발명의 제1 및 제2 실시예들에 따른 자기 기억 소자의 단위 메모리 셀과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 15를 참조하면, 단위 메모리 셀(MC)은 서로 교차하는 워드 라인(WL)과 비트 라인(BL)에 연결될 수 있다. 메모리 셀 어레이를 구성하는 복수 개의 단위 메모리 셀들(MC)은 하나의 소스 라인(SL)을 공유할 수 있다. 상기 단위 메모리 셀(MC)은 자기 메모리 소자(ME, magnetic memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 상기 선택 소자(SE) 및 상기 자기 메모리 소자(ME)는 전기적으로 직렬로 연결될 수 있다. 상기 자기 메모리 소자(ME)는 상기 선택 소자(SE)와 상기 소스 라인(SL) 사이에 연결될 수 있다. 상기 선택 소자(SE)는 상기 자기 메모리 소자(ME)와 상기 비트 라인(BL) 사이에 배치될 수 있고, 상기 워드 라인(WL)에 의해 제어될 수 있다.
도 16a는 본 발명의 제3 실시예에 따른 자기 기억 소자의 평면도이고, 도 16b는 도 16a의 Ⅲ-Ⅲ'에 따른 단면도이다. 도 9a 및 도 9b를 참조하여 설명한 본 발명의 제2 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 16a 및 도 16b를 참조하면, 활성 패턴(AP)을 정의하는 소자 분리 패턴(103)이 기판(100)에 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
복수 개의 상기 활성 패턴들(AP)은 복수의 행들 및 복수의 열들을 따라 2차원적으로 배열될 수 있다. 상기 활성 패턴(AP)은 서로 수직하는 제1 및 제2 방향들(D1, D2)에 대해 사선 방향(S)으로 연장된 장방형(또는 바 형태)일 수 있다. 상기 활성 패턴(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
한 쌍의 트랜지스터들이 상기 활성 패턴(AP)에 형성될 수 있다. 상기 트랜지스터들은 상기 기판(100) 내에 매립된 워드 라인들(WL) 및 상기 워드 라인들(WL) 사이의 불순물 영역들(105)을 포함할 수 있다. 상기 워드 라인(WL)은 상기 활성 패턴(AP)을 가로지르는 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 불순물 영역들(105)은 한 쌍의 워드 라인들(WL) 사이의 상기 활성 패턴(AP) 내에 배치될 수 있고, 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 상기 활성 패턴(AP)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 상기 불순물 영역들(105)은 상기 트랜지스터들의 드레인 영역들에 해당할 수 있다. 상기 불순물 영역들(105)은 상기 활성 패턴(AP)의 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 게이트 하드 마스크 패턴들(104)이 상기 워드 라인들(WL)의 각각의 상면 상에 배치될 수 있다. 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 서브 층간 절연막(106a)이 상기 기판(100) 전면 상에 배치될 수 있다. 상기 제1 서브 층간 절연막(106a)은 산화물(ex, 실리콘 산화물)을 포함할 수 있다. 제1 및 제2 콘택 플러그들(107a, 107b)이 상기 제1 서브 층간 절연막(106a)을 관통하여, 상기 불순물 영역들(105)과 전기적으로 접속될 수 있다. 상기 제1 및 제2 콘택 플러그들(107a, 107b)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상기 제1 서브 층간 절연막(106a) 상에 상기 제2 방향(D2)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 워드 라인들(WL)을 가로질러 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제2 방향(D2)으로 배열된 상기 제1 콘택 플러그들(107a)과 전기적으로 접속될 수 있다.
상기 제1 서브 층간 절연막(106a) 상에 제2 서브 층간 절연막(106b)이 배치될 수 있고, 상기 제2 서브 층간 절연막(106b)은 상기 제1 콘택 플러그들(107a) 및 상기 비트 라인들(BL)을 덮을 수 있다. 상기 제2 콘택 플러그들(107b)은 상기 제2 서브 층간 절연막(106b)을 관통할 수 있다.
상기 제2 서브 층간 절연막(106b) 상에 도전 패드들(112) 배치될 수 있고, 상기 도전 패드들(112)은 상기 제2 콘택 플러그들(107b)과 각각 전기적으로 접속될 수 있다. 상기 제2 서브 층간 절연막(106b)상에 매립 절연층(114)이 제공될 수 있고, 상기 도전 패드들(112) 사이의 공간은 상기 매립 절연층(114)에 의해 채워질 수 있다. 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 도전 패드들(112) 상에 도전 필라들(180)이 제공될 수 있다. 상기 도전 필라들(180)은 상기 도전 패드들(112)에 각각 접속될 수 있다. 상기 도전 필라들(180)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 도전 필라들(180)은, 평면적 관점에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 도전 필라들(180)은, 상기 제1 방향(D1) 및 상기 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 연장되어 높이(h)를 가질 수 있다. 상기 제2 콘택 플러그들(107b), 상기 도전 패드들(112), 및 상기 도전 필라들(180)은 상기 불순물 영역들(105)과 후술될 자기 터널 접합을 연결하기 위한 구조일 수 있다.
상기 매립 절연층(114) 상에 필라 스페이서(182)가 제공될 수 있다. 상기 필라 스페이서(182)는 상기 매립 절연층(114)의 상면을 덮을 수 있고, 상기 도전 필라들(180)의 각각의 측벽으로 연장되어, 상기 도전 필라들(180)의 각각의 측벽을 덮을 수 있다. 상기 필라 스페이서(182)는 일 예로, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
본 실시예에 따르면, 상기 필라 스페이서(182)는 상기 도전 필라들(180)의 각각의 상기 측벽에 수직한 방향의 거리인 제1 두께(d1)를 가질 수 있다. 이하에서 설명될, 하부 전극들(BE)의 각각은 상기 기판(100)의 상면에 수직한 방향의 거리인 제2 두께(d2)를 가질 수 있고, 제1 자성 패턴들(120)의 각각은 상기 기판(100)의 상면에 수직한 방향의 거리인 제3 두께(d3)를 가질 수 있다. 상기 필라 스페이서(182)의 상기 제1 두께(d1)은 상기 제2 두께(d2)와 상기 제3 두께(d3)의 합과 같거나, 그보다 클 수 있다.
상기 도전 필라들(180) 상에 하부 전극들(BE)이 제공될 수 있고, 상기 하부 전극들(BE)은 상기 도전 필라들(180)에 각각 접속될 수 있다. 상기 하부 전극들(BE)은 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격되어 배열될 수 있다.
상기 하부 전극들(BE) 상에 자기 터널 접합 패턴들(MTJ)이 제공될 수 있고, 상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속될 수 있다. 상기 자기 터널 접합 패턴들(MTJ)은 상기 하부 전극들(BE)에 각각 접속하는 제1 자성 패턴들(120)을 포함할 수 있다. 상기 제1 자성 패턴들(120)은 평면적 관점에서, 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 자기 터널 접합 패턴들(MTJ)은 상기 기판(100) 상에 이차원적으로 배열된 상기 제1 자성 패턴들(120) 전체를 덮는 제2 자성막(141)을 더 포함할 수 있다. 즉, 상기 제2 자성막(141)은 플레이트 형태를 가질 수 있다. 상기 자기 터널 접합 패턴들(MTJ)은 상기 제1 자성 패턴들(120)과 상기 제2 자성막(141) 사이에 개재되는 터널 배리어막(130)을 더 포함할 수 있다. 상기 터널 배리어막(130)은 플레이트 형태를 가질 수 있고, 상기 터널 배리어막(130)의 상면은 상기 제2 자성막(141)의 상면과 직접 접촉할 수 있다.
상기 제1 자성 패턴들(120) 사이에 제1 절연 패턴(125)이 배치될 수 있다. 상기 제1 자성 패턴들(120)의 각각은 상기 제1 절연 패턴(125)에 의해 둘러싸일 수 있고, 상기 제1 자성 패턴들(120) 사이의 공간은 상기 제1 절연 패턴(125)에 의해 채워질 수 있다. 상기 제1 절연 패턴(125)의 상면 및 상기 제1 자성 패턴(120)들의 각각의 상면은 각각 상기 터널 배리어막(130)과 직접 접촉할 수 있다.
상기 제1 절연 패턴(125)은 상기 제1 자성 패턴들(120)을 구성하는 자성 원소와 동일한 자성 원소, 및 산소를 포함할 수 있다. 상기 산소와 상기 제1 절연 패턴(125) 내 다른 원소들과의 반응에 의해, 상기 제1 절연 패턴(125)의 전기 전도도는 상기 제1 자성 패턴들(120)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 제1 자성 패턴들(120)은 도전성을 가질 수 있고, 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다. 더하여, 상기 산소와 상기 제1 절연 패턴(125) 내 다른 원소들과의 반응에 의해, 상기 제1 절연 패턴(125)은 비자성 특성을 가질 수 있다. 구체적으로, 상기 제1 절연 패턴(125)은 상기 자성 원소가 상기 산소에 의해 산화되어 자성 특성을 잃게 되어 비자성 특성을 가질 수 있다.
상기 하부 전극들(BE) 사이에 제2 절연 패턴(116)이 배치될 수 있다. 상기 하부 전극들(BE)의 각각은 상기 제2 절연 패턴(116)에 의해 둘러싸일 수 있고, 상기 하부 전극들(BE) 사이의 공간은 상기 제2 절연 패턴(116)에 의해 채워질 수 있다. 상기 제2 절연 패턴(116)의 상면은 상기 제1 절연 패턴(125)에 직접 접촉할 수 있고, 상기 하부 전극들(BE)의 각각의 상면은 상기 제1 자성 패턴들(120)의 각각에 직접 접촉할 수 있다.
상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 원소와 동일한 원소를 포함할 수 있다. 일 예로, 상기 제2 절연 패턴(116)은 상기 하부 전극들(BE)을 구성하는 금속 원소와 동일한 금속 원소를 포함할 수 있다. 상기 제2 절연 패턴(116)은 산소를 더 포함할 수 있다.
상기 산소와 상기 제2 절연 패턴(116) 내 다른 원소들과의 반응에 의해, 상기 제2 절연 패턴(116)의 전기 전도도는 상기 하부 전극들(BE)의 각각의 전기 전도도보다 낮을 수 있다. 즉, 상기 하부 전극들(BE)은 도전성을 가질 수 있고, 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다.
상기 제2 절연 패턴(116)과 상기 매립 절연층(114) 사이에 에어 갭(AG)이 제공될 수 있다. 상기 에어 갭(AG)은 상기 제2 절연 패턴(116)의 하면, 상기 매립 절연층(114)의 상면, 및 상기 도전 필라들(180)의 각각의 측벽 사이에 제공되는 빈 공간일 수 있다. 상기 에어 갭(AG)의 높이는 상기 도전 필라들(180)의 상기 높이(h)에 따라 결정될 수 있다. 상기 에어 갭(AG)과 상기 매립 절연층(114)의 상기 상면 사이, 및 상기 에어 갭(AG)과 상기 도전 필라들(180)의 각각의 상기 측벽 사이에 상기 필라 스페이서(182)가 제공될 수 있다. 상기 제2 절연 패턴(116)의 상기 하면의 일부는 상기 에어 갭(AG)에 노출될 수 있다.
상기 자기 터널 접합 패턴들(MTJ) 상에 차례로 적층된 상부 전극막(174) 및 공통 소스막(176)이 제공될 수 있다. 상기 상부 전극막(174)은 상기 기판(100) 상에 이차원적으로 배열된 상기 제1 자성 패턴들(120) 전체를 덮을 수 있다. 즉, 상기 상부 전극막(174)은 플레이트 형태를 가질 수 있다. 상기 공통 소스막(176)은 상기 상부 전극막(174) 상에 제공될 수 있고, 상기 기판(100) 상에 이차원적으로 배열된 상기 제1 자성 패턴들(120) 전체를 덮을 수 있다. 즉, 상기 공통 소스막(176)은 플레이트 형태를 가질 수 있다. 상기 공통 소스막(176)은, 상기 기판(100) 상에 이차원적으로 배열된 상기 제1 자성 패턴들(120)을 포함하는, 상기 자기 터널 접합 패턴들(MTJ)에 의해 공유되는 공통 소스 영역일 수 있다. 상기 공통 소스막(176)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 17 내지 도 20은 본 발명의 제3 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 도면들로, 각각 도 16a의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 도 10 내지 도 14를 참조하여 설명한 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 16a 및 도 17을 참조하면, 활성 패턴(AP)을 정의하는 소자 분리 패턴(103)이 기판(100)에 형성될 수 있다. 한 쌍의 트랜지스터들이 상기 활성 패턴(AP)에 형성될 수 있다. 상기 트랜지스터들은 상기 기판(100)에 매립된 워드 라인들(WL) 및 상기 워드 라인들(WL) 사이의 불순물 영역들(105)을 포함할 수 있다. 게이트 하드 마스크 패턴들(104)이 상기 워드 라인들(WL)의 각각의 상면 상에 형성될 수 있다. 평탄화 공저에 의해, 상기 게이트 하드 마스크 패턴들(104)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.
제1 서브 층간 절연막(106a)이 상기 기판(100) 전면 상에 형성되어, 상기 트랜지스터들을 덮을 수 있다. 상기 제1 서브 층간 절연막(106a)을 관통하여 상기 불순물 영역들(105)에 접속하는 제1 콘택 플러그들(107a)이 형성될 수 있고, 상기 제1 서브 층간 절연막(106a) 상에 상기 제1 콘택 플러그들(107a)에 접속하는 비트 라인들(BL)이 형성될 수 있다.
상기 제1 서브 층간 절연막(106a) 상에 제2 서브 층간 절연막(106b)이 형성되어, 상기 제1 콘택 플러그들(107a) 및 상기 비트 라인들(BL)을 덮을 수 있다. 상기 제1 서브 층간 절연막(106a) 및 상기 제2 서브 층간 절연막(106b)을 관통하여 상기 불순물 영역들(105)에 접속하는 제2 콘택 플러그들(107b)이 형성될 수 있다. 상기 제2 콘택 플러그들(107b)은 상기 제1 콘택 플러그들(107a)이 제공되지 않은 상기 불순물 영역들(105)에 제공될 수 있다.
상기 제2 서브 층간 절연막(106b) 상에 도전 패드들(112)이 형성될 수 있고, 상기 도전 패드들(112)은 상기 제2 콘택 플러그들(107b)과 각각 전기적으로 접속될 수 있다. 상기 제2 서브 층간 절연막(106b)상에 매립 절연층(114)이 형성되어, 상기 도전 패드들(112) 사이의 공간을 채울 수 있다. 이 후, 평탄화 공정이 수행되어, 상기 도전 패드들(112)의 각각의 상면은 상기 매립 절연층(114)의 상면과 실질적으로 공면을 이루도록 형성될 수 있다.
상기 도전 패드들(112) 상에 도전 필라들(180)이 형성될 수 있다. 일 예로, 상기 도전 필라들(180)은 상기 도전 패드들(112) 상에 도전층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 다른 실시예에서, 상기 도전 필라들(180)은 상기 도전 패드들(112) 상에 리세스 영역들을 포함하는 절연층을 형성한 후, 상기 리세스 영역들을 도전 물질로 채워 형성할 수 있다.
상기 도전 필라들(180)이 형성된 상기 기판(100) 상에, 필라 스페이서(182)가 형성될 수 있다. 상기 필라 스페이서(182)는 상기 도전 필라들(180)의 각각의 측벽 및 상면과, 상기 매립 절연층(114)의 상면을 따라 연장되도록 형성될 수 있다. 일 실시예에 따르면, 상기 필라 스페이서(182)를 형성하는 것은 상기 기판(100) 상에 상기 필라 스페이서(182)를 제1 두께(d1)로 증착하는 것, 및 상기 필라 스페이서(182)를 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 도전 필라들(180)의 각각의 상기 상면 및, 상기 매립 절연층(114)의 상기 상면을 덮는 상기 필라 스페이서(182)의 두께는, 상기 도전 필라들(180)의 각각의 상기 측벽을 덮는 상기 필라 스페이서(182)의 상기 제1 두께(d1)보다 얇아질 수 있다.
상기 도전 필라들(180) 사이에 희생층(186)이 형성될 수 있다. 일 예로, 상기 희생층(186)은 SOH(Silicon Organic Hybrid)를 포함할 수 있다. 일 실시예에 따르면, 상기 희생층(186)을 형성하는 것은, 상기 희생층(186)의 상면의 높이가 상기 도전 필라들(180)의 각각의 상면의 높이보다 낮아지도록, 상기 희생층(186)의 상부를 리세스하는 것을 포함할 수 있다.
상기 희생층(186)이 형성된 상기 기판(100) 상에 제1 몰딩 패턴들(188)이 형성될 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 희생층(131)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 제1 몰딩 패턴들(188)은 실리콘 산화물을 포함할 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 필라 스페이서(182)가 형성된 상기 도전 필라들(180)의 상부 측벽 상에 형성될 수 있다. 평면적 관점에서, 상기 제1 몰딩 패턴들(188)은 상기 도전 필라들(180)의 각각의 외주면을 따라 연장되는 링(ring) 형상일 수 있다. 상기 제1 몰딩 패턴들(188)은 상기 희생층(186)의 일부를 노출할 수 있다.
도 16a 및 도 18을 참조하면, 상기 희생층(186)이 제거되어 에어 갭(AG)이 형성될 수 있다. 일 예로, 상기 희생층(186)은 상기 제1 몰딩 패턴들(188) 사이의 공간을 통하여 제거될 수 있다. 상기 희생층(186)이 제거된 후, 상기 제1 몰딩 패턴들(188)은 상기 희생층(186)과 함께 제거되지 않고 남을 수 있다.
상기 제1 몰딩 패턴들(188) 사이의 공간을 채우는 제2 몰딩 패턴(189)이 형성될 수 있다. 상기 제2 몰딩 패턴(189)은 상기 제1 몰딩 패턴들(188)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 제2 몰딩 패턴(189)은 실리콘 산화물을 포함할 수 있다.
상기 제2 몰딩 패턴(189)을 형성하는 것은, 상기 에어 갭(AG)이 형성된 상기 기판(100) 상에 제2 몰딩막을 형성하는 것, 및 상기 도전 필라들(180)의 각각의 상면이 노출되도록 상기 제2 몰딩막을 평탄화하는 것을 포함할 수 있다. 상기 제2 몰딩막은 단차 도포성(step coverage)이 낮은 증착 공정을 수행하여 형성될 수 있다. 상기 에어 갭(AG)의 적어도 일부는 상기 제2 몰딩막에 의해 채워지지 않고 실질적으로 빈 공간으로 유지될 수 있다. 상기 평탄화 공정에 의해, 상기 도전 필라들(180) 사이에, 상기 제1 몰딩 패턴들(188) 및 상기 제2 몰딩 패턴(189)을 포함하는 몰딩 구조체(190)가 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 몰딩 패턴들(188)의 상부 및 상기 필라 스페이서(182)의 상부가 제거될 수 있다.
도 16a 및 도 19를 참조하면, 상기 몰딩 구조체(190) 상에 하부 전극막(170), 자기 터널 접합막(172), 및 상부 전극막(174)이 차례로 형성될 수 있다. 상기 하부 전극막(170) 및 상기 상부 전극막(174)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 자기 터널 접합막(172)은 제1 자성막(121), 터널 배리어막(130), 및 제2 자성막(141)을 포함할 수 있다. 일 실시예에 따르면, 상기 하부 전극막(170)은 제2 두께(d2)로 형성될 수 있고, 상기 제1 자성막(121)은 제3 두께(d3)로 형성될 수 있다. 도 15를 참조하여 설명한, 상기 단위 메모리 셀(MC)이 배치되는 셀 어레이 영역을 제외한 상기 기판(100)의 일 영역(일 예로, 주변회로 영역)에서, 상기 하부 전극막(170), 상기 자기 터널 접합막(172), 및 상기 상부 전극막(174)을 제거하여, 상기 몰딩 구조체(190)의 일부가 노출될 수 있다. 이 후, 상기 몰딩 구조체(190)가 제거될 수 있다. 상기 몰딩 구조체(190)를 제거하는 것은, 일 예로, 불산(HF) 등을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다.
상기 제1 자성막(121)에 서로 다른 제1 영역들(r1) 및 제2 영역(r2)이 정의될 수 있다. 본 실시예에서, 상기 제1 영역들(r1)은, 상기 도전 필라들(180) 상에 위치하고, 평면적 관점에서 상기 도전 필라들(180)과 중첩되는, 상기 제1 자성막(121)의 일부 영역들이다. 상기 제2 영역(r2)은 상기 제1 영역들(r1)을 제외한 상기 제1 자성막(121)의 다른 영역이다. 평면적 관점에서, 상기 제1 영역들(r1)의 각각은 상기 제2 영역(r2)에 의해 둘러싸인 고립된 영역일 수 있다.
더하여, 상기 하부 전극막(170)에 제3 영역들(r3) 및 제4 영역(r4)이 각각 정의될 수 있다. 상기 제3 영역들(r3)은, 상기 제1 영역들(r1) 아래에 각각 위치하고, 평면적 관점에서 상기 제1 영역들(r1)과 각각 중첩되는, 상기 하부 전극막(170)의 일부 영역들이다. 상기 제4 영역(r4)은, 상기 제3 영역들(r3)을 제외한 상기 하부 전극막(170)의 다른 영역이다. 평면적 관점에서, 상기 제3 영역들(r3)의 각각은 상기 제4 영역(r4)에 의해 둘러싸인 고립된 영역일 수 있다.
상기 하부 전극막(170)의 상기 제4 영역(r4)의 일부는 상기 에어 갭(AG)에 직접 노출될 수 있고, 상기 하부 전극막(170)의 상기 제3 영역(r3)은, 상기 필라 스페이서(182)에 의해, 상기 기판(100)의 상면에 평행한 방향을 따라 상기 에어 갭(AG)으로부터 상기 제1 두께(d1)의 거리만큼 이격될 수 있다. 상기 제1 두께(d1)는 상기 제2 두께(d2) 및 상기 제3 두께(d3)의 합과 같거나, 그보다 클 수 있다.
도 16a 및 도 20을 참조하면, 상기 에어 갭(AG)을 통하여, 상기 제1 자성막(121)의 상기 제2 영역(r2), 및 상기 하부 전극막(170)의 상기 제4 영역(r4)에 산소(O)가 선택적으로 제공될 수 있다. 일 실시예에 따르면, 상기 산소(O)를 제공하는 것은, 상기 기판(100) 상에 애싱(Ashing) 공정을 수행하여 상기 에어 갭(AG) 내에 상기 산소(O)를 제공하는 것을 포함할 수 있다.
구체적으로, 상기 산소(O)는 상기 에어 갭(AG)을 통해 라디칼 상태로 상기 제4 영역(r4)에 제공되어, 상기 제4 영역(r4)을 산화시킬 수 있다. . 이에 따라, 상기 제4 영역(r4)의 전기 전도도는 상기 제3 영역들(r3)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 하부 전극막(170)의 상기 제4 영역(r4)은 절연체로 변하여 제2 절연 패턴(116)으로 정의될 수 있고, 상기 하부 전극막(170)의 상기 제3 영역들(r3)은 하부 전극들(BE)로 정의될 수 있다. 상기 하부 전극들(BE)은 상기 제2 절연 패턴(116)에 의해 서로 전기적으로 격리될 수 있다.
더하여, 상기 산소(O)는 상기 에어 갭(AG) 및 상기 제2 절연 패턴(116)을 통해 라디칼 상태로 상기 제2 영역(r2)에 제공되어, 상기 제2 영역(r2)을 산화시킬 수 있다. 이에 따라, 상기 제2 영역(r2)의 전기 전도도는 상기 제1 영역들(r1)의 전기 전도도보다 낮아질 수 있다. 즉, 상기 제1 자성막(121)의 상기 제2 영역(r2)은 절연체로 변하여 제1 절연 패턴(125)으로 정의될 수 있고, 상기 제1 자성막(121)의 상기 제1 영역들(r1)은 제1 자성 패턴들(120)로 정의될 수 있다. 상기 제1 자성 패턴들(120)은 상기 제1 절연 패턴(125)에 의해 서로 전기적으로 격리될 수 있다. 상기 제2 영역(r2)은 상기 산소(O)에 의해 산화되어 비자성 특성을 가질 수 있다. 즉, 상기 제1 자성 패턴들(120)은, 상기 제1 절연 패턴(125)에 의해 자기적으로 서로 격리될 수 있다.
상기 에어 갭(AG)을 통하여 공급되는 상기 산소(O)에 의한 산화 공정은 등방성 특성을 가지므로, 상기 제2 영역(r2) 및 상기 제4 영역(r4)이 산화되는 동안, 상기 필라 스페이서(182)의 일부도 산화될 수 있다. 본 실시예에 따르면, 상기 필라 스페이서(182)의 상기 제1 두께(d1)는 상기 제1 자성막(121)의 상기 제2 두께(d2) 및 상기 하부 전극막(170)의 상기 제3 두께(d3)의 합과 같거나, 그보다 크기 때문에, 상기 산화 공정 동안, 상기 도전 필라들(180)이 산화되는 것이 억제될 수 있다. 즉, 도 10 내지 도 14를 참조하여 설명한 본 발명의 제2 실시예에 따른 제조방법과 달리, 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)을 형성하는 경우, 상기 제2 영역(r2) 및 상기 제4 영역(r4)에 불순물을 주입하는 것이 요구되지 않을 수 있다. 이에 따라, 상기 터널 배리어막(130) 상에 형성된 상기 제2 자성막(141) 및 상기 상부 전극막(174)의 패터닝이 요구되지 않을 수 있다.
도 16a 및 도 16b를 다시 참조하면, 상기 상부 전극막(174) 상에 공통 소스막(176)이 형성될 수 있다. 상기 공통 소스막(176)은 상기 기판(100) 상에 이차원적으로 배열된 상기 제1 자성 패턴들(120)을 포함하는 상기 자기 터널 접합 패턴들(MTJ) 전체를 덮는 플레이트 형태를 가질 수 있다.
본 발명의 개념에 따르면, 상기 하부 전극막(170) 및 상기 제1 자성막(121)을 패터닝함 없이, 상기 하부 전극막(170) 및 상기 제1 자성막(121)의 각각의 소정의 영역에 산소를 선택적으로 제공함으로써, 상기 제1 절연 패턴(125) 및 상기 제2 절연 패턴(116)이 형성될 수 있다. 이에 따라, 상기 제1 절연 패턴(125)에 의해 전기적으로 그리고 자기적으로 격리되는 상기 제1 자성 패턴들(120), 및 상기 제2 절연 패턴(116)에 의해 전기적으로 격리되는 상기 하부 전극들(BE)이, 물리적인 식각 공정 없이 용이하게 형성될 수 있다.
더하여, 상기 터널 배리어막(130)의 식각이 요구되지 않으므로, 상기 하부 전극막(170) 및 상기 제1 자성막(121)을 구성하는 금속성 물질이 상기 터널 배리어막(130)을 식각하여 형성된 터널 배리어 패턴의 측벽에 재증착되어 나타나는 기술적 문제들(일 예로, 상부 및 하부 자성 패턴들 사이의 전기적 단락)이 억제될 수 있다. 따라서, 우수한 신뢰성을 갖는 자기 기억 소자가 제공될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상술된 실시예들에 따른 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들의 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100: 기판 30: 도전층
40: 절연층 32: 도전 패턴들
34: 절연 패턴 WL: 워드 라인들
BL: 비트 라인들 SL: 소스 라인
CG, IG: 게이트 전극들 101c, 101i, 101: 게이트 유전막들
BE: 하부 전극들 120: 제1 자성 패턴들
130: 터널 배리어막 140: 제2 자성 패턴들
TE: 상부 전극들 MJT: 자기 터널 접합 패턴들
125: 제1 절연 패턴 116: 제2 절연 패턴
AG: 에어 갭 180: 도전 필라들
182: 필라 스페이서 186: 희생층
188: 제1 몰딩 패턴들 189: 제2 몰딩 패턴들
190: 몰딩 구조체 141: 제2 자성막
174: 상부 전극막 176: 공통 소스막

Claims (10)

  1. 기판 상에 서로 이격되어 배치되는 복수 개의 제1 자성 패턴들;
    상기 제1 자성 패턴들 사이에 배치되어 상기 제1 자성 패턴들을 정의하는 제1 절연 패턴;
    상기 제1 자성 패턴들 및 상기 제1 절연 패턴을 덮는 터널 배리어막;
    상기 제1 자성 패턴들에 각각 접속하는 복수 개의 하부 전극들; 및
    상기 하부 전극들 사이에 배치되어 상기 하부 전극들을 정의하는 제2 절연 패턴을 포함하되,
    상기 하부 전극들의 각각은, 상기 제1 자성 패턴들의 각각을 사이에 두고 상기 터널 배리어로부터 이격되고,
    상기 제1 절연 패턴은 상기 제1 자성 패턴들을 구성하는 자성 원소와 동일한 자성 원소를 포함하고,
    상기 제2 절연 패턴은 상기 하부 전극들을 구성하는 원소와 동일한 원소를 포함하는 자기 기억 소자.
  2. 청구항 1에 있어서,
    상기 제1 절연 패턴은 산소를 더 포함하는 자기 기억 소자.
  3. 청구항 1에 있어서,
    상기 제1 절연 패턴의 전기 전도도는 상기 제1 자성 패턴들의 전기 전도도보다 낮은 자기 기억 소자.
  4. 청구항 1에 있어서,
    상기 제1 절연 패턴은 불순물을 더 포함하되,
    상기 불순물은 He, P, As, B, 및 C 중 적어도 하나인 자기 기억 소자.
  5. 청구항 1에 있어서,
    상기 제1 절연 패턴은 비자성 특성을 갖는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 제1 절연 패턴의 상면은 상기 제1 자성 패턴들의 각각의 상면과 실질적으로 공면을 이루고,
    상기 제1 절연 패턴의 하면은 상기 제1 자성 패턴들의 각각의 하면과 실질적으로 공면을 이루는 자기 기억 소자.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제2 절연 패턴은 상기 하부 전극들을 구성하는 금속 원소와 동일한 금속 원소를 포함하는 자기 기억 소자.
  9. 청구항 8에 있어서,
    상기 제2 절연 패턴은 산소를 더 포함하는 자기 기억 소자.
  10. 청구항 1에 있어서,
    상기 제1 자성 패턴들은 상기 기판과 상기 터널 배리어막 사이에 배치되고,
    상기 제1 자성 패턴들의 각각은 변경 가능한 자화 방향을 갖는 자기 기억 소자.
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