CN110148596B - 动态随机存取存储器的位线栅极结构及其形成方法 - Google Patents

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Abstract

本发明公开一种动态随机存取存储器的位线栅极结构及其形成方法，该形成动态随机存取存储器的位线栅极结构的方法，包含有下述步骤。首先，形成一多晶硅层于一基底上。接着，形成一牺牲层于多晶硅层上。接续，进行一掺杂制作工艺于牺牲层及多晶硅层上。续之，移除牺牲层。而后，形成一金属堆叠结构于多晶硅层上。本发明还提供一种形成动态随机存取存储器的位线栅极结构的方法，包含有下述步骤。首先，形成一多晶硅层于一基底上。接着，进行一等离子体掺杂制作工艺于多晶硅层的一表面上。接续，形成一金属堆叠结构于多晶硅层的表面上。

Description

动态随机存取存储器的位线栅极结构及其形成方法
技术领域
本发明涉及一种动态随机存取存储器及其形成方法，且特别是涉及一种动态随机存取存储器的位线栅极结构及其形成方法。
背景技术
随机存取存储器(RAM：Random Access Memory)使用时可以读取数据也可以写入数据，当电源关闭以后数据立刻消失。由于随机存取存储器的数据更改容易，所以一般应用在个人计算机作为暂时存储数据的存储器。随机存取存储器又可以细分为「动态(Dynamic)」与「静态(Static)」两种。
「静态随机存取存储器(SRAM：Static RAM)」是以6个晶体管来存储1个位(1bit)的数据，而且使用时不需要周期性地补充电源来保持存储的内容，故称为「静态(Static)」。静态随机存取存储器的构造较复杂(6个晶体管存储1个位的数据)使得存取速度较快，但是成本也较高，因此一般都制作成对容量要求较低但是对速度要求较高的存储器，例如：个人计算机的中央处理器(CPU)内置256KB或512KB的高速缓冲存储器(Cache Memory)。
「动态随机存取存储器(DRAM：Dynamic RAM)」是以1个晶体管加上1个电容来存储1个位(1bit)的数据，而且使用时必须要周期性地补充电源来保持存储的内容，故称为「动态(Dynamic)」。动态随机存取存储器构造较简单(1个晶体管加上1个电容来存储1个位的数据)使得存取速度较慢(电容充电放电需要较长的时间)，但是成本也较低，因此一般都制作成对容量要求较高但是对速度要求较低的存储器，例如：个人计算机主机板上通常使用的主存储器(main memory)。
发明内容
本发明提出一种动态随机存取存储器的位线栅极结构及其形成方法，其使位线栅极结构中的一多晶硅层的最大掺杂浓度位于多晶硅层及其上方的一金属堆叠结构的一界面，以降低接触阻抗。
本发明提供一种形成动态随机存取存储器的位线栅极结构的方法，包含有下述步骤。首先，形成一多晶硅层于一基底上。接着，形成一牺牲层于多晶硅层上。接续，进行一掺杂制作工艺于牺牲层及多晶硅层上。续之，移除牺牲层。而后，形成一金属堆叠结构于多晶硅层上。
本发明提供一种形成动态随机存取存储器的位线栅极结构的方法，包含有下述步骤。首先，形成一多晶硅层于一基底上。接着，进行一等离子体掺杂制作工艺于多晶硅层的一表面上。接续，形成一金属堆叠结构于多晶硅层的表面上。
本发明提供一种动态随机存取存储器的位线栅极结构，包含有一多晶硅层以及一金属堆叠结构。多晶硅层设置于一基底上。金属堆叠结构设置于多晶硅层上，其中多晶硅层的最大掺杂浓度位于金属堆叠结构及多晶硅层的一界面。
基于上述，本发明提出一种动态随机存取存储器的位线栅极结构及其形成方法，其先形成一牺牲层于一多晶硅层上、进行一掺杂制作工艺于牺牲层及多晶硅层上，再移除牺牲层；或者直接进行一等离子体掺杂制作工艺于多晶硅层的一表面上，之后形成一金属堆叠结构于多晶硅层的表面上。如此，能使多晶硅层的最大掺杂浓度位于多晶硅层的表面上(意即多晶硅层的最大掺杂浓度位于金属堆叠结构及多晶硅层的一界面)，且多晶硅层的掺杂浓度自金属堆叠结构及多晶硅层的界面呈梯度减少。因而，本发明能降低金属堆叠结构及多晶硅层的界面间的接触阻抗。
附图说明
图1为本发明优选实施例中形成动态随机存取存储器的位线栅极结构的方法的剖面示意图；
图2为本发明优选实施例中形成动态随机存取存储器的位线栅极结构的方法的流程图；
图3a～图3d为图2的形成动态随机存取存储器的位线栅极结构的方法的剖面示意图；
图4为本发明优选实施例中另一形成动态随机存取存储器的位线栅极结构的方法的流程图；
图5a～图5c为图4的形成动态随机存取存储器的位线栅极结构的方法的剖面示意图。
主要元件符号说明
2、6：氧化硅层
4：氮化硅层
10：浅沟隔离
20：牺牲层
110：基底
120：埋入式的栅极结构
130、130a：多晶硅层
140、140a：金属堆叠结构
142、142a：钛硅氮化层
144、144a：钨硅层
146、146a：钨层
A：存储器区
C1、C2：表面
d1、d2：掺杂浓度
S1、S2、S3、S4、O1、O2、O3：步骤
P1：掺杂制作工艺
P2：湿清洗制作工艺
P3：等离子体掺杂制作工艺
P4：清洗制作工艺
具体实施方式
图1为本发明优选实施例中形成动态随机存取存储器的位线栅极结构的方法的剖面示意图。首先，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)、一硅覆绝缘(silicon-on-insulator，SOI)基底或一含外延层的基底等半导体基底。本实施例的图示中仅绘示一存储器区A，而此存储器区A可连接例如逻辑区等其他区域(未绘示)，并以一浅沟隔离(shallow trench isolation,STI)10绝缘，但本发明不以此为限，其中存储器区A可用来制备具有凹入式栅极的随机动态处理存储器(dynamic random access memory,DRAM)元件，而逻辑区则可用来制备例如金属氧化物半导体晶体管等主动元件。
存储器区A的基底110中可设置多个埋入式的栅极结构120，而浅沟隔离10与覆盖于存储器区A的基底110表面的绝缘材料可细部包含例如一氧化硅层2、一氮化硅层4与一氧化硅层6等，但本发明不以此为限。接着，形成一多晶硅层130于存储器区A的基底110上并同时覆盖多个埋设于基底110内的埋入式栅极结构120。
之后，可以图2～图3d或图4～图5c的方法，形成一金属堆叠结构于多晶硅层130上，使多晶硅层130的最大掺杂浓度位于多晶硅层130与金属堆叠结构的一界面。
图2为本发明优选实施例中形成动态随机存取存储器的位线栅极结构的方法的流程图。图3a～图3d为图2的形成动态随机存取存储器的位线栅极结构的方法的剖面示意图。请同时参阅图2～图3d。首先，如步骤S1及图3a：形成一牺牲层20于多晶硅层130上。牺牲层20可例如为一氧化层、一氮化层或其他介电层等。在本实施例中，牺牲层20为一氧化层。接着，如步骤S2及图3a：进行一掺杂制作工艺P1于牺牲层20及多晶硅层130上。此掺杂制作工艺P1主要目的是使多晶硅层130具有所需的掺杂浓度分布，意即使多晶硅层130的最大掺杂浓度位于多晶硅层130的一表面C1。掺杂制作工艺P1的掺杂质可为磷或砷，但本发明不以此为限。在一优选实施例中，掺杂制作工艺P1对于牺牲层20及多晶硅层130的最大掺杂浓度位于牺牲层20及多晶硅层130的一界面(即表面C1)，但本发明不以此为限。在另一实施例中，掺杂制作工艺P1对于牺牲层20及多晶硅层130的最大掺杂浓度可位于牺牲层20中。在此强调，本发明为使多晶硅层130的最大掺杂浓度位于多晶硅层130的表面C1。换言之，当最大掺杂浓度位于牺牲层20及多晶硅层130的界面(即表面C1)或者当最大掺杂浓度位于牺牲层20中，只要多晶硅层130的掺杂浓度自表面C1呈梯度减少，多晶硅层130的最大掺杂浓度都可位于多晶硅层130的表面C1。随即，如步骤S3及图3b：移除牺牲层20。在本实施例中，移除牺牲层20的方法可包含一湿清洗制作工艺P2，但本发明不以此为限。之后，如步骤S4及图3c：将一钛硅氮化层142直接沉积于多晶硅层130上。将钛硅氮化层142直接沉积于多晶硅层130上的方法可例如为一原子层沉积制作工艺，但本发明不限于此。如图3c所示，本发明可由下而上依序沉积钛硅氮化层142、一钨硅层144以及一钨层146，而此钛硅氮化层142、钨硅层144以及钨层146构成一金属堆叠结构140。
如此一来，本发明可仅形成钛硅氮化层142而取代目前常见的钛硅层及钛/氮化钛层等堆叠结构，故能减少位线栅极结构的厚度。并且，本发明使多晶硅层130的最大掺杂浓度位于多晶硅层130与金属堆叠结构140的界面(即表面C1)，能降低多晶硅层130与金属堆叠结构140的界面(即表面C1)的接触阻抗。在一优选实施例中，多晶硅层130的表面C1的杂质对硅比例为0.1％～10％；更佳者，多晶硅层130的最大掺杂浓度为1×1019/立方厘米～1×1022/立方厘米，但本发明不限于此。
而后，如图3d所示，选择性进行一退火制作工艺，使钛硅氮化层142与多晶硅层130的界面(即表面C1)具有平缓的一掺杂浓度d1分布。退火制作工艺可例如为一快速热退火(rapid thermal processing,RTP)制作工艺，但本发明不以此为限。
或者，如图4～图5c的方法形成一金属堆叠结构于多晶硅层上，使多晶硅层的最大掺杂浓度位于多晶硅层与金属堆叠结构的一界面。
图4为本发明优选实施例中另一形成动态随机存取存储器的位线栅极结构的方法的流程图。图5a～图5c为图4的形成动态随机存取存储器的位线栅极结构的方法的剖面示意图。请同时参阅图4～图5c。首先，如步骤O1图5a：进行一等离子体掺杂制作工艺P3于一多晶硅层130a的一表面C2上。由于本实施例以等离子体掺杂制作工艺P3掺杂，故多晶硅层130a的最大掺杂浓度位于多晶硅层130a的表面C2上，且多晶硅层130a的掺杂浓度自表面C2呈梯度减少。掺杂制作工艺P3的掺杂质可为磷或砷，但本发明不以此为限。接着，如步骤O2及图5a：可选择性进行一清洗制作工艺P4，清洗多晶硅层130a的表面C2上的原生氧化物。在本实施例中，清洗制作工艺P4可例如为一湿清洗制作工艺，但本发明不以此为限。之后，如步骤O3及图5b：将一钛硅氮化层142a直接沉积于多晶硅层130a的表面C2上。将钛硅氮化层142a直接沉积于多晶硅层130a上的方法可例如为一原子层沉积制作工艺，但本发明不限于此。如图5b所示，本发明可由下而上依序沉积钛硅氮化层142a、一钨硅层144a以及一钨层146a，而此钛硅氮化层142a、钨硅层144a以及钨层146a构成一金属堆叠结构140a。
如此一来，本发明可仅形成钛硅氮化层142a而取代目前常见的钛硅层及钛/氮化钛层的双层堆叠结构，故能减少位线栅极结构的厚度。并且，本发明使多晶硅层130a的最大掺杂浓度位于多晶硅层130a的表面C2，能降低多晶硅层130a与金属堆叠结构140a的界面(即表面C2)的接触阻抗。在一优选实施例中，多晶硅层130a的表面C2的杂质对硅比例为0.1％～10％；更佳者，多晶硅层130a的最大掺杂浓度为1×1019/立方厘米～1×1022/立方厘米，但本发明不限于此。
而后，如图5c所示，选择性进行一退火制作工艺，使钛硅氮化层142a与多晶硅层130a的界面C2具有平缓的一掺杂浓度d2分布。退火制作工艺可例如为一快速热退火(rapidthermal processing,RTP)制作工艺，但本发明不以此为限。之后，可再进行后续的形成动态随机存取存储器的步骤，在此不赘述。
综上所述，本发明提出一种动态随机存取存储器的位线栅极结构及其形成方法，其先形成一牺牲层于一多晶硅层上、进行一掺杂制作工艺于牺牲层及多晶硅层上，再移除牺牲层；或者直接进行一等离子体掺杂制作工艺于多晶硅层的一表面上，之后形成一金属堆叠结构于多晶硅层的表面上。如此，能使多晶硅层的最大掺杂浓度位于多晶硅层的表面上(意即多晶硅层的最大掺杂浓度位于金属堆叠结构及多晶硅层的一界面)，且多晶硅层的掺杂浓度自金属堆叠结构及多晶硅层的界面呈梯度减少。因而，本发明能降低金属堆叠结构及多晶硅层的界面间的接触阻抗。
再者，本发明的金属堆叠结构包含一钛硅氮化层，且钛硅氮化层是直接沉积于多晶硅层的表面上，是以能取代目前常见的钛硅层及钛/氮化钛层等双层或多层堆叠结构，进而减少位线栅极结构的厚度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种形成动态随机存取存储器的位线栅极结构的方法，其特征在于，包含有：
形成一多晶硅层于一基底上；
形成一牺牲层于该多晶硅层上；
进行一掺杂制作工艺于该牺牲层及该多晶硅层上；
移除该牺牲层；以及
形成一金属堆叠结构于该多晶硅层上，
其中该牺牲层包含氧化层或氮化层；且
其中该掺杂制作工艺对于该多晶硅层及该牺牲层的最大掺杂浓度位于该牺牲层及该多晶硅层的一界面。
2.如权利要求1所述的形成动态随机存取存储器的位线栅极结构的方法，其中该掺杂制作工艺对于该多晶硅层及该牺牲层的最大掺杂浓度位于该牺牲层中。
3.如权利要求1所述的形成动态随机存取存储器的位线栅极结构的方法，其中该掺杂制作工艺的掺杂质包含磷或砷。
4.如权利要求1所述的形成动态随机存取存储器的位线栅极结构的方法，其中移除该牺牲层的方法包含一湿清洗制作工艺。
5.如权利要求1所述的形成动态随机存取存储器的位线栅极结构的方法，其中形成该金属堆叠结构于该多晶硅层上的步骤包含将一钛硅氮化层直接沉积于该多晶硅层上。
6.如权利要求5所述的形成动态随机存取存储器的位线栅极结构的方法，其中将该钛硅氮化层直接沉积于该多晶硅层上的方法包含一原子层沉积制作工艺。
7.一种形成动态随机存取存储器的位线栅极结构的方法，其特征在于，包含有：
形成一多晶硅层于一基底上；
进行一等离子体掺杂后进行一湿清洗制作工艺于该多晶硅层的一表面上，以使该多晶硅层的最大掺杂浓度位于该多晶硅层的该表面上；以及
形成一金属堆叠结构于该多晶硅层的该表面上。
8.如权利要求7所述的形成动态随机存取存储器的位线栅极结构的方法，还包含：
进行该湿清洗制作工艺，清洗该多晶硅层的该表面上的原生氧化物。
9.如权利要求7所述的形成动态随机存取存储器的位线栅极结构的方法，其中形成该金属堆叠结构于该多晶硅层的该表面上的步骤包含将一钛硅氮化层直接沉积于该多晶硅层的该表面上。
10.如权利要求9所述的形成动态随机存取存储器的位线栅极结构的方法，其中将该钛硅氮化层直接沉积于该多晶硅层的该表面上的方法包含一原子层沉积制作工艺。
11.如权利要求9所述的形成动态随机存取存储器的位线栅极结构的方法，其中该金属堆叠结构由下而上包含该钛硅氮化层、钨硅层以及钨层。
12.一种动态随机存取存储器的位线栅极结构，其特征在于，包含有：
多晶硅层，设置于一基底上；以及
金属堆叠结构，设置于该多晶硅层上，其中该多晶硅层的最大掺杂浓度位于该金属堆叠结构及该多晶硅层的一界面。
13.如权利要求12所述的动态随机存取存储器的位线栅极结构，其中该多晶硅层的掺杂浓度自该金属堆叠结构及该多晶硅层的该界面呈梯度减少。
14.如权利要求12所述的动态随机存取存储器的位线栅极结构，其中该金属堆叠结构由下而上包含钛硅氮化层、钨硅层以及钨层。
15.如权利要求12所述的动态随机存取存储器的位线栅极结构，其中该多晶硅层的最大掺杂浓度为1×1019/立方厘米～1×1022/立方厘米。
16.如权利要求12所述的动态随机存取存储器的位线栅极结构，其中该多晶硅层的该界面的杂质对硅比例为0.1％～10％。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189546B2 (en) * 2019-10-18 2021-11-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
CN113517218B (zh) * 2020-04-09 2023-12-08 中国科学院微电子研究所 半导体位线接触件的制造方法、位线的制造方法及存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1659709A (zh) * 2002-06-07 2005-08-24 因芬尼昂技术股份公司 具沟槽晶体管氮化物只读存储器记忆单元的制造方法
CN101197375A (zh) * 2007-12-28 2008-06-11 上海宏力半导体制造有限公司 一种掩膜只读存储器及其制造方法
CN102386080A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60001601T2 (de) * 1999-06-18 2003-12-18 Lucent Technologies Inc Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren
US6777725B2 (en) * 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
KR101883656B1 (ko) 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
US20140001576A1 (en) * 2012-06-27 2014-01-02 Applied Materials, Inc. Lowering tungsten resistivity by replacing titanium nitride with titanium silicon nitride
KR102054226B1 (ko) * 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150064330A (ko) * 2013-12-03 2015-06-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102175040B1 (ko) * 2013-12-20 2020-11-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150090472A (ko) * 2014-01-29 2015-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102191217B1 (ko) * 2014-04-28 2020-12-16 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
KR102191219B1 (ko) * 2014-05-14 2020-12-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9337149B2 (en) * 2014-07-29 2016-05-10 Samsung Electronics Co, Ltd. Semiconductor devices and methods of fabricating the same
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102404642B1 (ko) * 2015-07-17 2022-06-03 삼성전자주식회사 반도체 소자 및 이의 제조방법
US9773789B1 (en) 2016-09-08 2017-09-26 United Microelectronics Corp. Dynamic random access memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1659709A (zh) * 2002-06-07 2005-08-24 因芬尼昂技术股份公司 具沟槽晶体管氮化物只读存储器记忆单元的制造方法
CN101197375A (zh) * 2007-12-28 2008-06-11 上海宏力半导体制造有限公司 一种掩膜只读存储器及其制造方法
CN102386080A (zh) * 2010-09-02 2012-03-21 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法

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