KR102404642B1 - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

기판에 리세스 영역을 형성하고, 상기 리세스 영역 내에 제 1 산화막을 형성하고, 제 1 산화막 상에 다결정 실리콘층을 형성하고, 다결정 실리콘층을 산화시켜 제 2 산화막을 형성한다. 제 2 산화막 상에 리세스 영역을 채우는 갭필 산화막을 형성한다. 다결정 실리콘층의 일부는 제 1 산화막과 제 2 산화막 사이에 잔류한다.

Description

반도체 소자 및 이의 제조방법{Semiconductor Device and Method of fabricating the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 전기적 특성이 개선된 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업이 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 개선된 반도체 소자 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판에 리세스 영역을 형성하는 것; 상기 리세스 영역 내에 제 1 산화막을 형성하는 것; 상기 제 1 산화막 상에 다결정 실리콘층을 형성하는 것; 상기 다결정 실리콘층을 산화시켜 제 2 산화막을 형성하는 것; 및 상기 제 2 산화막 상에 상기 리세스 영역을 채우는 갭필 산화막을 형성하는 것을 포함하되, 상기 다결정 실리콘층의 일부는 상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류할 수 있다.
상기 제 1 산화막은 원자층 증착(Atomic Layer Deposition) 공정으로 형성될 수 있다. 상기 제 1 산화막은 상기 제 2 산화막보다 얇게 형성될 수 있다.
상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 리세스 영역은 상기 셀 어레이 영역 내의 제 1 리세스 영역 및 상기 주변 회로 영역 내의 제 2 리세스 영역을 포함하되, 상기 제 1 리세스 영역 및 상기 제2 리세스 영역 내에 상기 제 1 산화막, 상기 제 2 산화막, 및 상기 갭필 산화막으로 형성된 제 1 소자 분리 구조체와 제 2 소자 분리 구조체를 각각 형성 형성할 수 있다.
상기 다결정 실리콘층의 적어도 일부는 상기 제 2 소자 분리 구조체 내에 잔존할 수 있다. 상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류하는 다결정 실리콘층의 일부는 상기 제 2 리세스 영역 내에서 서로 분리되어 아일랜드 형태로 제공되고, 상기 제 1 산화막과 상기 제 2 산화막은 접촉할 수 있다.
상기 셀 어레이 영역은 상기 제 1 리세스 영역에 의하여 분리된 복수의 제 1 활성 영역들을 포함하고, 상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭(wide width) 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭(narrow width) 영역을 포함할 수 있다.
상기 광폭 영역은 상기 제 1 활성 영역들 각각의 연장 방향인 제 1 방향을 따라 배치된 상기 제 1 활성 영역들 사이의 영역이고, 상기 협폭 영역은 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격된 상기 제 1 활성 영역들 사이의 영역일 수 있다.
상기 협폭 영역은 상기 제 1 산화막 상의 상기 제 2 산화막에 의하여 완전히 채워져 상기 제 2 산화막의 상면이 상기 제 1 소자 분리 구조체의 상면이 되고, 상기 광폭 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워져 상기 갭필 산화막의 상면이 상기 제 2 소자 분리 구조체의 상면이 될 수 있다. 상기 제 1 활성 영역들과 전기적으로 연결되는 커패시터들을 형성하는 것을 더 포함할 수 있다.
상기 기판 내에 매립되고 상기 제 1 활성 영역들과 교차하여 연장되는 워드 라인들을 형성하는 것; 및 상기 제 1 활성 영역들과 전기적으로 연결되고 상기 워드 라인들과 교차하는 비트 라인들을 형성하는 것을 더 포함할 수 있다.
셀 어레이 영역과 주변 회로 영역을 포함하는 기판을 제공하는 것; 상기 셀 어레이 영역에 제 1 활성 영역들을 정의하는 제 1 리세스 영역을 형성하는 것; 상기 제 1 리세스 영역 내에 원자층 증착 공정으로 제 1 산화막을 형성하는 것; 상기 제 1 산화막 상에 상기 제 1 리세스 영역의 적어도 일부를 채우는 다결정 실리콘층을 형성하는 것; 상기 다결정 실리콘층을 산화시켜 제 2 산화막을 형성하는 것; 및 상기 제 2 산화막 상에 갭필 산화막을 형성하는 것을 포함하되, 상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭 영역을 포함하고, 상기 협폭 영역은 상기 제 1 산화막 상의 상기 제 2 산화막에 의하여 완전히 채워지고, 상기 광폭 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워질 수 있다.
상기 광폭 영역은 상기 제 1 활성 영역들 각각의 연장 방향인 제 1 방향을 따라 배치된 상기 제 1 활성 영역들 사이의 영역이고, 상기 협폭 영역은 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격된 상기 제 1 활성 영역들 사이의 영역일 수 있다. 상기 다결정 실리콘층을 산화시키는 것은 ISSG(In-situ Steam Generation) 공정을 포함할 수 있다. 상기 갭필 산화막은 TOSZ(Tonen Silazene) 산화막일 수 있다.
상기 다결정 실리콘층의 적어도 일부는 상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류할 수 있다.
상기 기판 내에 매립되고 상기 제 1 활성 영역들과 교차하여 연장되는 워드 라인들을 형성하는 것; 상기 제 1 활성 영역들과 전기적으로 연결되는 커패시터들을 형성하는 것; 및 상기 제 1 활성 영역들과 전기적으로 연결되고 상기 워드 라인들과 교차하는 비트 라인들을 형성하는 것을 더 포함할 수 있다.
상기 주변 회로 영역에 제 2 리세스 영역을 형성하는 것을 더 포함하고, 상기 제 2 리세스 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워질 수 있다.
상기 주변 회로 영역 내에 형성된 상기 제 1 산화막과 상기 제 2 산화막 사이에 상기 다결정 실리콘층의 적어도 일부가 잔류할 수 있다.
셀 어레이 영역과 주변 회로 영역을 포함하는 기판; 상기 셀 어레이 영역 내에 제 1 활성 영역들을 정의하는 제 1 리세스 영역 내의 제 1 소자 분리 구조체; 상기 주변 회로 영역 내에 제 2 활성 영역을 정의하는 제 2 리세스 영역 내의 제 2 소자 분리 구조체; 및 상기 제 1 활성 영역들에 연결되는 커패시터들을 포함하되, 상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭 영역을 포함하고, 상기 협폭 영역에 수직적으로 적층된 산화막의 개수는 상기 광폭 영역에 수직적으로 적층된 산화막의 개수보다 적을 수 있다.
상기 광폭 영역에서 상기 제 1 소자 분리 구조체의 산화막의 개수는 n(n은 1보다 큰 정수)개이고, 상기 협폭 영역에서 상기 제 1 소자 분리 구조체의 산화막의 개수는 n-1개일 수 있다. 상기 제 2 소자 분리 구조체의 산화막의 개수는 n보다 같거나 클 수 있다.
상기 제 2 소자 분리 구조체는 상기 기판에 가장 인접한 제 1 산화막 및 두 번째로 인접한 제 2 산화막을 포함하고, 상기 제 1 산화막과 상기 제 2 산화막 사이에 다결정 실리콘 물질이 제공될 수 있다. 상기 광폭 영역은 상기 제 1 활성 영역들 각각의 연장 방향인 제 1 방향을 따라 배치된 상기 제 1 활성 영역들 사이의 영역이고, 상기 협폭 영역은 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격된 상기 제 1 활성 영역들 사이의 영역일 수 있다. 상기 제 2 소자 분리 구조체는 상기 기판 상에 차례로 제공되는 제 1 산화막, 제 2 산화막, 및 갭필 산화막을 포함하고, 상기 협폭 영역 내의 상기 제 1 소자 분리 구조체는 상기 제 1 산화막 및 상기 제 2 산화막으로 구성되어 그의 최상면이 상기 제 2 산화막의 상면일 수 있다.
상기 광폭 영역 내의 상기 제 1 소자 분리 구조체는 상기 제 1 산화막 및 상기 제 2 산화막으로 구성되어 그의 최상면이 상기 제 2 산화막의 상면일 수 있다. 상기 갭필 산화막은 상기 제 2 산화막보다 두껍고, 상기 제 2 산화막은 상기 제 1 산화막보다 두꺼울 수 있다. 상기 제 2 소자 분리 구조체는 상기 제 2 리세스 영역 상에 차례로 제공되는 제 1 산화막 및 제 2 산화막을 포함하고, 상기 제 1 산화막 및 상기 제 2 산화막 사이에 다결정 실리콘 물질이 제공될 수 있다. 상기 다결정 실리콘 물질은 상기 제 2 리세스 영역 내에서 서로 분리되어 아일랜드 형태로 제공되고, 상기 제 1 산화막과 상기 제 2 산화막은 접촉할 수 있다.
본 발명의 실시예들에 따르면, 활성 영역의 면적을 감소시키지 않으면서 소자 분리 패턴들을 형성할 수 있다. 제 1 산화막은 ALD 방식으로 형성되므로 기판의 손실 없이 소자 분리 패턴의 형성이 가능하다. 또한, 제 1 산화막과 기판 사이에 다결정 실리콘이 잔류하지 않아 누설 전류를 줄일 수 있고 그 결과 반도체 소자의 신뢰성을 개선할 수 있다.
본 발명의 실시예들에 따르면 주변 회로 영역에 잔류한 잔류 다결정 실리콘이 열 전자를 흡수 및 중화하여 열 전자 유도 펀치-쓰루를 개선할 수 있다. 그에 따라, 반도체 소자의 HEIP 특성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 공정 흐름도이다.
도 2는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 평면도이다.
도 3a 내지 도 6a는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 도면들로 도 2의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 3b 내지 도 6b는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 도면들로 도 2의 C-C'선에 따른 단면도들이다.
도 7은 본 발명의 실시예들에 따른 소자 분리 구조체 상에 형성된 메모리 소자를 설명하기 위한 평면도이다.
도 8a는 도 7의 A-A'선 및 B-B선에 따른 단면도이다.
도 8b는 도 7의 C-C'선에 따른 단면도이다.
도 9 및 도 10은 도 8의 G 영역의 확대도들이다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리 구조체를 설명하기 위한 단면도들로 도 11a는 도 2의 A-A'선 및 B-B'선에 따른 단면도이고 도 11b는 도 2의 C-C'선에 따른 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 12은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 공정 흐름도이다. 도 2는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 평면도이다. 도 3a 내지 도 6a는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 도면들로 도 2의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 3b 내지 도 6b는 본 발명의 실시예들에 따른 소자 분리 구조체들의 제조 방법을 설명하기 위한 도면들로 도 2의 C-C'선에 따른 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여, 기판(100)에 리세스 영역이 형성될 수 있다(S11). 상기 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 상기 기판(100)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 복수의 메모리 셀들이 배치되는 영역일 수 있다. 일 예로, 상기 복수의 메모리 셀들은 커패시터를 포함하는 DRAM 셀들일 수 있다. 상기 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 복수의 셀 어레이 영역들(CAR) 사이에 배치되거나, 셀 어레이 영역(CAR)과 이격되어 배치될 수 있다.
상기 리세스 영역은 상기 기판(100) 상에 마스크 패턴을 형성한 후 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 리세스 영역은 상기 셀 어레이 영역(CAR) 내의 제 1 리세스 영역(RS1)과 상기 주변 회로 영역(PCR) 내의 제 2 리세스 영역(RS2)을 포함할 수 있다. 상기 제 1 리세스 영역(RS1)은 상기 셀 어레이 영역(CAR) 내에 제 1 활성 영역들(ACT1)을 정의할 수 있다. 일 예로, 상기 제 1 활성 영역들(ACT1)은 일 방향(Z방향)으로 길쭉한 바(bar) 형태를 가지며, 서로가 평행하게 배치될 수 있다. 상기 제 1 리세스 영역(RS1)은 상기 제 1 활성 영역들(ACT1) 간의 거리가 최대인 광폭(wide width) 영역(WR)과 상기 제 1 활성 영역들(ACT1) 간의 거리가 최소인 협폭(narrow width) 영역(NR)을 포함할 수 있다. 일 예로, 상기 광폭 영역(WR)의 폭(d1)은 상기 협폭 영역(NR)의 폭(d2)보다 클 수 있다. 일 예로, 상기 광폭 영역(WR)의 폭(d1)은 상기 협폭 영역(NR)의 폭(d2)의 약 1.5 배 내지 약 5배일 수 있다. 상기 광폭 영역(WR)은 상기 제 1 활성 영역들(ACT1) 각각의 연장 방향(Z 방향)을 따라 배치된 제 1 활성 영역들(ACT1) 사이의 영역일 수 있다. 일 예로, 도 3a에 도시된 바와 같이 A-A'선에 따른 단면에 도시된 인접한 한 쌍의 제 1 활성 영역들(ACT1)간의 영역은 광폭 영역(WR)일 수 있다. 이와는 달리, 도 3a에 도시된 바와 같이 B-B'선에 따른 단면에 도시된 인접한 한 쌍의 제 1 활성 영역들(ACT1)간의 영역은 협폭 영역(NR)일 수 있다. B-B'선은 A-A'선에 실질적으로 수직할 수 있다.
상기 제 2 리세스 영역(RS2)은 상기 광폭 영역(WN)의 폭(d1) 및 상기 협폭 영역(NR)의 폭(d2)보다 큰 폭(d3)을 가질 수 있다. 상기 제 2 리세스 영역(RS)은 X 방향으로 이격된 한 쌍의 제 2 활성 영역들(ACT2) 사이로 도시되었으나, X 방향에 한정되지 않고 Y 방향, Z 방향 및 그 외의 방향으로 이격된 한 쌍의 제 2 활성 영역들(ACT2) 사이의 영역일 수 있다. 상기 제 1 리세스 영역(RS1)과 상기 제 2 리세스 영역(RS2)은 동일한 공정을 통하여 함께 형성될 수 있다.
상기 기판(100) 상에 제 1 산화막(10)이 형성될 수 있다(S12). 상기 제 1 산화막(10)은 상기 리세스 영역들(RS1, RS2)이 형성된 기판(100)의 상면을 따라 실질적으로 콘포멀하게 형성될 수 있으며, 상기 리세스 영역들(RS1, RS2)을 완전히 채우지 않을 수 있다. 상기 제 1 산화막(10)은 원자층 증착(Atomic Layer Deposition: 이하 ALD) 방식으로 형성된 산화막일 수 있다. 일 예로, 상기 제 1 산화막(10)의 형성은 상기 리세스 영역이 형성된 웨이퍼를 ALD 장비에 로딩한 후, 증착 소스 가스들을 교대로 반복하여 공급하는 것을 포함할 수 있다. 일 예로, 상기 증착 소스 가스들은 실리콘 소스(일 예로, 실란(silane)) 및 산소 소스(일 예로, O2)를 포함할 수 있다. 상기 실리콘 소스의 공급과 상기 산소 소스의 공급은 하나의 사이클을 구성하며, 상기 제 1 산화막(10)을 형성하는 것은 복수의 사이클을 수행하는 것을 포함할 수 있다. 상기 제 1 산화막(10)을 형성하는 것은 상기 실리콘 소스의 공급과 상기 산소 소스의 공급 사이에 불활성 기체로 공정 챔버를 퍼지(purge)하는 것을 포함할 수 있다. 이와는 달리 상기 퍼지 공정은 생략될 수 있다. 상기 제 1 산화막(10)은 약 30 Å 내지 약 150Å의 두께로 형성될 수 있다.
집적도가 향상됨에 따라 셀 어레이 영역에서 활성 영역들 간의 거리 및 활성 영역들의 면적은 급격히 줄어들고 있다. 본 발명의 실시예들에 따른 상기 제 1 산화막(10)은 ALD 공정으로 형성되므로, 열산화 공정 등과 같이 상기 기판(100)의 일부가 산화되는 공정과는 달리, 상기 기판(100) 상부(특히, 리세스 영역들의 측벽)의 소모 없이 형성될 수 있다. 그 결과, 상기 제 1 활성 영역들(ACT1)의 면적 축소 없이 이하 설명될 소자 분리 구조체의 일부를 형성할 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 참조하여, 상기 제 1 산화막(10) 상에 다결정 실리콘층(20)을 형성할 수 있다(S13). 일 예로, 상기 다결정 실리콘층(20)은 화학 기상 증착(Chemical Vapor Deposition) 공정으로 형성될 수 있다. 상기 다결정 실리콘층(20)은 상기 제 1 산화막(10)보다 두껍게 형성될 수 있다. 일 예로, 상기 다결정 실리콘층(20)의 두께는 상기 제 1 산화막(10) 두께의 약 2배 내지 약 10배일 수 있다. 상기 다결정 실리콘층(20)은 상기 리세스 영역들(RS1, RS2) 및 상기 기판(100)의 상면을 따라 콘포멀하게 형성될 수 있다.
상기 광폭 영역(WR)에서, 상기 다결정 실리콘층(20)은 상기 제 1 리세스 영역(RS1)을 완전히 채우지 않을 수 있다. 이와는 달리, 상기 협폭 영역(NR)에서, 상기 다결정 실리콘층(20)은 상기 제 1 리세스 영역(RS1)을 완전히 채울 수 있다. 상기 다결정 실리콘층(20)은 상기 제 2 리세스 영역(RS2)을 완전히 채우지 않을 수 있다.
도 1, 도 2, 도 5a 및 도 5b를 참조하여, 상기 다결정 실리콘층(20)을 산화시켜 제 2 산화막(21)을 형성할 수 있다(S14). 일 예로, 상기 산화 공정은 ISSG(in-situ steam generation) 공정일 수 있다. 상기 ISSG 공정은 수증기(H2O), 산소라디칼(O2-), 및 히드록시기(OH-)를 포함하는 분위기에서 진행되며, 상기 분위기는 수소와 산소를 공급하여 형성될 수 있다. 상기 ISSG 공정은 950~1050℃의 온도에서 7.5~20Torr의 압력에서 진행될 수 있다. 도 5a 및 도 5b에는 상기 다결정 실리콘층(20) 전부가 산화되어 상기 제 2 산화막(21)이 되는 것으로 도시되어 있으나, 이와는 달리 상기 다결정 실리콘층(20)의 일부가 상기 제 1 산화막(10)과 상기 제 2 산화막(21) 사이에 잔류할 수 있으며, 이에 대해서는 후술한다.
도 1, 도 2, 도 6a 및 도 6b를 참조하여, 상기 제 2 산화막(21) 상에 갭필 산화막을 형성한 후 평탄화 공정을 수행할 수 있다(S15). 그 결과, 상기 셀 어레이 영역(CAR)에는 제 1 산화막(12), 제 2 산화막(22) 및 갭필 산화막(42)을 포함하는 제 1 소자 분리 구조체(IS1)가 형성될 수 있고, 상기 주변 회로 영역(PCR)에는 제 1 산화막(13), 제 2 산화막(23), 및 갭필 산화막(43)을 포함하는 제 2 소자 분리 구조체(IS2)가 형성될 수 있다. 상기 갭필 산화막은(42, 43)은 갭필(gap fill)이 상대적으로 용이한 유동성 물질을 포함하는 용액 공정으로 형성될 수 있다. 일 예로, 상기 갭필 산화막(42, 43)은 TOSZ(Tonen Silazene) 산화막일 수 있다. 상기 갭필 산화막(42, 43)의 형성 공정은 TOSZ 물질을 상기 기판(100) 상에 공급한 후, 베이크(bake)하는 공정을 포함할 수 있다. 일 예로, 상기 베이크 공정은 약50℃ 내지 약 400℃ 에서 수행될 수 있다. 다른 실시예에 있어서, 상기 갭필 산화막(42, 43)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass) 또는 이들의 조합으로 이루어질 수 있다. 상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정일 수 있다. 상기 평탄화 공정에 의하여 상기 기판(100)의 상면, 즉, 상기 제 1 활성 영역들(ACT1) 및 상기 제 2 활성 영역들(ACT2)의 상면이 노출될 수 있다.
본 발명의 실시예들에 따르면, 상기 셀 어레이 영역(CAR)에는 제 1 소자 분리 구조체(IS1)가 제공되고, 상기 주변 회로 영역(PCR)에는 제 2 소자 분리 구조체(IS2)가 제공된다. 상기 제 1 소자 분리 구조체(IS1)는 상기 기판(100) 상의 위치에 따라 그 수직 구조가 다를 수 있다. 즉, 상기 협폭 영역(NR)에서 상기 제 1 소자 분리 구조체(IS1)를 구성하는 산화막은 상기 광폭 영역(WR)에서, 상기 제 1 소자 분리 구조체(IS1)를 구성하는 산화막들의 개수보다 적은 수의 산화막만을 포함할 수 있다. 일 예로, 상기 광폭 영역(WR)에서, 상기 제 1 소자 분리 구조체(IS1)는 n(n은 1보다 큰 정수)개의 산화막들이 수직적으로 적층되어 있고, 상기 협폭 영역(NR)에서, 상기 제 1 소자 분리 구조체(IS1)는 n-1개의 산화막이 수직적으로 적층되어 있다. 도 6a 및 도 6b에 도시된 바와 같이, 상기 광폭 영역(WR)에서, 상기 제 1 산화막(12), 상기 제 2 산화막(22) 및 갭필 산화막(42)이 수직 적층되어 상기 제 1 리세스 영역(RS1)을 채울 수 있다. 이와는 달리, 상기 협폭 영역(NR)에서, 상기 제 1 산화막(12) 및 상기 제 2 산화막(22)에 의하여 상기 제 1 리세스 영역(RS1)이 채워질 수 있다. 즉, 상기 협폭 영역(NR)에는 갭필 산화막이 제공되지 않을 수 있다. 이에 따라, 상기 광폭 영역(WR) 내의 상기 제 1 소자 분리 패턴(IS1)의 최상면(또는 최상면의 50% 이상)은 상기 갭필 산화막(42)의 상면인 반면, 상기 협폭 영역(NR) 내의 상기 제 1 소자 분리 패턴(IS1)의 최상면은 제 2 산화막(22)의 상면일 수 있다.
상기 주변 회로 영역(PCR)에 제공되는 상기 제 2 소자 분리 구조체(IS2)는 상기 광폭 영역(WR)과 동일한 층들로 구성될 수 있다. 일 예로, 상기 제 2 소자 분리 구조체(IS2)는 상기 제 2 리세스 영역(RS2)에 차례로 형성된 제 1 산화막(13), 제 2 산화막(23) 및 갭필 산화막(43)을 포함할 수 있다. 상기 제 2 소자 분리 구조체(IS2)의 최상면은 상기 갭필 산화막(43)의 상면일 수 있다. 상기 광폭 영역(WR)에서, 상기 제 1 소자 분리 구조체(IS1)는 n(n은 1보다 큰 정수)개의 산화막들이 수직적으로 적층되어 있고, 상기 제 2 소자 분리 구조체(IS2)도 n개의 산화막들이 수직적으로 적층될 수 있다. 다른 실시예에서, 상기 제 2 소자 분리 구조체(IS2)는 n보다 큰 개수의 산화막들이 적층된 구조를 가질 수 있다. 이 경우, 상기 갭필 산화막(43) 상에 추가되는 산화막은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), 또는 SOG(Spin On Glass) 산화막일 수 있다.
본 발명의 실시예들에 따르면, 활성 영역의 면적을 감소시키지 않으면서 소자 분리 패턴들을 형성할 수 있다. 리세스 영역을 형성한 후 바로 열산화 공정을 수행하는 방식이나, 리세스 영역 내에 다결정 실리콘을 형성한 후 이를 열산화 하는 방식의 경우와는 달리, 상기 제 1 산화막은 ALD 방식으로 형성되므로 기판의 손실 없이 소자 분리 패턴의 형성이 가능하다.
도 7은 본 발명의 실시예들에 따른 소자 분리 구조체 상에 형성된 메모리 소자를 설명하기 위한 평면도이다. 도 8a는 도 7의 A-A'선 및 B-B선에 따른 단면도이다. 도 8b는 도 7의 C-C'선에 따른 단면도이다.
도1, 도 7, 도 8a 및 도 8b를 참조하여, 도 3a 내지 도 6a, 및 도 3b 내지 도 6b에 따라 형성된 제 1 및 제 2 소자 분리 구조체들(IS1, IS2)이 형성된 기판(100) 상에 메모리 소자를 형성할 수 있다(S16). 일 예로, 상기 메모리 소자는 DRAM 소자일 수 있으나, 이에 한정되지 않는다.
상기 셀 어레이 영역(CAR)에 있어서, 상기 제 1 소자 분리 구조체(IS1)에 의하여 정의된 상기 제 1 활성 영역들(ACT1)의 상부에 소오스/드레인 영역들(SD)을 형성할 수 있다. 상기 소오스/드레인 영역들(SD)은 상기 제 1 소자 분리 구조체(IS1)를 이온 주입 마스크로 이용한 이온 주입 공정에 의하여 형성될 수 있다. 상기 소오스/드레인 영역들(SD)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 일 예로, 상기 소오스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
상기 기판(100) 내에 트렌치들(TR)를 형성할 수 있다. 두 개의 트렌치들(TR)이 각각의 상기 활성 영역들(AR)을 제 1 방향(X)으로 가로지르도록 형성될 수 있다. 상기 트렌치들(TR)은 상기 제 1 방향(X)에 교차하는 제 2 방향(Y)을 따라 평행하게 배열될 수 있다. 상기 트렌치들(TR)의 표면을 컨포말하게 덮는 게이트 절연막(151)을 형성할 수 있다. 그리고, 상기 게이트 절연막(151) 상에 상기 트렌치들(TR)을 채우는 워드 라인들(WL)을 형성할 수 있다. 상기 게이트 절연막(151)은 절연물질을 포함하며, 예를 들어, 실리콘 산화막, 실리콘 산화질화막, 및 고유전막들 중 하나 이상을 포함할 수 있다. 상기 워드 라인들(WL)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
상기 트렌치들(TR) 상부에 형성된 상기 게이트 절연막(151) 및 상기 워드 라인들(WL)의 일부를 제거하고, 상기 트렌치들(TR) 내에 캐핑 패턴들(191)을 형성할 수 있다. 상기 캐핑 패턴들(191)은 상기 워드 라인들(WL) 상에 형성되며, 상기 트렌치들(TR)을 완전히 채울 수 있다. 상기 캐핑 패턴들(191)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 기판(100) 상에 버퍼막(미도시)을 형성할 수 있다. 상기 버퍼막(219)은 하나 이상의 절연막들로 이루어질 수 있다. 상기 버퍼막은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다.
상기 버퍼막 상에 상기 버퍼막을 관통하여 상기 소오스/드레인 영역들(SD)에 연결되는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 도전층(131) 및 상기 도전층(131) 상의 캐핑층(132)을 포함할 수 있다. 상기 비트라인들(BL) 각각은 제 2 방향(Y)을 따라 연장되며 제 2 방향(Y)을 따라 배열된 상기 제 1 활성 영역들(ACT1)과 수직적으로 오버랩될 수 있다. 상기 비트 라인들(BL)은 제 1 방향(X)을 따라 배열될 수 있다.
상기 비트 라인들(BL)은 상기 도전층(131)과 상기 소오스/드레인 영역들(SD)을 연결하는 비트라인 콘택들(DCC)을 포함할 수 있다. 상기 비트라인 콘택들(DCC)은 상기 제 1 활성 영역들(ACT1) 각각 상에 분리되도록 형성될 수 있다. 이와는 달리, 상기 도전층(131)은 제 2 방향(Y)을 따라 연장되며 제 2 방향(Y)을 따라 배열된 상기 제 1 활성 영역들(ACT1)과 수직적으로 오버랩될 수 있다.
상기 비트라인 콘택들(DCC), 상기 도전층(131)은 상기 캐핑층(132)을 마스크로 사용하는 식각 공정에 의하여 형성될 수 있다. 상기 비트라인 콘택들(DCC), 상기 도전층(131) 및 상기 캐핑층(132)의 측벽을 따라 제 1 스페이서(SP1)가 형성될 수 있다. 상기 제 1 스페이서(SP1)는 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
상기 비트라인 콘택들(DCC)은 도핑된 폴리실리콘 물질을 포함할 수 있다. 상기 도전층(131)은 금속, 일 예로, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면 상에 도시하지 않았지만, 상기 도전층(131)과 상기 비트라인 콘택들(DCC) 사이에 확산 방지막이 개재될 수 있다. 상기 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 상기 비트라인 콘택들(DCC), 상기 도전층(131) 및 상기 캐핑층(132)은 화학 기상 증착 또는 스퍼터링 공정을 통하여 형성될 수 있다.
상기 비트라인들(BL)을 덮는 제 1 층간 절연막(141)을 형성한 후, 상기 제 1 층간 절연막(141)을 관통하여 상기 소오스/드레인 영역들(SD)과 연결되는 스토리지 노드 콘택들(BC)이 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)은 도전물질을 포함하며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 스토리지 노드 콘택들(BC)은 텅스텐(W) 및 텅스텐 질화막(WxN1-x)을 포함할 수 있다. 상기 제 1 층간 절연막(141)은 CVD 공정으로 형성된 실리콘 산화막일 수 있다.
상기 제 1 층간 절연막(141) 상에 차례로 하부 전극들(180), 유전막(181), 및 상부 전극(182)이 형성될 수 있다. 상기 하부 전극들(180), 상기 유전막(181), 및 상기 상부 전극(182) 반도체 소자의 커패시터들을 구성할 수 있다. 상기 하부 전극들(180)은 하부면이 막힌 실린더 형태로 형성될 수 있다. 상기 하부 전극들(180)의 형성 공정은 상기 스토리지 노드 콘택들(BC)을 노출하는 희생층(미도시)을 형성하고, 상기 희생층 상에 컨포멀하게 도전층을 형성하는 것 및 상기 도전층 상에 매립막을 형성하는 것을 포함할 수 있다. 이 후, 상기 도전층은 식각 공정에 의하여 상기 스토리지 노드 콘택들(BC) 상에 각각 상에 분리된 하부 전극들(180)이 되고, 상기 희생층 및 상기 매립막은 제거될 수 있다. 상기 하부 전극들(180)이 형성 공정 중 높은 종횡비(aspect ratio)에 의하여 상기 하부 전극들(180)이 쓰러지는 것을 방지하기 위한 지지층이 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)과 상기 하부 전극들(180) 사이에 랜딩 패드들이 제공될 수 있다. 상기 랜딩 패드들은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 하부 전극들(180) 및 상기 상부 전극(182)은 불순물이 도핑된 반도체 물질(예를 들어, 도핑된 다결정 실리콘), 도전성 금속질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 금속(예를 들어, 루세늄, 이리듐, 티타늄, 또는 탄탈늄), 또는 도전성 금속산화물(예를 들어, 산화 이리듐) 중에서 적어도 하나를 포함할 수 있다. 상기 유전막(181)은 금속 산화물(예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3, 또는 TiO2)과 페로브스카이트(perovskite) 구조의 유전 물질(예를 들어, SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, 또는 PLZT) 중에서 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
상기 주변 회로 영역(PCR)에 게이트 구조체(PG)가 형성될 수 있다. 상기 게이트 구조체(PG)는 상기 제 2 활성 영역(ACT2)으로부터 상기 제 2 소자 분리 구조체(IS2) 상으로 연장될 수 있다. 상기 게이트 구조체(PG)는 상기 기판(100) 상에 차례로 적층된 반도체층(133), 도전층(134), 및 캐핑층(135)을 포함할 수 있다. 상기 반도체층(133), 상기 도전층(134), 및 상기 캐핑층(135)은 각각 상기 셀 어레이 영역(CAR)에 도시된 상기 비트라인 콘택들(DCC), 상기 도전층(131), 및 상기 캐핑층(132) 각각과 함께 형성될 수 있다. 상기 게이트 구조체(PG)는 상기 반도체층(133), 상기 도전층(134), 및 상기 캐핑층(135)의 측벽을 따라 연장되는 제 2 스페이서(SP2)를 포함할 수 있다. 상기 제 2 스페이서(SP2)는 상기 셀 어레이 영역(CAR)에 도시된 상기 제 1 스페이서(SP1)와 함께 형성될 수 있다. 상기 셀 어레이 영역(CAR)에 상기 커패시터들이 형성되는 동안 상기 주변 회로 영역(PCR)은 마스킹될 수 있다. 일 예로, 상기 게이트 구조체(PG) 상에 제 2 층간 절연막(142)이 제공될 수 있다. 상기 제 2 층간 절연막(142)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 산화막과 기판 사이에 다결정 실리콘이 잔류하지 않아 반도체 소자 특성의 열화를 방지할 수 있다. 리세스 영역 내에 상기 제 1 산화막의 증착 없이 다결정 실리콘을 형성한 후 열산화 공정을 수행하는 경우, 형성된 제 1 산화막과 기판 사이에 다결정 실리콘의 일부가 국부적으로 잔류될 수 있다. 즉, 잔류된 다결정 실리콘은 기판과 직접 접할 수 있다. 잔류된 다결정 실리콘은 계면 트랩(interface trap)으로 작용하여 누설 전류(leakage current)의 원인이 될 수 있다. 보다 상세히 설명하면, 잔류된 다결정 실리콘은 트랩-어시스티드 터널링(trap assisted tunneling)의 원인이 되며, 그 결과 커패시터에 저장된 전하들의 일부가 잔류된 다결정 실리콘의 영향으로 누설될 수 있다. 즉, DRAM 셀의 누설 전류가 증가되고 신뢰성이 열화되어 리프레시(refresh)를 보다 자주 수행해야 한다. 본 발명의 실시예들에 따르면, 다결정 실리콘층의 형성 이전에 제 1 산화막을 형성하므로, 기판과 제 1 산화막 사이에 다결정 실리콘이 잔류하지 않아 누설 전류를 줄일 수 있고 그 결과 반도체 소자의 신뢰성을 개선할 수 있다.
도 9 및 도 10은 도 8의 G 영역의 확대도들이다. 본 발명의 실시예들에 따르면 다결정 실리콘층의 일부가 상기 제 1 산화막(13) 및 상기 제 2 산화막(23) 사이에 잔류될 수 있다. 잔류 다결정 실리콘(51)은 도 9와 같이 국부적으로 분리되어 아일랜드 형태로 잔류되거나, 도 10과 같이 층을 이루며 잔류될 수 있다. 도 9와 같이 국부적으로 잔류되는 경우, 다결정 실리콘(51)은 특히 리세스 영역의 코너에 잔류할 가능성이 크다. 잔류 다결정 실리콘(51)은 그 직경 또는 두께가 약 5Å 내지 약 20 Å일 수 있다. 상기 주변 회로 영역(PCR)을 예로 들었으나, 상기 셀 어레이 영역(CAR)에도 다결정 실리콘(51)이 잔류할 수 있다.
상기 주변 회로 영역(PCR)에 잔류한 상기 잔류 다결정 실리콘(51)은 반도체 소자의 열 전자 유도 펀치-쓰루(Hot Electron Induced Punch-through: HEIP)를 개선할 수 있다. 상기 셀 어레이 영역(CAR)과는 달리 상기 주변 회로 영역(PCR)은 주로 CMOS 트랜지스터로 구성되며, 따라서 피모스(PMOS) 트랜지스터들을 포함할 수 있다. 피모스 트랜지스터를 갖는 반도체 소자를 구동하면 채널 영역에 인가된 높은 전계로 인하여 평균 이상의 높은 에너지를 가진 열 전자가 발생하고, 발생된 열 전자는 반도체 기판 내의 원자와 충돌하여 원자를 이온화(ionization) 시키면서 전자-홀 쌍(Electron-Hole Pair: EHP)이 생성된다. 전자-홀 쌍으로 생성된 열 전자는 평균 이상의 높은 에너지를 지니고 있기 때문에, 게이트 절연막을 뚫고 침투하여 게이트 절연막 내에 포획(trap)되거나, 소자 분리막을 뚫고 침투하여 측벽 산화막 또는 라이너(liner) 질화막 내에 포획되면서 열 전자 유도 펀치-쓰루 현상이 발생하게 된다. 그에 따라, 열 전자 유도 펀치-쓰루 현상으로 인하여 누설 전류(leakage current)가 발생한다. 이러한 누설 전류는 게이트 전극과 그 하부의 활성 영역의 경계면을 따라 흐르게 되어, 채널 길이를 감소시키는 원인이 된다. 즉, 게이트 전극과 그 하부의 활성 영역의 경계면에 형성되는 채널 영역의 길이는 물리적으로 동일하나, 전기적으로는 짧아지게 된다.
본 발명의 실시예들에 따르면 상기 주변 회로 영역(PCR)에 잔류한 상기 잔류 다결정 실리콘(51)은 열 전자를 흡수 및 중화하여 열 전자 유도 펀치-쓰루를 개선할 수 있다. 그에 따라, 반도체 소자의 HEIP 특성을 개선할 수 있다.
도 11a 및 도 11b는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리 구조체를 설명하기 위한 단면도들로 도 11a는 도 2의 A-A'선 및 B-B'선에 따른 단면도이고 도 11b는 도 2의 C-C'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 광폭 영역(WR)에 제공되는 제 1 소자 분리 구조체(IS1)는 제 1 산화막(12) 및 제 2 산화막(22)으로 구성되며, 협폭 영역(WR)에 제공되는 제 1 소자 분리 구조체(IS1)는 제 1 산화막(12) 만으로 구성될 수 있다. 본 실시예는 집적도의 증가에 의하여 활성 영역들 사이의 거리가 더 짧아지는 경우에 대한 실시예로, 셀 어레이 영역(CAR)에는 갭필 산화막이 형성되지 않을 수 있다. 이와는 달리 주변 회로 영역(PCR) 내의 제 2 소자 분리 구조체(IS2)는 갭필 산화막(43)을 포함할 수 있다. 즉, 상기 제 2 소자 분리 구조체(IS2)에 제공되는 산화막들의 개수는 상기 광폭 영역(WR)에 제공되는 산화막들의 개수보다 많을 수 있다. 다른 실시예에서, 상기 제 2 소자 분리 구조체(IS2)도 상기 협폭 영역(WR)에 제공되는 제 1 소자 분리 구조체(IS1)와 같이 제 1 산화막(13) 및 제 2 산화막(23) 만으로 구성될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예에 따른 반도체 소자를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 13을 참조하면, 전자 시스템(1200)은 본 발명의 실시예에 따른 반도체 소자를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1150)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다

Claims (20)

  1. 기판에 리세스 영역을 형성하는 것;
    상기 리세스 영역 내에 제 1 산화막을 형성하는 것;
    상기 제 1 산화막 상에 다결정 실리콘층을 형성하는 것;
    상기 다결정 실리콘층을 산화시켜 제 2 산화막을 형성하는 것; 및
    상기 제 2 산화막 상에 상기 리세스 영역을 채우는 갭필 산화막을 형성하는 것을 포함하되,
    상기 다결정 실리콘층의 일부는 상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류하고,
    상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류하는 다결정 실리콘층의 일부는 상기 리세스 영역 내에서 서로 분리되어 아일랜드 형태로 제공되고,
    상기 제 1 산화막과 상기 제 2 산화막은 접촉하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화막은 원자층 증착(Atomic Layer Deposition) 공정으로 형성되는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 산화막은 상기 제 2 산화막보다 얇게 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
    상기 리세스 영역은 상기 셀 어레이 영역 내의 제 1 리세스 영역 및 상기 주변 회로 영역 내의 제 2 리세스 영역을 포함하되,
    상기 제 2 리세스 영역의 폭은 상기 제 1 리세스 영역의 폭보다 크고,
    상기 제 1 리세스 영역 및 상기 제 2 리세스 영역 내에 상기 제 1 산화막, 상기 제 2 산화막, 및 상기 갭필 산화막으로 형성된 제 1 소자 분리 구조체와 제 2 소자 분리 구조체를 각각 형성하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 다결정 실리콘층의 적어도 일부는 상기 제 2 소자 분리 구조체 내에 잔존하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 셀 어레이 영역은 상기 제 1 리세스 영역에 의하여 분리된 복수의 제 1 활성 영역들을 포함하고,
    상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭(wide width) 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭(narrow width) 영역을 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 광폭 영역은 상기 제 1 활성 영역들 각각의 연장 방향인 제 1 방향을 따라 배치된 상기 제 1 활성 영역들 사이의 영역이고,
    상기 협폭 영역은 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격된 상기 제 1 활성 영역들 사이의 영역인 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 협폭 영역은 상기 제 1 산화막 상의 상기 제 2 산화막에 의하여 완전히 채워져 상기 제 2 산화막의 상면이 상기 제 1 소자 분리 구조체의 상면이 되고,
    상기 광폭 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워져 상기 갭필 산화막의 상면이 상기 제 2 소자 분리 구조체의 상면이 되는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 1 활성 영역들과 전기적으로 연결되는 커패시터들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 기판 내에 매립되고 상기 제 1 활성 영역들과 교차하여 연장되는 워드 라인들을 형성하는 것; 및
    상기 제 1 활성 영역들과 전기적으로 연결되고 상기 워드 라인들과 교차하는 비트 라인들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 셀 어레이 영역과 주변 회로 영역을 포함하는 기판을 제공하는 것;
    상기 셀 어레이 영역에 제 1 활성 영역들을 정의하는 제 1 리세스 영역을 형성하는 것;
    상기 제 1 리세스 영역 내에 원자층 증착 공정으로 제 1 산화막을 형성하는 것;
    상기 제 1 산화막 상에 상기 제 1 리세스 영역의 적어도 일부를 채우는 다결정 실리콘층을 형성하는 것;
    상기 다결정 실리콘층을 산화시켜 제 2 산화막을 형성하는 것; 및
    상기 제 2 산화막 상에 갭필 산화막을 형성하는 것을 포함하되,
    상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭 영역을 포함하고,
    상기 협폭 영역은 상기 제 1 산화막 상의 상기 제 2 산화막에 의하여 완전히 채워지고,
    상기 광폭 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워지고,
    상기 주변 회로 영역에 제 2 리세스 영역을 형성하는 것을 더 포함하고,
    상기 제 2 리세스 영역은 상기 제 1 산화막, 상기 제 2 산화막 및 상기 갭필 산화막에 의하여 채워지고,
    상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류하는 다결정 실리콘층의 일부는 상기 제 2 리세스 영역 내에서 서로 분리되어 아일랜드 형태로 제공되고,
    상기 제 1 산화막과 상기 제 2 산화막은 접촉하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 광폭 영역은 상기 제 1 활성 영역들 각각의 연장 방향인 제 1 방향을 따라 배치된 상기 제 1 활성 영역들 사이의 영역이고,
    상기 협폭 영역은 상기 제 1 방향과 수직한 제 2 방향으로 서로 이격된 상기 제 1 활성 영역들 사이의 영역인 반도체 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 다결정 실리콘층을 산화시키는 것은 ISSG(In-situ Steam Generation) 공정을 포함하는 반도체 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 갭필 산화막은 TOSZ(Tonen Silazene) 산화막인 반도체 소자의 제조 방법.
  16. 삭제
  17. 제 12 항에 있어서,
    상기 기판 내에 매립되고 상기 제 1 활성 영역들과 교차하여 연장되는 워드 라인들을 형성하는 것;
    상기 제 1 활성 영역들과 전기적으로 연결되는 커패시터들을 형성하는 것; 및
    상기 제 1 활성 영역들과 전기적으로 연결되고 상기 워드 라인들과 교차하는 비트 라인들을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 제 12 항에 있어서,
    상기 주변 회로 영역 내에 형성된 상기 제 1 산화막과 상기 제 2 산화막 사이에 상기 다결정 실리콘층의 적어도 일부가 잔류하는 반도체 소자의 제조 방법.
  20. 셀 어레이 영역과 주변 회로 영역을 포함하는 기판;
    상기 셀 어레이 영역 내에 제 1 활성 영역들을 정의하는 제 1 리세스 영역 내의 제 1 소자 분리 구조체;
    상기 주변 회로 영역 내에 제 2 활성 영역을 정의하는 제 2 리세스 영역 내의 제 2 소자 분리 구조체; 및
    상기 제 1 활성 영역들에 연결되는 커패시터들을 포함하되,
    상기 제 1 리세스 영역은 상기 제 1 활성 영역들 간의 거리가 최대인 광폭 영역 및 상기 제 1 활성 영역들 간의 거리가 최소인 협폭 영역을 포함하고,
    상기 협폭 영역에 수직적으로 적층된 산화막의 개수는 상기 광폭 영역에 수직적으로 적층된 산화막의 개수보다 적고,
    상기 제 2 소자 분리 구조체는 상기 제 2 리세스 영역 상에 차례로 제공되는 제 1 산화막 및 제 2 산화막을 포함하고, 상기 제 1 산화막과 상기 제 2 산화막 사이에 다결정 실리콘층이 제공되고,
    상기 제 1 산화막과 상기 제 2 산화막 사이에 잔류하는 다결정 실리콘층의 일부는 상기 제 2 리세스 영역 내에서 서로 분리되어 아일랜드 형태로 제공되고,
    상기 제 1 산화막과 상기 제 2 산화막은 접촉하는 반도체 소자.

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