CN117412605B - 沟槽式半导体存储器件及其制备方法 - Google Patents
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Abstract
本发明提供一种沟槽式半导体存储器件及其制备方法，制备方法包括：在基底中形成沟槽；在沟槽的侧壁形成隔离侧墙，隔离侧墙为氮化硅材质；在沟槽的底部和隔离侧墙表面形成第一电极存储介质层和第二电极。本发明一方面氮化硅材质的隔离侧墙可以隔离沟槽侧壁和第一电极，避免侧壁氧化层中游离的氧进入第一电极而造成电极氧化，从而保证和提高第一电极的电性能和结构稳定性；另一方面，氮化硅材质的隔离侧墙可以隔绝氧化层中氧或者其他杂质穿过第一电极进入存储介质层的问题，提高存储介质层性质的稳定性，保证存储介质层的性能。同时本发明通过存储介质层自然隔离电容的第一电极和第二电极，可以有效降低工艺困难度，大大提高产品的良率。
Description
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种沟槽式半导体存储器件及其制备方法。
背景技术
在电容式存储器的制作工艺，基底中的沟槽和电容的电极之间通常需要用氧化层进行隔离，一般是将电容的下电极设置于沟槽的氧化层表面，即用作隔离的氧化层直接和下电极的金属接触，在后续的热处理工艺中，一方面会导致下电极金属被氧化层中游离的氧的氧化，导致下电极导电性能和结构稳定性的恶化；另一方面，氧化层中氧及/或者其他杂质也有可能穿过下电极进入存储介质层中，造成存储介质层性质的破坏，导致存储介质层性能下降甚至失效。
另外，在传统的平面结构的存储器工艺中，如铁电存储器件，是在下电极/铁电介质/上电极沉积后，通过一步蚀刻形成铁电电容的，此时，铁电电容的上下电极只能通过铁电介质隔离，随着器件尺寸的缩小，铁电材料的厚度也急剧降低，如在HZO的铁电器件中，铁电介质（如HZO等）通常非常薄，典型值为10nm，因此上述刻蚀工艺的要求非常高，否则会因为工艺缺陷而导致上下电极的短路。不仅是在平面结构中，即使在沟槽式铁电电容器中，这一问题也依然存在，最终会导致芯片漏电增大，良率降低。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽式半导体存储器件及其制备方法，用于解决现有技术中存储器的电容下电极容易被氧化及电容介质容易因杂质扩散导致破坏的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽式半导体存储器件的制备方法，制备方法包括：提供一基底，在基底中形成沟槽；在沟槽的侧壁形成隔离侧墙，隔离侧墙为氮化硅材质；在沟槽的底部和隔离侧墙表面形成第一电极，在第一电极上依次形成存储介质层和第二电极。
可选地，在基底中形成沟槽包括：在基底上形成硬掩膜层，硬掩膜层包括氮化硅材质；对硬掩膜层进行图形化；基于图形化的硬掩膜层在基底中刻蚀出沟槽。
可选地，在沟槽的侧壁形成隔离侧墙包括：在保留有硬掩膜层的基底上沉积氮化硅层，氮化硅层覆盖硬掩膜层、沟槽侧壁和沟槽底部；在无掩模的条件下刻蚀氮化硅层，以去除沟槽底部的氮化硅层、硬掩膜层表面的氮化硅层和部分硬掩膜层，保留沟槽侧壁的氮化硅层，以形成隔离侧墙。
可选地，隔离侧墙与保留的硬掩膜的连接角为圆弧角。
可选地，形成第一电极、储存介质层和第二电极包括：在沟槽的底部和隔离侧墙表面形成第一电极；去除沟槽上部的第一电极，使第一电极的顶部低于沟槽的顶部，以显露沟槽顶部的隔离侧墙；在第一电极上形成存储介质层，存储介质层与沟槽顶部显露的隔离侧墙配合以封闭第一电极，保证第一电极与第二电极的电隔离；在存储介质层上形成第二电极。
可选地，去除沟槽上部的第一电极，包括：在基底上旋涂阻挡层；在无掩模的条件下，刻蚀去除基底表面的阻挡层和沟槽上部的部分阻挡层，显露出沟槽上部隔离侧墙的第一电极；刻蚀去除沟槽上部显露的第一电极；去除阻挡层。
可选地，被刻蚀去除的第一电极的长度为10纳米~100纳米。
可选地，第一电极的厚度为1纳米~10纳米，存储介质层的厚度为1纳米~40纳米，第二电极的厚度为1纳米~10纳米。
可选地，存储介质层包括铁电存储介质、相变存储介质和阻变存储介质中的一种。
可选地，铁电存储介质包括掺杂HfOx基铁电材料、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，相变存储介质包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，阻变存储介质包括HfOx基阻变材料和TiOx基阻变材料中的一种，第一电极和第二电极的材料包括TiN、TaN、和Pt中的一种。
可选地，沟槽式半导体存储器件的制备方法还包括步骤：在沟槽中填充导电层；对基底进行平坦化处理，以去除硬掩膜之上的导电层、存储介质层和第二电极，使第一电极、存储介质层、第二电极和导电层均嵌入于沟槽之内；在基底上沉积绝缘层；在绝缘层中形成与导电层电连接的导电孔；在绝缘层上形成与导电孔电连接的顶部连线。
可选地，在沟槽中填充的导电层的材料包括W、Cu和Pt中的一种。
可选地，基底的材质为绝缘氧化物。
本发明还提供一种沟槽式半导体存储器件，沟槽式半导体存储器件包括：基底，基底中设置有沟槽；隔离侧墙，设置在沟槽的侧壁，隔离侧墙为氮化硅材质；第一电极，设置在沟槽的底部和隔离侧墙表面；存储介质层，设置在第一电极上；第二电极，设置在存储介质层上。
可选地，第一电极的顶部低于沟槽的顶部，以显露沟槽顶部的隔离侧墙，存储介质层与沟槽顶部显露的隔离侧墙配合以封闭第一电极，保证第一电极与第二电极的电隔离。
可选地，第一电极的顶部与沟槽的顶部的间距为10纳米~100纳米。
可选地，第一电极的厚度为1纳米~10纳米，存储介质层的厚度为1纳米~40纳米，第二电极的厚度为1纳米~10纳米。
可选地，存储介质层包括铁电存储介质、相变存储介质和阻变存储介质中的一种。
可选地，铁电存储介质包括掺杂HfOx基铁电材料、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，相变存储介质包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，阻变存储介质包括HfOx基阻变材料和TiOx基阻变材料中的一种，第一电极和第二电极的材料包括TiN、TaN、和Pt中的一种。
可选地，沟槽式半导体存储器件还包括：硬掩膜层，设置于基底表面，硬掩膜层与隔离侧墙连接，硬掩膜层包括氮化硅材质；导电层，填充在沟槽中，硬掩膜之上的导电层、存储介质层和第二电极被平坦化处理去除，使第一电极、存储介质层、第二电极和导电层均嵌入于沟槽之内；绝缘层，设置在基底上；导电孔，设置在绝缘层中并与导电层电连接；顶部连线，设置在绝缘层上并与导电孔电连接。
可选地，导电层的材料包括W、Cu和Pt中的一种。
可选地，基底的材质为绝缘氧化物。
如上所述，本发明的沟槽式半导体存储器件及其制备方法，具有以下有益效果：
本发明在沟槽的侧壁形成隔离侧墙，隔离侧墙为氮化硅材质，然后再于沟槽的底部和隔离侧墙表面形成电容的第一电极、存储介质层和第二电极，一方面氮化硅材质的隔离侧墙可以隔离沟槽侧壁和第一电极，避免侧壁氧化层中游离的氧进入第一电极而造成第一电极的氧化，从而保证和提高第一电极的电性能和结构稳定性；另一方面，氮化硅材质的隔离侧墙可以隔绝氧化层中氧及/或者其他杂质穿过第一电极进入存储介质层的问题，从而提高存储介质层性质的稳定性，保证存储介质层的性能。
本发明的第一电极的顶部低于沟槽的顶部，显露沟槽顶部的隔离侧墙，使得存储介质层与沟槽顶部显露的隔离侧墙配合可以封闭第一电极，保证第一电极与第二电极的电隔离，本发明通过存储介质层自然隔离电容的第一电极和第二电极，可以有效地降低了工艺困难度，大大提高产品的良率。
本发明对基底进行平坦化处理后，可以使第一电极、存储介质层、第二电极和导电层均嵌入于沟槽之内，不需要占用沟槽以外的面积，从而可以设计出更小的沟槽电容间距，大大增加存储电容的密度，提高存储器的整体性能。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1~图16显示为本发明实施例的沟槽式半导体存储器件的制备方法各步骤所呈现的结构示意图。
元件标号说明：101基底、102金属布线层、103 硬掩膜层、104沟槽、105隔离侧墙、106第一电极、107阻挡层、108 沟槽上部的隔离侧墙、109存储介质层、110 第二电极、111导电层、112 二氧化硅层、113氮化硅层、114导电孔、115顶部连线。
实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了解决现有技术中存储器的电容下电极容易被氧化及电容介质容易因杂质扩散导致破坏的问题，如图1~图16所示，本实施例提供一种沟槽式半导体存储器件的制备方法，该制备方法包括以下步骤：
如图1~图2所示，首先进行步骤1），提供一基底101，在基底101中形成沟槽104。
在一些实施例中，基底101例如可以为形成在衬底（衬底未予图示）上的绝缘氧化物层，绝缘氧化物层例如可以为二氧化硅层、氧化铝层、氮氧化硅层等，且并不限于此处所列举的示例，绝缘氧化物层可以通过如化学气相沉积工艺CVD（如等离子体增强化学气相沉积工艺PECVD、低压化学气相沉积工艺LPCVD等）、原子层沉积工艺ALD等形成在衬底上。
上述的衬底例如可以为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、三五族化合物衬底（如氮化镓衬底、砷化镓衬底等）、绝缘衬底（如二氧化硅等），上述衬底可以为本征半导体或者掺杂的半导体，依据不同的导电类型，掺杂的离子例如可以为磷、砷、硼等，离子掺杂的浓度可以依据基底101所需的电阻率进行设定。衬底中可以预先制备有各种元器件或电路结构，如NMOS器件、PMOS器件、CMOS集成电路等。
当衬底中预先设置有器件或电路时，如图1所示，可以先在衬底（未予图示）上形成金属布线层（或焊盘等），以供后续电容与衬底的器件或电路形成电连接，在一个具体示例中，衬底中预先设置有NMOS器件，电容可以通过金属布线层102（或焊盘）连接至NMOS器件的漏极，之后，基底101（如绝缘氧化物）沉积覆盖在金属布线层和衬底之上。
在一个具体示例中，在基底101中形成沟槽104包括如下步骤：
步骤1-1），在基底101上形成硬掩膜层103，硬掩膜层103包括氮化硅材质，如图1所示。硬掩膜例如可以是氮化硅和氧化硅的叠层等。
步骤1-2），对硬掩膜层103进行图形化；基于图形化的硬掩膜层103在基底101中刻蚀出沟槽104，刻蚀完成后，保留硬掩膜层103，并且沟槽104的底部显露出金属布线层102（或焊盘）。
如图3~图4所示，然后进行步骤2），在沟槽104的侧壁形成隔离侧墙105，隔离侧墙105为氮化硅材质。
在一个实施例中，在沟槽104的侧壁形成隔离侧墙105包括以下步骤：
步骤2-1），在保留有硬掩膜层103的基底101上沉积氮化硅层，氮化硅层覆盖硬掩膜层103、沟槽104侧壁和沟槽104底部；在无掩模的条件下刻蚀氮化硅层，去除沟槽104底部的氮化硅层、硬掩膜层103表面的氮化硅层和部分硬掩膜层103，保留沟槽104侧壁的氮化硅层，以形成隔离侧墙105。上述的刻蚀工艺优选为各项异性干法刻蚀工艺，例如可以为等离子体刻蚀工艺，刻蚀方向可以为垂直于基底101表面，由于沟槽104侧壁的氮化硅层的延伸方向与刻蚀方向一致，在沟槽104底部的氮化硅层被完全去除时，沟槽104侧壁的氮化硅层基本是完整保留的，最终形成隔离侧墙105。
在一个实施例中，刻蚀完成后，隔离侧墙105与保留的硬掩膜的连接角为圆弧角，如图4所示，以利于后续其他层的沉积。
如图5~图10所示，接着进行步骤3），在沟槽104的底部和隔离侧墙105表面形成第一电极106，在第一电极106上依次形成存储介质层109和第二电极110。
在一个实施例中，第一电极106的厚度为1纳米~10纳米，存储介质层109的厚度为1纳米~40纳米，第二电极110的厚度为1纳米~10纳米。在一个具体示例中，第一电极106的厚度为6纳米，存储介质层109的厚度为10纳米，第二电极110的厚度为6纳米，且并不限于此处所列举的示例。
在一个实施例中，存储介质层109包括铁电存储介质、相变存储介质和阻变存储介质中的一种，本发明根据不同的存储介质，可以制备出相应的存储器件，例如，当存储介质为铁电存储介质时，所制备的电容用于铁电存储器，当存储介质为相变存储介质时，所制备的电容用于相变存储器，当存储介质为阻变存储介质时，所制备的电容用于阻变存储器。根据本发明的思想，可以扩展至如动态随机存储器、磁性存储器等，并不限于此处所列举的示例。
其中，上述铁电存储介质例如可以包括掺杂HfOx（x例如为1≤x≤3）基铁电材料（如掺Si的HfOx、掺Zr的HfOx、掺La的HfOx、掺Al的HfOx、掺Y的HfOx等）、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，相变存储介质例如可以包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，阻变存储介质例如可以包括HfOx基阻变材料和TiOx（x例如为1≤x≤3）基阻变材料中的一种。
在一个实施例中，第一电极106和第二电极110的材料包括TiN、TaN、和Pt中的一种。
在一个实施例中，形成第一电极106、储存介质层和第二电极110包括以下步骤：
如图5所示，进行步骤3-1，）在沟槽104的底部和隔离侧墙105表面形成第一电极106。
如图6~图10所示，进行步骤3-2），去除沟槽104上部的第一电极106，使第一电极106的顶部低于沟槽104的顶部，以显露沟槽104顶部的隔离侧墙108；
在一个实施例中，上述的去除沟槽104上部的第一电极106，包括以下步骤：
步骤a），在基底101上旋涂阻挡层107；阻挡层107例如可以为底部抗反射层BARC等。
步骤b），在无掩模的条件下，刻蚀去除基底101表面的阻挡层107和沟槽上部的部分阻挡层107，显露出沟槽上部隔离侧墙108的第一电极106；上述的刻蚀工艺优选为各项异性干法刻蚀工艺，例如可以为等离子体刻蚀工艺，刻蚀方向可以为垂直于基底101表面。由于沟槽内的阻挡层107比沟槽外的阻挡层107厚度大，因此，当沟槽外的阻挡层107被完全去除露出其下方的第一电极106时，沟槽中的阻挡层107依然会被保留，然后进行一定时间的过刻蚀，通过刻蚀时间控制沟槽内的阻挡层107的消耗量，便可控制沟槽上部隔离侧墙108显露的第一电极106的长度，如图7所示。
如图8所示，进行步骤c），刻蚀去除沟槽上部显露的第一电极106。例如，可以采用干法刻蚀工艺或湿法刻蚀工艺去除沟槽上部显露的第一电极106，以使得第一电极106的顶部低于沟槽的顶部，并显露沟槽顶部的隔离侧墙108。
在一个实施例中，被刻蚀去除的第一电极106的长度为10纳米~100纳米，例如，被刻蚀去除的第一电极106的长度可以为10纳米、20纳米等。
如图9所示，进行步骤d），去除阻挡层107，例如可以采用灰化工艺或/及湿法清洗工艺去除所述阻挡层107。
如图10所示，然后进行步骤e），在第一电极106上形成存储介质层109，存储介质层109与沟槽顶部显露的隔离侧墙108配合以封闭第一电极106，保证第一电极106与第二电极110的电隔离；在存储介质层109上形成第二电极110。
本发明的第一电极106的顶部低于沟槽的顶部，显露沟槽顶部的隔离侧墙108，使得存储介质层109与沟槽顶部显露的隔离侧墙108配合可以封闭第一电极106，保证第一电极106与第二电极110的电隔离，使电容的第一电极106、存储介质层109和第二电极110呈阶梯式分布，本发明通过存储介质层109自然隔离电容的第一电极106和第二电极110，可以有效地降低了工艺困难度，大大提高产品的良率。
如图11~图16所示，沟槽式半导体存储器件的制备方法还包括步骤：
如图11所示，首先进行步骤a），在沟槽中填充导电层111。在沟槽中填充的导电层111的材料例如可以为W、Cu、Pt等，可以通过如溅射工艺等在沟槽中填充导电层111。
如图12所示，然后进行步骤b），对基底101进行平坦化处理，以去除硬掩膜之上的导电层111、存储介质层109和第二电极110，使第一电极106、存储介质层109、第二电极110和导电层111均嵌入于沟槽之内。本发明对基底101进行平坦化处理后，可以使第一电极106、存储介质层109、第二电极110和导电层111均嵌入于沟槽之内，不需要占用沟槽以外的面积，从而可以设计出更小的沟槽电容间距，大大增加存储电容的密度，提高存储器的整体性能。
如图13~图14所示，然后进行步骤c），在基底101上沉积绝缘层。绝缘层例如可以为二氧化硅层112和氮化硅层113的叠层等，其可以通过如化学气相沉积工艺CVD（如等离子体增强化学气相沉积工艺PECVD、低压化学气相沉积工艺LPCVD等）、原子层沉积工艺ALD等形成。
如图15所示，在绝缘层中形成与导电层111电连接的导电孔114。导电孔114包括贯穿绝缘层以显露导电层111的通孔以及填充在通孔中的金属柱。
如图16所示，最后进行步骤d），在绝缘层上形成与导电孔114电连接的顶部连线115。
本发明对基底101进行平坦化处理后，可以使第一电极106、存储介质层109、第二电极110和导电层111均嵌入于沟槽之内，不需要占用沟槽以外的面积（如果第一电极106、存储介质层109、第二电极110和导电层111延伸至沟槽外，则会大大增加存储电容实际所占用的面积），从而可以设计出更小的沟槽电容间距，大大增加存储电容的密度，提高存储器的整体性能。
如图16所示，本实施例还提供一种沟槽式半导体存储器件，沟槽式半导体存储器件包括：基底101，基底101中设置有沟槽；隔离侧墙105，设置在沟槽的侧壁，隔离侧墙105为氮化硅材质；第一电极106，设置在沟槽的底部和隔离侧墙105表面；存储介质层109，设置在第一电极106上；第二电极110，设置在存储介质层109上。
在一个实施例中，第一电极106的顶部低于沟槽的顶部，以显露沟槽顶部的隔离侧墙108，存储介质层109与沟槽顶部显露的隔离侧墙108配合以封闭第一电极106，保证第一电极106与第二电极110的电隔离。
在一个实施例中，第一电极106的顶部与沟槽的顶部的间距为10纳米~100纳米。
在一个实施例中，第一电极106的厚度为1纳米~10纳米，存储介质层109的厚度为1纳米~40纳米，第二电极110的厚度为1纳米~10纳米。
在一个实施例中，存储介质层109包括铁电存储介质、相变存储介质和阻变存储介质中的一种。例如，铁电存储介质包括掺杂HfOx基铁电材料、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，相变存储介质包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，阻变存储介质包括HfOx基阻变材料和TiOx基阻变材料中的一种，第一电极106和第二电极110的材料包括TiN、TaN、和Pt中的一种。
在一个实施例中，沟槽式半导体存储器件还包括：硬掩膜层103，设置于基底101表面，硬掩膜层103与隔离侧墙105连接，硬掩膜层103包括氮化硅材质；导电层111，填充在沟槽中，其中，硬掩膜之上的导电层111、存储介质层109和第二电极110被平坦化处理去除，使第一电极106、存储介质层109、第二电极110和导电层111均嵌入于沟槽之内；绝缘层，设置在基底101上；导电孔114，设置在绝缘层中并与导电层111电连接；顶部连线115，设置在绝缘层上并与导电孔114电连接。
在一个实施例中，导电层111的材料包括W、Cu和Pt中的一种。
如上所述，本发明的沟槽式半导体存储器件及其制备方法，具有以下有益效果：
本发明在沟槽的侧壁形成隔离侧墙，隔离侧墙为氮化硅材质，然后再于沟槽的底部和隔离侧墙表面形成电容的第一电极、存储介质层和第二电极，一方面氮化硅材质的隔离侧墙可以隔离沟槽侧壁和第一电极，避免侧壁氧化层中游离的氧进入第一电极而造成第一电极的氧化，从而保证和提高第一电极的电性能和结构稳定性；另一方面，氮化硅材质的隔离侧墙可以隔绝氧化层中氧及/或者其他杂质穿过第一电极进入存储介质层的问题，从而提高存储介质层性质的稳定性，保证存储介质层的性能。
本发明的第一电极的顶部低于沟槽的顶部，显露沟槽顶部的隔离侧墙，使得存储介质层与沟槽顶部显露的隔离侧墙配合可以封闭第一电极，保证第一电极与第二电极的电隔离，本发明通过存储介质层自然隔离电容的第一电极和第二电极，可以有效地降低了工艺困难度，大大提高产品的良率。
本发明对基底进行平坦化处理后，可以使第一电极、存储介质层、第二电极和导电层均嵌入于沟槽之内，不需要占用沟槽以外的面积，从而可以设计出更小的沟槽电容间距，大大增加存储电容的密度，提高存储器的整体性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (19)
1.一种沟槽式半导体存储器件的制备方法，其特征在于，所述制备方法包括：
提供一基底，在所述基底中形成沟槽；
在所述沟槽的侧壁形成隔离侧墙，所述隔离侧墙为氮化硅材质；
在所述沟槽的底部和所述隔离侧墙表面形成第一电极，在所述第一电极上依次形成存储介质层和第二电极；
形成所述第一电极、储存介质层和第二电极包括：
在所述沟槽的底部和所述隔离侧墙表面形成第一电极；
去除所述沟槽上部的第一电极，使所述第一电极的顶部低于所述沟槽的顶部，以显露所述沟槽顶部的隔离侧墙；
在所述第一电极上形成存储介质层，所述存储介质层与所述沟槽顶部显露的隔离侧墙配合以封闭所述第一电极，保证所述第一电极与所述第二电极的电隔离；
在所述存储介质层上形成第二电极。
2.根据权利要求1所述的沟槽式半导体存储器件的制备方法，其特征在于：在所述基底中形成沟槽包括：
在所述基底上形成硬掩膜层，所述硬掩膜层包括氮化硅材质；
对所述硬掩膜层进行图形化；
基于图形化的硬掩膜层在所述基底中刻蚀出沟槽。
3.根据权利要求2所述的沟槽式半导体存储器件的制备方法，其特征在于：在所述沟槽的侧壁形成隔离侧墙包括：
在保留有所述硬掩膜层的所述基底上沉积氮化硅层，所述氮化硅层覆盖所述硬掩膜层、所述沟槽侧壁和所述沟槽底部；
在无掩模的条件下刻蚀所述氮化硅层，以去除所述沟槽底部的氮化硅层、所述硬掩膜层表面的氮化硅层和部分所述硬掩膜层，保留所述沟槽侧壁的氮化硅层，以形成隔离侧墙。
4.根据权利要求1所述的沟槽式半导体存储器件的制备方法，其特征在于：去除所述沟槽上部的第一电极，包括：
在所述基底上旋涂阻挡层；
在无掩模的条件下，刻蚀去除所述基底表面的阻挡层和沟槽上部的部分阻挡层，显露出所述沟槽上部隔离侧墙的第一电极；
刻蚀去除所述沟槽上部显露的所述第一电极；
去除所述阻挡层。
5.根据权利要求4所述的沟槽式半导体存储器件的制备方法，其特征在于：被刻蚀去除的所述第一电极的长度为10纳米~100纳米。
6.根据权利要求1所述的沟槽式半导体存储器件的制备方法，其特征在于：所述第一电极的厚度为1纳米~10纳米，所述存储介质层的厚度为1纳米~40纳米，所述第二电极的厚度为1纳米~10纳米。
7.根据权利要求1所述的沟槽式半导体存储器件的制备方法，其特征在于：所述存储介质层包括铁电存储介质、相变存储介质和阻变存储介质中的一种。
8.根据权利要求7所述的沟槽式半导体存储器件的制备方法，其特征在于：所述铁电存储介质包括掺杂HfOx基铁电材料、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，所述相变存储介质包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，所述阻变存储介质包括HfOx基阻变材料和TiOx基阻变材料中的一种，所述第一电极和第二电极的材料包括TiN、TaN、和Pt中的一种。
9.根据权利要求2所述的沟槽式半导体存储器件的制备方法，其特征在于：还包括步骤：
在所述沟槽中填充导电层；
对所述基底进行平坦化处理，以去除所述硬掩膜之上的导电层、存储介质层和第二电极，使所述第一电极、存储介质层、第二电极和导电层均嵌入于所述沟槽之内；
在所述基底上沉积绝缘层；
在所述绝缘层中形成与所述导电层电连接的导电孔；
在所述绝缘层上形成与所述导电孔电连接的顶部连线。
10.根据权利要求9所述的沟槽式半导体存储器件的制备方法，其特征在于：在所述沟槽中填充的导电层的材料包括W、Cu和Pt中的一种。
11.根据权利要求1所述的沟槽式半导体存储器件的制备方法，其特征在于：所述基底的材质为绝缘氧化物。
12.一种沟槽式半导体存储器件，其特征在于，包括：
基底，所述基底中设置有沟槽；
隔离侧墙，设置在所述沟槽的侧壁，所述隔离侧墙为氮化硅材质；
第一电极，设置在所述沟槽的底部和所述隔离侧墙表面；
存储介质层，设置在所述第一电极上；
第二电极，设置在所述存储介质层上；
所述第一电极的顶部低于所述沟槽的顶部，以显露所述沟槽顶部的隔离侧墙，所述存储介质层与所述沟槽顶部显露的隔离侧墙配合以封闭所述第一电极，保证所述第一电极与所述第二电极的电隔离。
13.根据权利要求12所述的沟槽式半导体存储器件，其特征在于：所述第一电极的顶部与所述沟槽的顶部的间距为10纳米~100纳米。
14.根据权利要求12所述的沟槽式半导体存储器件，其特征在于：所述第一电极的厚度为1纳米~10纳米，所述存储介质层的厚度为1纳米~40纳米，所述第二电极的厚度为1纳米~10纳米。
15.根据权利要求12所述的沟槽式半导体存储器件，其特征在于：所述存储介质层包括铁电存储介质、相变存储介质和阻变存储介质中的一种。
16.根据权利要求15所述的沟槽式半导体存储器件，其特征在于：所述铁电存储介质包括掺杂HfOx基铁电材料、锆钛酸铅PZT、铋系层状铁电材料SBT中的一种，所述相变存储介质包括锗锑碲相变材料GST和钪锑碲相变材料SST中的一种，所述阻变存储介质包括HfOx基阻变材料和TiOx基阻变材料中的一种，所述第一电极和第二电极的材料包括TiN、TaN、和Pt中的一种。
17.根据权利要求12所述的沟槽式半导体存储器件，其特征在于：所述沟槽式半导体存储器件还包括：
硬掩膜层，设置于所述基底表面，所述硬掩膜层与所述隔离侧墙连接，所述硬掩膜层包括氮化硅材质；
导电层，填充在所述沟槽中，所述硬掩膜之上的导电层、存储介质层和第二电极被平坦化处理去除，使所述第一电极、存储介质层、第二电极和导电层均嵌入于所述沟槽之内；
绝缘层，设置在所述基底上；
导电孔，设置在所述绝缘层中并与所述导电层电连接；
顶部连线，设置在所述绝缘层上并与所述导电孔电连接。
18.根据权利要求17所述的沟槽式半导体存储器件，其特征在于：所述导电层的材料包括W、Cu和Pt中的一种。
19.根据权利要求12所述的沟槽式半导体存储器件，其特征在于：所述基底的材质为绝缘氧化物。
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