KR102032369B1 - 랜딩 패드를 구비하는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판과, 절연막을 사이에 두고 기판과 이격된 한 쌍의 도전 라인과, 한 쌍의 도전 라인 사이에서 제1 폭을 가지는 콘택홀을 한정하도록 한 쌍의 도전 라인 각각의 측벽을 덮는 절연 스페이서와, 한 쌍의 도전 라인의 상부에 제1 폭보다 큰 제2 폭을 가지고 콘택홀과 연통되는 랜딩 패드 홀을 한정하는 상부 절연 패턴과, 기판의 활성 영역에 연결된 콘택 구조물과, 콘택 구조물에 연결된 커패시터 하부 전극을 포함한다. 콘택 구조물은 상기 절연막을 관통하여 기판의 활성 영역에 연결되고 콘택홀 내부를 채우는 콘택 플러그와, 콘택 플러그에 일체로 연결되고 한 쌍의 도전 라인중 하나의 도전 라인과 수직으로 오버랩되도록 랜딩 패드 홀 내에 형성되어 있는 제1 랜딩 패드를 포함한다.

Description

랜딩 패드를 구비하는 반도체 소자{Semiconductor device having landing pad}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 기판의 활성 영역과 커패시터의 하부 전극을 상호 연결시키기 위한 랜딩 패드를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인 및 이들 사이에 개재되는 콘택 플러그의 단면적이 점차 감소되고 있다. 이로 인해 작아진 단면적을 가지는 콘택 플러그 위에 형성되는 커패시터 하부 전극을 상기 콘택 플러그를 통해 기판의 활성 영역에 연결시킬 때, 상기 콘택 플러그와의 접촉 면적이 제한되어 접촉 저항을 낮추는 데 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 작아진 단면적을 가지는 콘택 플러그를 통해 커패시터 하부 전극을 기판의 활성 영역과 연결시키는 데 있어서 상기 콘택 플러그와의 사이에 비교적 큰 접촉 면적을 제공함으로써 접촉 저항을 최소화할 수 있는 랜딩 패드를 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 활성 영역을 가지는 기판과, 절연막을 사이에 두고 기판과 이격된 한 쌍의 도전 라인과, 상기 한 쌍의 도전 라인 사이에서 제1 방향으로 제1 폭을 가지는 콘택홀을 한정하도록 상기 한 쌍의 도전 라인 각각의 측벽을 덮는 절연 스페이서와, 상기 한 쌍의 도전 라인의 상부에 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지고 상기 콘택홀과 연통되는 랜딩 패드 홀을 한정하는 상부 절연 패턴과, 콘택 구조물과, 상기 콘택 구조물에 연결되어 있는 커패시터 하부 전극을 포함한다. 상기 콘택 구조물은 상기 절연막을 관통하여 상기 활성 영역에 연결되고 상기 콘택홀 내부를 채우는 콘택 플러그와, 상기 콘택 플러그에 연결되고 상기 한 쌍의 도전 라인 중 하나의 도전 라인과 수직으로 오버랩되도록 상기 랜딩 패드 홀 내에 형성되어 있는 제1 랜딩 패드를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 콘택 플러그와 상기 제1 랜딩 패드는 일체로 연결되어 있고, 상기 콘택 플러그와 상기 제1 랜딩 패드는 동일한 물질을 포함할 수 있다.
예시적인 실시예들에서, 상기 콘택 플러그는 제1 크기의 수평 단면적을 가지는 부분을 포함하고, 상기 제1 랜딩 패드는 상기 제1 크기보다 큰 제2 크기의 수평 단면적을 가지는 부분을 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 랜딩 패드와 상기 커패시터 하부 전극과의 사이에 형성되어 있고, 상기 제1 랜딩 패드 위에서 상기 랜딩 패드 홀의 내부중 일부를 채우는 제2 랜딩 패드를 더 포함할 수 있다. 상기 제1 랜딩 패드와 상기 제2 랜딩 패드는 서로 다른 물질을 포함할 수 있다. 상기 제1 랜딩 패드와 상기 제2 랜딩 패드와의 사이에 개재된 금속 실리사이드막을 더 포함할 수 있다. 상기 콘택 플러그는 제1 크기의 수평 단면적을 가지는 부분을 포함하고, 상기 제2 랜딩 패드는 상기 제1 크기보다 큰 제3 크기의 수평 단면적을 가지는 부분을 포함할 수 있다.
예시적인 실시예들에서, 상기 한 쌍의 도전 라인 중 적어도 하나의 도전 라인을 덮는 절연 캡핑 라인을 더 포함하고, 상기 기판의 상면으로부터 상기 제1 랜딩 패드의 상면까지의 수직 거리는 상기 기판의 상면으로부터 상기 절연 캡핑 라인의 상면까지의 수직 거리보다 더 클 수 있다.
예시적인 실시예들에서, 상기 절연 스페이서는 에어 스페이서 (air spacer)를 포함할 수 있다.
예시적인 실시예들에서, 상기 콘택 플러그와 상기 제1 랜딩 패드는 서로 다른 물질을 포함하고, 상기 기판의 상면으로부터 상기 콘택 플러그의 상면까지의 수직 거리는 상기 기판의 상면으로부터 상기 절연 캡핑 라인의 상면까지의 수직 거리보다 더 작을 수 있다.
예시적인 실시예들에서, 상기 콘택 플러그는 상기 기판의 상면보다 낮은 레벨까지 상기 기판 내부로 연장되어 있고, 상기 기판의 상면보다 낮은 레벨에서 상기 활성 영역에 연결될 수 있다. 상기 콘택 플러그와 상기 활성 영역과의 사이에 개재된 금속 실리사이드막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 제1 활성 영역을 가지는 셀 어레이 영역과, 제2 활성 영역을 가지는 주변회로 영역을 포함하는 기판과, 상기 셀 어레이 영역에서 상기 기판상에 형성된 비트 라인과, 상기 비트 라인의 상면을 덮는 절연 캡핑 라인을 포함하는 비트 라인 적층 구조와, 콘택 구조물을 포함한다. 상기 콘택 구조물은 상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결되고 제1 절연 스페이서를 사이에 두고 상기 비트 라인과 이웃하는 제1 콘택 플러그와, 상기 제1 콘택 플러그에 일체로 연결되고 상기 비트 라인과 수직으로 오버랩되도록 상기 절연 캡핑 라인을 사이에 두고 상기 비트 라인의 상면을 덮는 제1 랜딩 패드와, 상기 제1 랜딩 패드 위에 형성되고 상기 제1 랜딩 패드와는 다른 물질로 이루어지는 제2 랜딩 패드를 포함한다.
본 발명의 기술적 사상에 의한 상기 다른 양태에 따른 반도체 소자는 상기 주변회로 영역에서 상기 기판상에 형성된 게이트 전극과, 상기 주변회로 영역에서 상기 제2 활성 영역에 연결되어 있고, 제2 절연 스페이서를 사이에 두고 상기 게이트 전극과 이웃하는 제2 콘택 플러그를 더 포함할 수 있다. 상기 제2 콘택 플러그는 상기 제2 랜딩 패드와 동일한 물질을 포함할 수 있다.
또한, 본 발명의 기술적 사상에 의한 상기 다른 양태에 따른 반도체 소자는 상기 셀 어레이 영역에서 상기 제1 랜딩 패드와 상기 제2 랜딩 패드와의 사이에 형성된 제1 금속 실리사이드막과, 상기 주변회로 영역에서 상기 제2 활성 영역과 상기 제2 콘택 플러그와의 사이에 형성된 제2 금속 실리사이드막을 더 포함할 수 있다. 상기 제1 금속 실리사이드막과 상기 제2 금속 실리사이드막은 서로 동일한 물질을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 한 쌍의 도전 라인 적층 구조 사이의 공간을 통해 기판의 활성 영역과 커패시터 하부 전극을 전기적으로 연결하기 위하여, 활성 영역에 연결되는 콘택 플러그, 상기 콘택 플러그에 일체로 연결되고 상기 한 쌍의 도전 라인 적층 구조 위에서 상기 콘택 플러그보다 더 큰 폭을 가지도록 연장되는 제1 랜딩 패드, 및 상기 제1 랜딩 패드 위에서 상기 제1 랜딩 패드에 연결되는 제2 랜딩 패드를 포함하는 콘택 구조물을 구비한다. 그리고, 커패시터 하부 전극은 상기 제2 랜딩 패드에 연결된다. 상기 제1 랜딩 패드와 제2 랜딩 패드가 상호 연결되는 공간이 서로 이웃하는 2 개의 도전 라인 적층 구조 사이인 비교적 좁은 공간에 비해 큰 접촉 면적을 제공할 수 있는 공간인 상기 한 쌍의 도전 라인 적층 구조의 상부에서 이루어지므로, 상기 제1 랜딩 패드와 제2 랜딩 패드와의 사이의 접촉 면적을 증가시킬 수 있다. 따라서, 집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 작아진 단면적을 가지는 콘택 플러그를 통해 커패시터 하부 전극을 기판의 활성 영역에 연결하는 데 있어서 접촉 저항을 최소화할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부(要部) 단면도이다.
도 1b는 도 1a의 반도체 소자의 변형 실시예를 설명하기 위한 요부 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부 단면도이다.
도 2b는 도 2a의 반도체 소자의 변형 실시예를 설명하기 위한 요부 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 4a 내지 도 16e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 23b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10A)의 요부(要部) 단면도이다.
반도체 소자(10A)는 소자분리막(12)에 의해 정의되는 활성 영역(14)을 가지는 기판(16)을 포함한다.
상기 기판(16)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(16)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(16)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(16) 위에는 제1 절연 패턴(18)을 사이에 두고 기판(16)과 이격되어 있는 복수의 도전 라인(20)이 형성되어 있다. 상기 복수의 도전 라인(20)은 상기 기판(16) 상에서 일 방향으로 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 도전 라인(20)은 복수의 비트 라인을 구성할 수 있다.
상기 복수의 도전 라인(20)은 각각 절연 캡핑 라인(22)으로 덮여 있다. 하나의 도전 라인(20)과, 상기 하나의 도전 라인(20)을 덮는 하나의 절연 캡핑 라인(22)은 하나의 도전 라인 구조체(24)를 구성한다. 복수의 도전 라인 구조체(24) 각각의 양 측벽은 절연 스페이서(26)로 덮여 있다.
상기 제1 절연 패턴(18)에는 활성 영역(14)이 노출되는 복수의 제1 콘택홀(18H)이 형성되어 있다.
상기 복수의 도전 라인(20)중 이웃하는 2 개의 도전 라인(20) 사이에서 상기 이웃하는 2 개의 도전 라인(20) 각각의 측벽을 덮는 절연 스페이서(26)에 의해 제2 콘택홀(26H)이 한정된다. 상기 제2 콘택홀(26H)의 Y 방향의 폭은 상기 복수의 도전 라인 구조체(24) 각각의 사이에 형성되는 복수의 콘택 분리용 절연 패턴(도시 생략)에 의해 한정될 수 있다.
상기 복수의 도전 라인(20)의 상부에는 상기 제1 콘택홀(18H) 및 제2 콘택홀(26H)과 각각 연통되는 복수의 랜딩 패드 홀(28H)이 형성된 제2 절연 패턴(28)이 형성되어 있다.
상기 제2 콘택홀(26H)은 기판(16)의 연장 방향에 평행한 방향을 따르는 평면에서 제1 크기의 수평 단면적을 가질 수 있다. 그리고, 상기 복수의 랜딩 패드 홀(28H)은 기판(16)의 연장 방향에 평행한 방향을 따르는 평면에서 상기 제1 크기보다 더 큰 제2 크기의 수평 단면적을 가질 수 있다.
상기 복수의 도전 라인(20) 각각의 사이에는 기판(16)에 연결되고 상기 제1 콘택홀(18H), 제2 콘택홀(26H) 및 랜딩 패드 홀(28H)의 내부를 채우는 콘택 구조물(30)이 형성되어 있다. 상기 콘택 구조물(30) 위에는 커패시터 하부 전극(40)이 형성되어 있다.
상기 콘택 구조물(30)은 상기 제1 콘택홀(18H) 및 제2 콘택홀(26H)을 채우는 콘택 플러그(32)와, 상기 복수의 도전 라인 구조체(24)의 상부에서 상기 랜딩 패드 홀(28H)을 채우는 제1 랜딩 패드(34) 및 제2 랜딩 패드(36)를 포함한다.
복수의 콘택 플러그(32)는 각각 활성 영역(14)에 연결되어 있으며 상기 제1 콘택홀(18H)의 내부 및 상기 제2 콘택홀(26H)의 내부에서 기판(16)의 주면 연장 방향에 수직인 방향 (도 1a에서 Z 방향)으로 연장된다.
상기 제1 랜딩 패드(34)는 상기 콘택 플러그(32)와 일체로 연결되어 상기 랜딩 패드 홀(28H)의 하측 일부를 채우고 상기 복수의 도전 라인(20) 중에서 선택되는 하나의 도전 라인(20)과 수직으로 오버랩되도록 상기 절연 캡핑 라인(22)의 상면(22T) 위에 연장된다.
상기 제2 랜딩 패드(36)는 상기 랜딩 패드 홀(28H)의 상측 일부를 채우고 상기 선택된 하나의 도전 라인(20)과 수직으로 오버랩되도록 상기 제1 랜딩 패드(34) 위에 형성되어 있다. 상기 커패시터 하부 전극(40)은 상기 콘택 구조물(30)의 제2 랜딩 패드(36)에 직접 접할 수 있다.
X 방향에서, 상기 콘택 플러그(32)는 제1 폭(A1)을 가지고, 상기 제1 랜딩 패드(34) 및 제2 랜딩 패드(36)는 상기 제1 폭(A1)보다 더 큰 제2 폭(A2)을 가질 수 있다. 상기 콘택 플러그(32)는 복수의 도전 라인(20) 사이에서 상기 제2 콘택홀(26H)의 수평 단면적에 대응하는 제1 크기의 수평 단면적을 가질 수 있다. 상기 제1 랜딩 패드(34) 및 제2 랜딩 패드(36)는 상기 랜딩 패드 홀(28H)의 수평 단면적에 대응하여, 상기 제1 크기(A1)보다 더 큰 제2 크기의 수평 단면적을 가질 수 있다.
도 1a에는 상기 콘택 플러그(32)의 저면(32B)이 상기 기판(16)의 상면(16T)과 동일 레벨에 위치되어 상기 상면(16T)과 접해 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 콘택 플러그(32)가 기판(16)의 상면(16T)보다 낮은 레벨까지 기판(16) 내부로 연장될 수 있으며, 상기 콘택 플러그(32)가 기판(16)의 상면(16T)보다 낮은 레벨에서 활성 영역(14)에 연결될 수 있다. 다른 일부 실시예들에서, 상기 콘택 플러그(32)와 활성 영역(14)과의 사이에 금속 실리사이드막이 개재될 수 있다.
상기 복수의 도전 라인(20)은 각각 상기 콘택 플러그(32)와 대면하는 측벽(20S)을 가지고, 상기 측벽(20S)과 상기 콘택 플러그(32)는 절연 스페이서(26)를 사이에 두고 서로 이격되어 있다. 일부 실시예들에서, 상기 절연 스페이서(26)의 일부가 에어(air)로 채워진 공간으로 이루어지는 에어 스페이서(도시 생략)를 포함할 수 있다.
상기 콘택 구조물(30)에서, 상기 콘택 플러그(32)와 제1 랜딩 패드(34)는 일체형으로 연결되어 있으며 동일한 물질로 이루어질 수 있다. 상기 제1 랜딩 패드(34)와 상기 제2 랜딩 패드(36)는 서로 다른 물질을 포함할 수 있다. 일부 실시예들에서, 상기 콘택 플러그(32)와 제1 랜딩 패드(34)는 도핑된 폴리실리콘을 포함하고, 상기 제2 랜딩 패드(36)는 금속을 포함할 수 있다.
상기 기판(16)의 상면(16T)으로부터 상기 절연 캡핑 라인(22)의 상면(22T)까지의 제1 수직 거리(L1)는 상기 기판(16)의 상면(16T)으로부터 상기 제2 절연 패턴(28)의 저면, 즉 상기 제2 절연 패턴(28) 중 기판(16)에 가장 가까운 부분까지의 제2 수직 거리(L2)보다 더 클 수 있으나, 본 발명의 기술적 사상을 예시된 바에 한정되는 것은 아니다.
상기 기판(16)의 상면(16T)으로부터 상기 제1 랜딩 패드(34)의 상면까지의 제3 수직 거리(L3)는 상기 기판(16)의 상면(16T)으로부터 상기 절연 캡핑 라인(22)의 상면(22T)까지의 제1 수직 거리(L1)보다 더 크다.
도 1a을 참조하여 설명한 실시예들에 따른 반도체 소자(10A)에서, 기판(16)의 활성 영역(14)과 커패시터 하부 전극(40)을 전기적으로 연결하기 위한 콘택 구조물(30)은 활성 영역(14)에 연결되는 콘택 플러그(32), 상기 콘택 플러그(32)에 일체로 연결되고 도전 라인(140)과 수직으로 오버랩되도록 도전 라인 적층 구조(24)를 덮는 제1 랜딩 패드(34), 도전 라인 적층 구조(24)의 위에서 상기 제1 랜딩 패드(34) 위에 형성되는 제2 랜딩 패드(36)를 포함한다. 그리고, 커패시터 하부 전극(40)이 상기 제2 랜딩 패드(36)와 연결된다. 이와 같이, 상기 제1 랜딩 패드(34)와 제2 랜딩 패드(36)가 상호 접촉되는 공간이 서로 이웃하는 2 개의 도전 라인 적층 구조(24) 사이의 비교적 좁은 공간에서 이루어지지 않고 복수의 도전 라인 적층 구조(24)의 상부에서 이루어지므로, 상기 제1 랜딩 패드(34)와 제2 랜딩 패드(36)와의 접촉 면적을 증가시킬 수 있다. 또한, 서로 이웃하는 콘택 구조물들 사이에 충분한 절연 공간을 제공할 수 있도록 이들 사이에 제2 절연 패턴(28)이 배치되어 있으므로, 서로 이웃하는 콘택 구조물들 사이에 단락이 발생되는 것을 방지할 수 있다.
도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10B)의 요부 단면도이다. 도 1b를 참조하여, 도 1a의 반도체 소자(10A)의 변형 실시예에 따른 반도체 소자(10B)를 설명한다. 도 1b에서, 도 1a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 소자(10B)는 기판(16)의 활성 영역(14)과 커패시터 하부 전극(40)을 전기적으로 연결하기 위한 콘택 구조물(30A)을 포함한다. 상기 콘택 구조물(30A)은 제1 랜딩 패드(34)와 상기 제2 랜딩 패드(36)와의 사이에 개재된 금속 실리사이드막(52)을 더 포함하는 것을 제외하고 도 1a를 참조하여 설명한 콘택 구조물(30)과 동일한 구성을 가진다.
일부 실시예들에서, 상기 금속 실리사이드막(52)은 코발트 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(50A)의 요부 단면도이다. 도 2a에서, 도 1a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 소자(50A)는 기판(16)의 활성 영역(14)과 커패시터 하부 전극(40)을 전기적으로 연결하기 위한 콘택 구조물(30B)을 포함한다. 상기 콘택 구조물(30B)은제1 콘택홀(18H)과, 제2 콘택홀(26H)의 일부를 채우는 콘택 플러그(32P)와, 상기 콘택 플러그(32P) 위에서 상기 콘택 플러그(32P)에 연결되어 있는 랜딩 패드(33P)를 포함한다. 상기 랜딩 패드(33P)는 상기 제2 콘택홀(26H)의 나머지 일부를 채우는 플러그 부분(34P)과, 상기 플러그 부분(34P)에 일체로 연결되어 상기 랜딩 패드 홀(28H)을 채우고 상기 복수의 도전 라인(20) 중에서 선택되는 하나의 도전 라인(20)과 수직으로 오버랩되도록 상기 절연 캡핑 라인(22)의 상면(22T) 위에 연장되어 있는 랜딩 패드 부분(36P)을 포함한다.
상기 콘택 플러그(32P)와 상기 랜딩 패드(33P)는 서로 다른 물질을 포함할 수 있다. 일부 실시예들에서, 상기 콘택 플러그(32P)는 도핑된 폴리실리콘을 포함하고, 상기 랜딩 패드(33P)는 금속을 포함할 수 있다.
상기 랜딩 패드(33P)의 랜딩 패드 부분(36P)은 단일층, 또는 복수의 물질층을 포함하는 다중층으로 이루어질 수 있다.
도 2a에 예시한 반도체 소자(50A)에서, 기판(16)의 상면(16T)으로부터 상기 콘택 플러그(32P)의 상면까지의 제4 수직 거리(L4)는 상기 기판(16)의 상면(16T)으로부터 절연 캡핑 라인(22)의 상면(22T)까지의 제1 수직 거리(L1)보다 더 작다.
도 2b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(50B)의 요부 단면도이다. 도 2b를 참조하여, 도 2a의 반도체 소자(50A)의 변형 실시예를 설명한다. 도 2b에서, 도 1a 및 도 2a에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 소자(50B)는 기판(16)의 활성 영역(14)과 커패시터 하부 전극(40)을 전기적으로 연결하기 위한 콘택 구조물(30C)을 포함한다. 상기 콘택 구조물(30C)은 상기 콘택 플러그(32P)와 상기 랜딩 패드(33P)와의 사이에 개재된 금속 실리사이드막(52P)을 더 포함하는 것을 제외하고 도 2a를 참조하여 설명한 콘택 구조물(30B)과 동일한 구성을 가진다.
일부 실시예들에서, 상기 금속 실리사이드막(52P)은 코발트 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 셀 어레이 영역의 개략적인 평면 레이아웃이다. 도 3에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다.
도 3을 참조하면, 반도체 소자(100)는 복수의 활성 영역(AC)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(AC)을 가로질러 제1 방향 (도 3에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 3에서 Y 방향)을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 일부 실시예들에서, 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 베리드 콘택 (buried contact)(BC)은 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 상기 제1 방향 및 제2 방향을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제2 방향을 따라 등간격으로 배치될 수 있다. 상기 복수의 베리드 콘택(BC)은 커패시터의 하부 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키는 역할을 할 수 있다.
도 4a 내지 도 16e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100A) (도 16a 내지 도 16e 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(100A)의 셀 어레이 영역은 도 3에 예시한 레이아웃을 가질 수 있다. 도 4a, 도 5a, ..., 및 도 16a는 각각 도 3의 A - A' 선 단면에 대응하는 일부 구성의 단면도이다. 도 4b, 도 5b, ..., 및 도 16b는 각각 도 3의 B - B' 선 단면에 대응하는 일부 구성의 단면도이다. 도 4c, 도 5c, ..., 및 도 16c는 각각 도 3의 C - C' 선 단면에 대응하는 일부 구성의 단면도이다. 도 4d, 도 5d, ..., 및 도 16d는 각각 도 3의 D - D' 선 단면에 대응하는 일부 구성의 단면도이다. 도 4e, 도 5e, ..., 및 도 16e는 각각 상기 반도체 소자(100A)의 셀 어레이 영역 주위에 배치되는 코어 영역 및 주변회로 영역 (CORE/PERI) (이하, "주변회로 영역"이라 칭함)의 일부 구성을 도시한 단면도이다. 도 4e, 도 5e, ..., 및 도 16e에 예시되는 구성은 상기 반도체 소자(100A)의 코어 영역 또는 주변회로 영역의 일부 구성에 해당할 수도 있다.
도 4a 내지 도 4e를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리막(114)을 형성한다. 상기 소자분리막(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 복수의 활성 영역(116)은 도 3에 예시한 활성 영역(AC)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 상기 기판(110)에 대한 보다 상세한 사항은 도 1a를 참조하여 기판(16)에 대하여 설명한 바와 같다.
상기 소자분리막(114)은 제1 절연막(114A) 및 제2 절연막(114B)을 포함할 수 있다. 상기 제1 절연막(114A) 및 제2 절연막(114B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(114A)은 산화막으로 이루어지고, 상기 제2 절연막(114B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 상기 소자분리막(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자분리막(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다.
상기 기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 4b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리막(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리막(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
상기 복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다.
일부 실시예들에서, 상기 워드 라인(122)을 형성한 후, 상기 워드 라인(122)의 양측에서 상기 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
상기 복수의 워드 라인(122) 각각의 상면(122T)은 기판(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 복수의 워드 라인(122)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 복수의 매몰 절연막(124)의 상면(124T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치될 수 있다. 상기 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 기판(110)상에 절연막 패턴(130)을 형성한다. 상기 절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 상기 절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다.
상기 절연막 패턴(130)은 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시키는 복수의 개구(130H)를 포함할 수 있다.
그 후, 절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 상기 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다.
상기 절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(140)를 형성한다. 상기 복수의 비트 라인 적층 구조(140)는 복수의 비트 라인(142)과, 상기 복수의 비트 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 상기 복수의 비트 라인(142)은 상기 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 복수의 비트 라인(142)은 불순물이 도핑된 반도체, 금속, 도전성 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 비트 라인(142)은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들면, 상기 복수의 비트 라인(142)은 도핑된 폴리실리콘, TiN 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다.
일부 실시예들에서, 상기 복수의 절연 캡핑 라인(144)은 실리콘 질화막으로 이루어진다. 상기 복수의 절연 캡핑 라인(144)의 두께는 상기 복수의 비트 라인(142)의 두께보다 더 클 수 있다.
일부 실시예들에서, 복수의 비트 라인 적층 구조(140)를 형성하기 위하여, 먼저 상기 절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 상기 복수의 비트 라인(142)을 형성한다. 일부 실시예들에서, 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 절연막 패턴(130)의 일부를 식각하여, 상기 절연막 패턴(130)의 상면에 단차부(130A)가 형성될 수 있다.
일부 실시예들에서, 상기 비트 라인 형성용 도전층은 다중층으로 이루어질 수 있다. 예를 들면, 상기 비트 라인 형성용 도전층은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다.
상기 복수의 비트 라인 적층 구조(140)의 양 측벽은 절연 스페이서(148, 150, 152)로 덮여 있다. 상기 절연 스페이서(148, 150, 152)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 상기 절연 스페이서(148, 150, 152)가 3중 층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 이중층으로 이루어질 수도 있다.
상기 복수의 비트 라인 적층 구조(140) 각각의 사이에는 상기 절연 스페이서(148, 150, 152)에 의해 X 방향의 폭이 한정되는 라인 형상의 공간(146)이 남는다.
도 4e에 예시된 바와 같이, 주변회로 영역 (CORE/PERI)에서는 상기 복수의 비트 라인 적층 구조(140)와 동일한 물질의 적층 구조를 포함하는 게이트 구조(240)가 형성될 수 있다. 상기 게이트 구조(240)는 게이트 절연막(230)과, 게이트 전극(242)과, 상기 게이트 전극(242)의 상면을 덮는 절연 캡핑층(244)을 포함한다. 일부 실시예들에서, 상기 게이트 전극(242)의 구성 물질은 상기 복수의 비트 라인(142)의 구성 물질과 동일하다.
상기 게이트 구조(240)의 양 측벽은 절연 스페이서(248, 250, 252)로 덮여 있다. 상기 절연 스페이서(248, 250, 252)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연성 물질로 이루어진다. 본 예에서는 상기 절연 스페이서(248, 250, 252)가 3중 층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 이중층으로 이루어질 수도 있다.
상기 게이트 구조(240)의 주위에는 평탄화된 층간절연막(256)이 형성되어 있다. 상기 층간절연막(256)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 층간절연막(256)은 그 상면에서 노출되는 식각 저지막(258)을 포함할 수 있다. 상기 식각 저지막(258)은 예를 들면 도 8a 내지 도 8e를 참조하여 후술하는 절연 공간(172) 형성을 위한 식각 공정시 상기 절연 스페이서(248, 250, 252) 및 절연 캡핑층(244)과 함께 식각 정지층으로 이용될 수 있다. 일부 실시예들에서, 상기 식각 저지막(258)은 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예에서, 상기 식각 저지막(258)은 생략될 수 있다.
도 5a 내지 도 5e를 참조하면, 셀 어레이 영역에서, 상기 복수의 비트 라인 적층 구조(140) 각각의 사이의 공간(146)(도 4a, 도 4b 및 도 4d 참조)을 채우는 복수의 절연 패턴(154)을 형성한다.
일부 실시예들에서, 상기 복수의 절연 패턴(154)을 형성하기 위하여 먼저 상기 복수의 비트 라인 적층 구조(140) 각각의 사이의 공간(146) 내에 상기 공간(146)을 채우는 절연막을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여 상기 절연막을 에치백하여 상기 복수의 비트 라인 적층 구조(140)의 상면을 노출시키고, 상기 공간(146) 내에 상기 절연 패턴(154)이 남도록 할 수 있다. 일부 실시예들에서, 상기 복수의 절연 패턴(154)은 질화막, 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 6a 내지 도 6e를 참조하면, 상기 복수의 절연 패턴(154)이 형성된 결과물상에 소정 형상의 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 절연 패턴(154)을 일부 제거하여 복수의 콘택홀(154H)을 한정하는 복수의 하부 절연 패턴(154A)을 형성한다. 그 후, 상기 마스크 패턴을 제거한다.
상기 복수의 하부 절연 패턴(154A)이 형성된 후 상기 복수의 콘택홀(154H)의 저면을 통해 노출되는 절연 스페이서(148, 152)를 상부로부터 차례로 식각하고, 그 결과 노출되는 절연막 패턴(130) 및 그 하부의 기판(110)의 일부를 차례로 식각하여, 상기 복수의 콘택홀(154H) 각각의 저면에서 기판(110)을 노출시킨다.
상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 제1 금속 실리사이드막(158)을 형성한다. 예를 들면, 상기 제1 금속 실리사이드막(158)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 제1 금속 실리사이드막(158)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 금속 실리사이드막(158)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속층을 퇴적한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTS 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 제1 금속 실리사이드막(158)을 형성한다. 일부 실시예들에서, 상기 금속층으로서 Co 층을 형성하여, 코발트 실리사이드로 이루어지는 제1 금속 실리사이드막(158)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 제1 금속 실리사이드막(158)의 형성 공정은 생략될 수 있다.
도 7a 내지 도 7e를 참조하면, 상기 복수의 콘택홀(154H) (도 6a 및 도 6d 참조)을 채우면서 상기 복수의 비트 라인 적층 구조(140)를 덮는 콘택 형성용 도전층(160)을 형성한다.
도 7e에 예시한 바와 같이, 상기 콘택 형성용 도전층(160)이 주변회로 영역에 형성된 게이트 구조(240) 및 층간절연막(256)을 덮도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 콘택 형성용 도전층(160)은 도핑된 폴리실리콘으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 콘택 형성용 도전층(160)은 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(도시 생략)과 상기 배리어막 위에서 상기 복수의 콘택홀(154H)을 채우는 도전층(도시 생략)을 포함할 수 있다. 여기서, 상기 배리어막은 Ti/TiN 적층 구조로 이루어지고, 상기 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 8a 내지 도 8e를 참조하면, 셀 어레이 영역에서 상기 콘택 형성용 도전층(160) 위에 마스크 패턴(170)을 형성한 후, 상기 마스크 패턴(170)을 식각 마스크로 이용하여 상기 콘택 형성용 도전층(160)을 식각하여 복수의 베리드 콘택(160C)을 형성한다.
상기 마스크 패턴(170)은 도 3에 예시한 복수의 베리드 콘택(BC)과 유사하게, 복수의 베리드 콘택(160C)이 형성되는 위치에 대응하여 위치되고 서로 이격되어 있는 복수의 아일랜드형 마스크 패턴을 포함할 수 있다. 그리고, 상기 복수의 아일랜드형 마스크 패턴은 셀 어레이 영역에만 위치되고 주변회로 영역에는 형성되지 않을 수 있다. 일부 실시예들에서, 상기 마스크 패턴(170)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 베리드 콘택(160C)은 각각 상기 복수의 콘택홀(154H) 내부를 채우는 콘택 플러그(160A)와, 상기 콘택 플러그(160A)에 일체로 연결되고 상기 비트 라인(142)과 수직으로 오버랩되도록 상기 콘택 플러그(160A)로부터 상기 비트 라인 적층 구조(140)의 상부로 연장되어 상기 비트 라인 적층 구조(140)의 상면을 덮고 있는 예비 랜딩 패드(160B)을 포함한다.
상기 콘택 플러그(160A)는 복수의 콘택홀(154H) (도 6a 및 도 6d 참조) 내에서 수직 방향, 즉 기판(110)의 주면 연장 방향에 수직인 방향 (Z 방향)으로 연장된다. 상기 콘택 플러그(160A)는 상기 콘택홀(154H)의 크기에 의해 한정되는 제1 크기의 수평 단면적을 가진다. 상기 예비 랜딩 패드(160B)는 상기 콘택 플러그(160A)의 상부로부터 수평 방향, 즉 기판(110)의 주면 연장 방향과 평행한 방향으로 연장된다. 상기 예비 랜딩 패드(160B)는 상기 제1 크기보다 큰 제2 크기의 수평 단면적을 가진다.
상기 워드 라인(122)의 연장 방향과 평행한 방향 (X 방향)에서, 상기 콘택 플러그(160A)의 제1 폭(W1)보다 상기 예비 랜딩 패드(160B)의 제2 폭(W2)이 더 크다.
셀 어레이 영역에서 상기 마스크 패턴(170)을 식각 마스크로 이용하여 상기 콘택 형성용 도전층(160)을 식각하는 동안, 복수의 베리드 콘택(160C) 주위에서 복수의 절연 캡핑 라인(144)의 일부와 복수의 절연 스페이서(148, 150, 152)의 일부가 함께 제거되어 상기 복수의 베리드 콘택(160C) 주위에 절연 공간(172)이 형성된다. 상기 절연 공간(172)을 통해 복수의 절연 캡핑 라인(144)의 일부와, 복수의 절연 스페이서(148, 150, 152)의 일부가 노출된다. 주변회로 영역 (CORE/PERI)에서는 도 8e에 예시한 바와 같이 상기 콘택 형성용 도전층(160)이 제거될 수 있다.
도 9a 내지 도 9e를 참조하면, 도 8a 내지 도 8e의 결과물에서 상기 마스크 패턴(170)을 제거한 후, 상기 절연 공간(172) 내부를 채우는 상부 절연 패턴(180)을 형성한다.
일부 실시예들에서, 상기 상부 절연 패턴(180)을 형성하기 위하여, 셀 어레이 영역 및 주변회로 영역에서 상기 절연 공간(172)이 노출된 결과물 상에 절연 물질을 퇴적하여 상기 절연 공간(172)을 채우기에 충분한 두께를 가지는 절연층(도시 생략)을 형성한 후, 상기 복수의 베리드 콘택(160C)이 노출될 때까지 상기 절연층을 CMP (chemical mechanical polishing) 또는 에치백하여, 셀 어레이 영역에서는 상기 절연 공간(172) 내에 상기 상부 절연 패턴(180)이 남고, 주변회로 영역 (CORE/PERI)에는 게이트 구조(240) 및 층간절연막(256)을 덮는 절연막(180P)이 남도록 할 수 있다.
상기 상부 절연 패턴(180)은 상기 복수의 예비 랜딩 패드(160B)의 측벽을 포위하는 복수의 랜딩 패드 홀(180H)을 가진다. 즉, 상기 복수의 예비 랜딩 패드(160B)는 각각 상기 상부 절연 패턴(180)에 형성된 복수의 랜딩 패드 홀(180H)에 의해 정의되는 랜딩 패드 영역 내에 배치되는 구성을 가진다.
상기 상부 절연 패턴(180)은 복수의 예비 랜딩 패드(160B) 각각의 사이에서 이들을 상호 절연시키는 역할을 한다. 일부 실시예들에서, 상기 상부 절연 패턴(180)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 10a 내지 도 10e를 참조하면, 셀 어레이 영역에서 상기 복수의 베리드 콘택(160C) 각각의 예비 랜딩 패드(160B) (도 9a, 도 9c 및 도 9d 참조)를 그 상면으로부터 소정 두께 만큼 에치백하여, 상기 상부 절연 패턴(180)의 상면보다 낮은 상면을 가지는 복수의 제1 랜딩 패드(160L)를 형성한다. 상기 복수의 제1 랜딩 패드(160L)는 각각 대응하는 랜딩 패드 홀(180H)의 하측 일부를 채운다.
상기 제1 랜딩 패드(160L)는 상기 콘택 플러그(160A)에 일체로 연결되고 상기 비트 라인(142)과 수직으로 오버랩되도록 상기 콘택 플러그(160A)로부터 상기 비트 라인 적층 구조(140)의 위로 연장되어 있다. 상기 워드 라인(122)의 연장 방향과 평행한 방향에서, 상기 콘택 플러그(160A)의 제1 폭(W1)보다 상기 제1 랜딩 패드(160L)의 제3 폭(W3)이 더 크다.
일부 실시예들에서, 상기 예비 랜딩 패드(160B)를 에치백하는 데 있어서, 도 10a 내지 도 10d에 예시한 복수의 제1 랜딩 패드(160L)가 남지 않도록 상기 예비 랜딩 패드(160B)를 더 깊이 에치백하여, 도 2a 및 도 2b에 예시한 바와 같은 콘택 플러그(32P)를 포함하는 소자를 형성할 수 있다.
도 11a 내지 도 11e를 참조하면, 셀 어레이 영역과, 주변회로 영역 (CORE/PERI)에서 복수의 콘택홀(260H)이 형성될 영역을 제외한 부분을 덮는 마스크 패턴(182)을 상기 기판(110)의 셀 어레이 영역 및 주변회로 영역 (CORE/PERI) 상에 형성한 후, 상기 마스크 패턴(182)을 식각 마스크로 이용하여 주변회로 영역 (CORE/PERI)에서 절연막(180)의 일부와, 식각 저지막(258)을 포함하는 층간절연막(256)을 일부 식각하여, 게이트 구조(240)의 양측에서 기판(110)의 활성 영역(116)을 노출시키는 복수의 콘택홀(260H)을 형성한다.
도 12a 내지 도 12e를 참조하면, 도 11a 내지 도 11e의 결과물에서 마스크 패턴(182)을 제거하고, 셀 어레이 영역에 있는 복수의 제1 랜딩 패드(160L) 각각의 상면과, 주변회로 영역에 있는 복수의 콘택홀(260H) 각각의 저면에서 노출되는 기판(110)의 표면에 제2 금속 실리사이드막(188)을 형성한다. 예를 들면, 상기 제2 금속 실리사이드막(188)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 제2 금속 실리사이드막(188)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 제2 금속 실리사이드막(188)을 형성하기 위하여, 도 6a 내지 도 6e를 참조하여 제1 금속 실리사이드막(158)의 형성 공정에 대하여 설명한 바와 유사한 방법을 이용할 수 있다. 일부 실시예들에서, 상기 제2 금속 실리사이드막(188)의 형성 공정은 생략될 수 있다.
일부 실시예들에서, 도 10a 내지 도 10e를 참조하여 설명한 공정에서 예비 랜딩 패드(160B)를 더 깊이 에치백하여 도 2a 및 도 2b에 예시한 바와 같은 콘택 플러그(32P)를 형성한 경우, 상기 제2 금속 실리사이드막(188)은 상기 콘택 플러그(32P) 위에 형성될 수 있다.
도 13a 내지 도 13e를 참조하면, 셀 어레이 영역 및 주변회로 영역 (CORE/PERI)에서 각각 제2 금속 실리사이드막(188)이 형성된 결과물상에 상기 제2 금속 실리사이드막(188)에 접하는 도전층(190)을 형성한다.
상기 도전층(190)은 도전성 배리어막(190A)과 상기 배리어막(190A)을 덮는 금속층(190B)을 포함한다. 상기 도전층(190)의 배리어막(190A)은 셀 어레이 영역에서 상기 제2 금속 실리사이드막(188)의 노출 표면과 상기 상부 절연 패턴(180)의 노출 표면을 덮고, 주변회로 영역 (CORE/PERI)에서 상기 제2 금속 실리사이드막(188)의 노출 표면과 상기 복수의 콘택홀(260H)의 노출된 내벽을 덮도록 형성된다. 상기 도전층(190)의 금속층(190B)은 셀 어레이 영역에 형성된 배리어막(190A) 위에서 상부 절연 패턴(180)에 형성된 랜딩 패드 홀(180H)의 상측 일부를 채우고, 주변회로 영역 (CORE/PERI)에서 상기 복수의 콘택홀(260H)의 내부를 채우도록 형성된다.
일부 실시예들에서, 상기 배리어막(190A)은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 금속층(190B)은 텅스텐을 포함할 수 있다.
도 14a 내지 도 14e를 참조하면, CMP 공정을 이용하여 상기 도전층(190)을 연마하여 상기 상부 절연 패턴(180)의 상면을 노출시킨다.
그 결과, 셀 어레이 영역에서는 상기 도전층(190)중 상부 절연 패턴(180)에 형성된 복수의 랜딩 패드 홀(180H) 내부에 남아 있는 부분들로 이루어지는 복수의 제2 랜딩 패드(190L)가 형성된다. 상기 복수의 제2 랜딩 패드(190L)는 각각 대응하는 랜딩 패드 홀(180H)의 상측 일부를 채운다. 이로써, 셀 어레이 영역에서는 복수의 콘택 플러그(160A), 복수의 제1 랜딩 패드(160L), 복수의 제2 금속 실리사이드막(188), 및 복수의 제2 랜딩 패드(190L)를 포함하는 복수의 콘택 구조물이 완성된다. 상기 복수의 콘택 구조물은 도 3에 예시한 베리드 콘택(BC)에 대응할 수 있다.
주변회로 영역(CORE/PERI)에서는 상기 도전층(190)중 콘택홀(190H) 내부에 남아 있는 부분들로 이루어지는 복수의 콘택 플러그(290P)가 형성된다.
일부 실시예들에서, 도 10a 내지 도 10e를 참조하여 설명한 공정에서 예비 랜딩 패드(160B)를 더 깊이 에치백하여 도 2a 및 도 2b에 예시한 바와 같은 콘택 플러그(32P)를 형성한 경우, 상기 도전층(190)을 에치백하여 상기 콘택 플러그(32P) 위에 도 2a 및 도 2b에 예시한 바와 같은 랜딩 패드(33P)를 형성할 수 있다.
도 15a 내지 도 15e를 참조하면, 주변회로 영역(CORE/PERI)에 있는 상부 절연 패턴(180) 위에, 상기 복수의 콘택 플러그(290P)에 접하는 배선층(292)을 형성한다.
일부 실시예들에서, 상기 배선층(292)을 형성하기 위하여, 먼저 셀 어레이 영역 및 주변회로 영역(CORE/PERI)을 포함하는 기판(110)상의 전면에서 상기 상부 절연 패턴(180)을 덮는 예비 배선층(도시 생략)을 형성한 후, 상기 예비 배선층 중 셀 어레이 영역에 있는 부분을 에치백 공정에 의해 선택적으로 제거하여 주변회로 영역(CORE/PERI)에 상기 배선층(292)이 남도록 할 수 있다. 다른 일부 실시예들에서, 상기 배선층(292)을 형성하기 위하여, 먼저 주변회로 영역(CORE/PERI)은 노출시키고 셀 어레이 영역은 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 통해 노출되는 주변회로 영역(CORE/PERI)에만 선택적으로 상기 배선층(292)을 형성한 후, 상기 마스크 패턴을 제거하여 셀 어레이 영역에서 복수의 제2 랜딩 패드(190L)를 노출시키는 공정을 이용할 수 있다.
일부 실시예들에서, 상기 배선층(292)은 단일 금속층 또는 복수의 금속층을 포함할 수 있다. 다른 일부 실시예들에서, 상기 배선층(292)은 불순물이 도핑된 반도체, 금속 질화물, 또는 금속 실리사이드를 포함할 수 있다. 예를 들면, 상기 배선층(292)은 텅스텐으로 이루어질 수 있다.
일부 실시예들에서, 상기 배선층(292)은 셀 어레이 영역에 있는 제2 랜딩 패드(190L)를 구성하는 금속층(190B) 또는 주변회로 영역(CORE/PERI)에 있는 콘택 플러그(290P)를 구성하는 금속층(190B)과 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 배선층(292)은 상기 셀 어레이 영역에 있는 제2 랜딩 패드(190L)를 구성하는 금속층(190B) 및 주변회로 영역(CORE/PERI)에 있는 콘택 플러그(290P)를 구성하는 금속층(190B)과 다른 물질로 이루어질 수 있다.
도 16a 내지 도 16e를 참조하면, 주변회로 영역(CORE/PERI)에 있는 배선층(292) (도 15e 참조)을 일부 제거하여, 주변회로 영역(CORE/PERI)에 복수의 배선 패턴(292P)을 형성한다.
도 16e에 예시된 바와 같이, 상기 배선층(292)의 일부를 제거할 때, 상기 배선층(292)의 하부에 있던 상부 절연 패턴(180), 층간절연막(256), 콘택 플러그(290P), 및 절연 스페이서(248, 250, 252) 중 적어도 일부가 함께 제거될 수 있다.
상기 복수의 배선 패턴(292P)은 상기 복수의 콘택 플러그(290P)에 연결되는 복수의 제1 배선 패턴(292A)과, 상기 복수의 콘택 플러그(290P)에 연결되지 않는 적어도 하나의 제2 배선 패턴(292B)을 포함할 수 있다.
그 후, 셀 어레이 영역에서 제2 랜딩 패드(190L)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극(도시 생략)를 형성할 수 있다. 상기 복수의 하부 전극은 도 3에 예시한 복수의 하부 전극(ST)에 대응할 수 있다.
도 4a 내지 도 16e를 참조하여 설명한 실시예들에 따른 반도체 소자(100A)에서, 기판(110)의 활성 영역(116)과 커패시터 하부 전극을 전기적으로 연결하기 위한 콘택 구조물은 활성 영역(116)에 연결되는 콘택 플러그(160A), 상기 콘택 플러그(160A)에 일체로 연결되고 비트 라인(142)과 수직으로 오버랩되도록 비트 라인 적층 구조(140)를 덮는 제1 랜딩 패드(160L), 및 비트 라인 적층 구조(140)의 위에서 제2 금속 실리사이드막(188)을 사이에 두고 상기 제1 랜딩 패드(160L) 위에 형성되는 제2 랜딩 패드(190L)를 포함한다. 그리고, 커패시터 하부 전극이 상기 제2 랜딩 패드(190L)와 연결된다. 상기 제2 금속 실리사이드막(188)을 통해 상기 제1 랜딩 패드(160L)와 제2 랜딩 패드(190L)가 상호 접촉되는 공간이 서로 이웃하는 2 개의 비트 라인 적층 구조(140) 사이인 비교적 좁은 공간에서 이루어지지 않고, 복수의 비트 라인 적층 구조(140)의 상부에서 이루어지므로, 상기 제2 금속 실리사이드막(188)을 통한 상기 제1 랜딩 패드(160L)와 제2 랜딩 패드(190L)와의 접촉 면적을 증가시킬 수 있다. 또한, 서로 이웃하는 콘택 구조물들 사이에 충분한 절연 공간을 제공할 수 있는 상부 절연 패턴(180)이 배치되어 있으므로, 서로 이웃하는 콘택 구조물들 사이에 단락이 발생되는 것을 방지할 수 있다.
도 17a 및 도 17b 내지 도 23a 및 도 23b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100B) (도 23a 및 도 23b 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 반도체 소자(100B)의 셀 어레이 영역은 도 3에 예시한 반도체 소자(100)의 레이아웃을 가질 수 있다. 도 17a, 도 18a, ..., 및 도 23a는 각각 도 3의 A - A' 선 단면에 대응하는 일부 구성의 단면도이다. 도 17b, 도 18b, ..., 및 도 23b는 각각 도 3의 B - B' 선 단면에 대응하는 일부 구성의 단면도이다. 도 17a 내지 도 23a에 있어서, 도 4a 내지 도 16e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 17a 및 도 17b를 참조하면, 도 4a 내지 도 4e를 참조하여 설명한 바와 같은 방법으로, 기판(110)상에 복수의 비트 라인 적층 구조(140)와, 이들 각각의 양 측벽을 덮는 복수의 절연 스페이서(148, 150, 152)를 형성하는 공정까지 행한다. 단, 본 예에서, 상기 복수의 절연 스페이서(148, 150, 152)는 각각 차례로 적층된 절연 라이너(148), 희생막(150) 및 외측 스페이서(152)을 포함한다. 일부 실시예들에서, 상기 외측 스페이서(152)는 생략 가능하다.
일부 실시예들에서, 상기 절연 라이너(148)는 실리콘 질화막으로 이루어지고, 상기 희생막(150)은 실리콘 산화물, 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어지고, 상기 외측 스페이서(152)는 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다.
그 후, 도 5a 내지 도 5e를 참조하여 설명한 바와 같은 방법으로 복수의 비트 라인 적층 구조(140) 각각의 사이에 남아 있는 복수의 공간(146) 내에 절연 패턴(154)을 형성한다.
도 18a 및 도 18b를 참조하면, 복수의 희생막(150) (도 17a 및 도 17b)을 그 상면으로부터 소정 깊이 만큼 일부 식각하여, 복수의 희생막(150) 보다 낮아진 높이를 가지는 복수의 희생 패턴(150A)을 형성한다. 복수의 희생 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면보다 더 높은 레벨에 위치될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면과 동일한 레벨, 또는 더 낮은 레벨에 위치될 수도 있다. 상기 복수의 희생 패턴(150A)을 형성하기 위하여, 복수의 희생막(150)을 건식 식각 또는 습식 식각할 수 있다.
그 후, 상기 복수의 희생 패턴(150A)이 형성된 결과물상에 서포트 물질층(도시 생략)을 형성한 후, 에치백 또는 CMP 공정에 의해 상기 절연 패턴(154)의 상면이 노출될 때까지 상기 서포트 물질층을 일부 제거하여, 상기 복수의 희생 패턴(150A)을 덮는 복수의 서포트층(156)을 형성한다.
상기 복수의 서포트층(156)은 각각 비트 라인 적층 구조(140)의 길이 방향 (Y 방향)을 따라 연장되는 라인 형상을 갖는다. 일부 실시예들에서, 상기 복수의 서포트층(156)은 절연 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 서포트층(156)은 SiN, SiCN, SiOC, SiON, SiOCN, TiO, TaO, TaTiO, TaSiO 및 AlO 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 도 6a 내지 도 6e를 참조하여 설명한 바와 같은 방법으로, 복수의 절연 패턴(154)을 일부 제거하여 복수의 콘택홀(154H)을 한정하는 복수의 하부 절연 패턴(154A)을 형성한다.
상기 복수의 콘택홀(154H)의 저면을 통해 노출되는 절연 라이너(148) 및 외측 스페이서(152)를 상부로부터 차례로 식각하고, 그 결과 노출되는 절연막 패턴(130)과, 그 하부에 있는 기판(110)의 일부를 차례로 식각하여, 상기 복수의 콘택홀(154H) 각각의 저면에서 기판(110)을 노출시킨다. 상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 제1 금속 실리사이드막(158)을 형성한다.
도 20a 및 도 20b를 참조하면, 도 7a 내지 도 7e를 참조하여 설명한 바와 같은 방법으로, 복수의 콘택홀(154H)을 채우면서 복수의 비트 라인 적층 구조(140)를 덮는 콘택 형성용 도전층(160)을 형성한 후, 도 8a 내지 도 8e를 참조하여 설명한 바와 같은 방법으로 마스크 패턴(170)을 식각 마스크로 이용하여 콘택 형성용 도전층(160)을 식각하여 복수의 베리드 콘택(160C)을 형성한다.
상기 복수의 베리드 콘택(160C)은 복수의 콘택홀(154H) 내부를 채우는 콘택 플러그(160A)와, 상기 콘택 플러그(160A)에 일체로 연결되고 상기 비트 라인(142)과 수직으로 오버랩되도록 상기 콘택 플러그(160A)로부터 상기 비트 라인 적층 구조(140)의 위로 연장되어 있는 예비 랜딩 패드(160B)를 포함한다.
상기 마스크 패턴(170)을 식각 마스크로 이용하여 상기 콘택 형성용 도전층(160)을 식각하는 동안, 상기 복수의 베리드 콘택(160C) 주위에서 복수의 절연 캡핑 라인(144)의 일부와, 그에 인접한 절연 라이너(148), 서포트층(156) 및 외측 스페이서(152) 각각의 일부가 함께 제거되어, 상기 복수의 베리드 콘택(160C) 주위에 절연 공간(172)이 형성된다. 상기 절연 공간(172)을 통해 복수의 절연 캡핑 라인(144)의 일부와, 절연 라이너(148), 희생 패턴(150A) 및 외측 스페이서(152)의 일부가 노출될 수 있다.
도 21a 및 도 21b를 참조하면, 상기 복수의 희생 패턴(150A) 중 상기 절연 공간(172)을 통해 노출되는 부분으로부터 상기 복수의 희생 패턴(150A)을 제거하여 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160A)와의 사이에 복수의 에어 스페이서(AS)를 형성한다.
상기 복수의 에어 스페이서(AS)는 절연 공간(172)과 연통되어 있다. 상기 복수의 희생 패턴(150A)을 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 22a 및 도 22b를 참조하면, 상기 마스크 패턴(170)을 제거한 후, 도 9a 내지 도 9e를 참조하여 설명한 바와 유사한 방법으로 상기 절연 공간(172) (도 21a 및 도 21b 참조) 내부를 채우는 상부 절연 패턴(180)을 형성한다.
상기 상부 절연 패턴(180)을 형성하는 동안 상기 절연 공간(172)으로부터 상기 에어 스페이서(AS) 내부 중 일부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 에어 스페이서(AS) 중 복수의 예비 랜딩 패드(160B)로 덮이는 부분을 제외한 영역에서 상기 에어 스페이서(AS)의 내벽에 상기 상부 절연 패턴(180)과 동일한 물질로 이루어지는 절연 라이너(도시 생략)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 절연 라이너가 반드시 형성되는 것은 아니다. 예를 들면, 상기 에어 스페이서(AS)의 내벽 중 적어도 일부는 상기 절연 라이너로 덮이지 않을 수 있다.
도 23a 및 도 23b를 참조하면, 도 10a 내지 도 16e를 참조하여 설명한 바와 같은 일련의 공정들을 수행하여 복수의 콘택홀(154H) 내부를 채우는 콘택 플러그(160A)에 일체로 연결되고 상기 비트 라인(142)과 수직으로 오버랩되도록 상부 절연 패턴(180)에 형성된 복수의 랜딩 패드 홀(180H)에 의해 한정되는 공간 내에서 상기 비트 라인 적층 구조(140)의 위로 연장되어 있는 제1 랜딩 패드(160L)와, 상기 복수의 랜딩 패드 홀(180H) 내에서 상기 제1 랜딩 패드(160L) 위에 차례로 형성되는 제2 금속 실리사이드막(188) 및 제2 랜딩 패드(190L)를 형성하여 콘택 구조물을 완성하고, 상기 제2 랜딩 패드(190L)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극(도시 생략)를 형성한다.
도 17a 내지 도 23b를 참조하여 설명한 실시예들에 따른 반도체 소자(100B)에서, 기판(110)의 활성 영역(116)과 커패시터 하부 전극을 전기적으로 연결하기 위한 콘택 구조물은 활성 영역(116)에 연결되는 콘택 플러그(160A), 상기 콘택 플러그(160A)에 일체로 연결되고 비트 라인(142)과 수직으로 오버랩되도록 비트 라인 적층 구조(140)를 덮는 제1 랜딩 패드(160L), 및 비트 라인 적층 구조(140)의 위에서 제2 금속 실리사이드막(188)을 사이에 두고 상기 제1 랜딩 패드(160L) 위에 형성되는 제2 랜딩 패드(190L)를 포함한다. 그리고, 커패시터 하부 전극이 상기 제2 랜딩 패드(190L)와 연결된다. 상기 제2 금속 실리사이드막(188)을 통해 상기 제1 랜딩 패드(160L)와 제2 랜딩 패드(190L)가, 서로 이웃하는 2 개의 비트 라인 적층 구조(140) 사이인 비교적 좁은 공간이 아닌 복수의 비트 라인 적층 구조(140)의 상부에서 이루어지므로, 상기 제2 금속 실리사이드막(188)을 통한 상기 제1 랜딩 패드(160L)와 제2 랜딩 패드(190L)와의 접촉 면적을 증가시킬 수 있다. 또한, 서로 이웃하는 콘택 구조물들 사이에 충분한 절연 공간을 제공할 수 있는 상부 절연 패턴(180)이 배치되어 있으므로, 서로 이웃하는 콘택 구조물들 사이에 단락이 발생되는 것을 방지할 수 있다.
또한, 도 17a 내지 도 23b를 참조하여 설명한 실시예들에 따른 반도체 소자(100B)에서, 복수의 비트 라인(142)과 복수의 콘택 플러그(160A)와의 사이에 복수의 에어 스페이서(AS)가 형성되어 있다. 상기 에어 스페이서(AS)는 복수의 비트 라인 적층 구조(140)의 길이 방향을 따라 연장될 수 있다. 고도로 스케일링된 고집적 반도체 소자의 제한된 공간 내에서 상기 복수의 비트 라인(142)과 복수의 콘택 플러그(160A)와의 사이에 에어 스페이서(AS)가 형성됨으로써, 복수의 비트 라인(142) 및 복수의 콘택 플러그(160A) 각각의 사이에서의 비유전율 (relative permitivity)이 감소되어, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다.
도 24는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 23b에 예시한 반도체 소자(10A, 10B, 50A, 50B, 100, 100A, 100B) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 도 1a 내지 도 23b에 예시한 반도체 소자(10A, 10B, 50A, 50B, 100, 100A, 100B) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 도 1a 내지 도 23b에 예시한 반도체 소자(10A, 10B, 50A, 50B, 100, 100A, 100B) 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10A, 10B, 50A, 50B, 100, 100A, 100B: 반도체 소자, 20: 도전 라인, 22: 절연 캡핑 라인, 24: 도전 라인 구조체, 30: 콘택 구조물, 32: 콘택 플러그, 34: 제1 랜딩 패드, 36: 제2 랜딩 패드, 40: 하부 전극, 52: 금속 실리사이드막, 142: 비트 라인, 160A: 콘택 플러그, 160L: 제1 랜딩 패드, 188: 제2 금속 실리사이드막, 190L: 제2 랜딩 패드.

Claims (10)

  1. 활성 영역을 가지는 기판과,
    절연막을 사이에 두고 기판과 이격된 한 쌍의 도전 라인과,
    상기 한 쌍의 도전 라인 사이에서 제1 방향으로 제1 폭을 가지는 콘택홀을 한정하도록 상기 한 쌍의 도전 라인 각각의 측벽을 덮는 절연 스페이서와,
    상기 한 쌍의 도전 라인의 상부에서 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 가지는 랜딩 패드 홀을 한정하는 상부 절연 패턴과,
    상기 절연막을 관통하여 상기 활성 영역에 연결되고 상기 콘택홀 내부를 채우는 콘택 플러그와, 상기 콘택 플러그에 일체로 연결되고 상기 한 쌍의 도전 라인중 하나의 도전 라인과 수직으로 오버랩되도록 상기 랜딩 패드 홀 내에 형성되어 있는 제1 랜딩 패드를 포함하는 콘택 구조물과,
    상기 콘택 구조물에 연결되어 있는 커패시터 하부 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 콘택 플러그와 상기 제1 랜딩 패드는 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 랜딩 패드와 상기 커패시터 하부 전극과의 사이에 형성되어 있고, 상기 제1 랜딩 패드 위에서 상기 랜딩 패드 홀의 내부중 일부를 채우는 제2 랜딩 패드를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 랜딩 패드와 상기 제2 랜딩 패드는 서로 다른 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 랜딩 패드와 상기 제2 랜딩 패드와의 사이에 개재된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제2항에 있어서,
    상기 한 쌍의 도전 라인 중 적어도 하나의 도전 라인을 덮는 절연 캡핑 라인을 더 포함하고,
    상기 기판의 상면으로부터 상기 제1 랜딩 패드의 상면까지의 수직 거리는 상기 기판의 상면으로부터 상기 절연 캡핑 라인의 상면까지의 수직 거리보다 더 큰 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 콘택 플러그와 상기 제1 랜딩 패드는 서로 다른 물질을 포함하고,
    상기 기판의 상면으로부터 상기 콘택 플러그의 상면까지의 수직 거리는 상기 기판의 상면으로부터 상기 절연 캡핑 라인의 상면까지의 수직 거리보다 더 작은 것을 특징으로 하는 반도체 소자.
  8. 제1 활성 영역을 가지는 셀 어레이 영역과, 제2 활성 영역을 가지는 주변회로 영역을 포함하는 기판과,
    상기 셀 어레이 영역에서 상기 기판상에 형성된 비트 라인과, 상기 비트 라인의 상면을 덮는 절연 캡핑 라인을 포함하는 비트 라인 적층 구조와,
    상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결되고 제1 절연 스페이서를 사이에 두고 상기 비트 라인과 이웃하는 제1 콘택 플러그와, 상기 제1 콘택 플러그에 일체로 연결되고 상기 비트 라인과 수직으로 오버랩되도록 상기 절연 캡핑 라인을 사이에 두고 상기 비트 라인의 상면을 덮는 제1 랜딩 패드와, 상기 제1 랜딩 패드 위에 형성되고 상기 제1 랜딩 패드와는 다른 물질로 이루어지는 제2 랜딩 패드를 포함하는 콘택 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 주변회로 영역에서 상기 기판상에 형성된 게이트 전극과,
    상기 주변회로 영역에서 상기 제2 활성 영역에 연결되어 있고, 제2 절연 스페이서를 사이에 두고 상기 게이트 전극과 이웃하는 제2 콘택 플러그를 더 포함하고,
    상기 제2 콘택 플러그는 상기 제2 랜딩 패드와 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 셀 어레이 영역에서 상기 제1 랜딩 패드와 상기 제2 랜딩 패드와의 사이에 형성된 제1 금속 실리사이드막과, 상기 주변회로 영역에서 상기 제2 활성 영역과 상기 제2 콘택 플러그와의 사이에 형성된 제2 금속 실리사이드막을 더 포함하고,
    상기 제1 금속 실리사이드막과 상기 제2 금속 실리사이드막은 서로 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
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