CN109920760B - 半导体装置的形成方法 - Google Patents

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Abstract

本发明公开一种半导体装置的形成方法，其包含以下步骤。首先，提供一基底，在该基底上形成一介电层。然后，在该介电层内形成一开孔，部分暴露该基底的顶面，其中，该开孔具有不连续的一侧壁，其上具有一转折部。接着，进行一第一沉积制作工艺，沉积一第一半导体层填满该开孔，并进一步覆盖该介电层的顶面。后续，进行一移除制作工艺，侧向蚀刻该第一半导体层至暴露该开孔的该转折部。最后，进行一第二沉积制作工艺，沉积一第二半导体层，填满该开孔。

Description

半导体装置的形成方法
技术领域
本发明涉及一种半导体装置的制作工艺，特别是涉及一种于具有高宽比开孔的半导体装置内进行的沉积制作工艺。
背景技术
随着半导体制作工艺的线宽不断地缩小，半导体元件的尺寸已朝微型化发展，然而，当半导体制作工艺的线宽微小化至一定程度后，其相关制作工艺也浮现更多挑战与瓶颈，例如是具有高宽比(high aspect ratio)的开孔的制作工艺改良。
一般而言，具有高宽比的开孔制作工艺例如是指存储节点(storage node,SN)装置的制作工艺，其制作方法是先在一模板层中蚀刻出具有高宽比的开孔，显露出下方的存储节点接垫(storage node pad)，然后在该高宽比的开孔内均匀的沉积一导电层。接着，去除模板层，再依序于容器状的导电层上形成电容介电材料及电容器上电极。然而，由于临界尺寸继续缩小，现行的沉积技术已无法提供良好的阶梯覆盖率(step coverage)，而会出现气孔(void)等瑕疵。严重时，会影响半导体装置整体的元件表现。
发明内容
本发明的一目的在于提供一种半导体装置的形成方法，其可解决于高宽比的开孔内进行沉积制作工艺时易产生气孔的问题，从而形成元件效能较佳的半导体装置。
为达上述目的，本发明提供半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，在该基底上形成一介电层。然后，在该介电层内形成一开孔，部分暴露该基底的顶面，其中，该开孔具有不连续的一侧壁，其上具有一转折部。接着，进行一第一沉积制作工艺，沉积一第一半导体层填满该开孔，并进一步覆盖该介电层的顶面。后续，进行一移除制作工艺，侧向蚀刻该第一半导体层至暴露该开孔的该转折部。最后，进行一第二沉积制作工艺，沉积一第二半导体层，填满该开孔。
为达上述目的，本发明提供半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，在该基底上形成一介电层。然后，在该介电层内形成一开孔，部分暴露该基底的顶面。接着，进行一第一沉积制作工艺，沉积一第一半导体层填满该开孔，并进一步覆盖该介电层的顶面。并且，部分移除该第一半导体层至该开孔深度的1/2至1/3深度之处，其中，蚀刻后的第一半导体层的顶面自该开孔的侧壁向内倾斜。后续，进行一第二沉积制作工艺，沉积一第二半导体层，填满该开孔。
整体来说，本发明的形成方法，主要是对高宽比的开孔进行两阶段的沉积制作工艺。在第一阶段的沉积制作工艺后，先通过一侧向蚀刻制作工艺部分移除其所沉积的一半导体层，使该半导体层被移除至该开孔深度的1/2至1/3之处，或者是，被移除至暴露该开孔侧壁上的一转折部，使得形成在该半导体层下半部的气孔可自该半导体层被蚀刻后的顶面暴露出来，而后，在第二阶段的沉积制作工艺中，则可使其沉积的另一半岛体层填满该气孔以及该开孔的剩余部分。由此，本发明的形成方法可有效解决于高宽比的开孔内进行沉积制作工艺时易产生气孔的问题，并提升该半导体装置的元件效能。
附图说明
图1至图5为本发明一优选实施例中半导体装置的形成方法的步骤示意图；其中
图1为一半导体装置于形成开孔后的剖面示意图；
图2为一半导体装置于进行一沉积制作工艺后的剖面示意图；
图3为一半导体装置于进行一移除制作工艺后的剖面示意图；
图4为一半导体装置于形成一氧化层后的剖面示意图；
图5为一半导体装置于进行另一沉积制作工艺后的剖面示意图；
图6为本发明一优选实施例中的半导体装置。
主要元件符号说明
150 侧壁结构
160 位线结构
160a 位线插塞
180 插塞结构
300 基底
301 浅沟槽隔离
310 介电层
320 开孔
321 下半部
322 上半部
323 转折部
330 半导体层
331、332 气孔
333 顶面
334 保护层
350 半导体层
d1、d2 孔径
P1、P2 沉积制作工艺
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图5，所绘示者为本发明优选实施例中，一半导体装置的形成方法的步骤示意图。如图1所示，首先提供一介电层(dielectric layer)310，介电层310内形成有至少一开孔(opening)320，例如是如图1所示的复数个开孔320，或者是仅形成一个开孔(未绘示)。开孔320的方式例如是通过一干蚀刻制作工艺，但并不以此为限。在本实施例中，介电层310是形成在一基底300之上，使一部分的基底300顶面可自开孔320暴露出，并且，开孔320较佳是连通位于基底300内的一导电区(未绘示)。具体来说，基底100例如是一半导体基底，如硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等，也可以是非半导体基底，例如是玻璃基底(glasssubstrate)或是介电基底等，而该导电区则例如是一掺杂区(doping region)、一栅极或者是金属内连线系统(metal interconnection system)的一部分，如插塞(via plug)或是金属导线(metal line)等。
此外，需注意的是，本实施例的开孔320具有高宽比(high aspect ratio)，例如是约为3至10，但不以此为限。在通过该干蚀刻制作工艺形成开孔320时，受到其高宽比的影响，其下半部321易发生扩口的情况。详细来说，本实施例的开孔320，其下半部321的孔径d1约略大于上半部322的孔径d2，并且，其下半部321是形成一圆弧侧壁，而上半部322则是形成一垂直侧壁，因此，使得开孔320整体上具有一不连续的侧壁。其中，下半部321与上半部322交接界处形成一转折部323，其大体上位于开孔320深度的1/2至1/3处，如图1所示。
如图2所示，接着进行一沉积制作工艺P1，例如是利用一低压化学气相沉积(low-pressure CVD,LPCVD)制作工艺，而在介电层310上全面性地形成一半导体层330，其例如包含多晶硅(polysilicon)或非晶硅(amorphous silicon)等半导体材质。在本实施例中，半导体层330填满开孔320，并进一步覆盖至介电层310的顶面。然而，在进行该低压化学气相沉积制作工艺时，该等半导体材料会沿着开孔320的侧壁成膜，并且，由于开孔320具有高宽比，半导体层330迅速地于上半部322成膜，并且，因反应气体无法有效率地进入下半部321进行沉积，而使下半部321的成膜速率相对于上半部的成膜速率明显较慢。在此情况下，形成于上半部322的半导体层330容易在开孔320的开口处快速沉积并封口，更进一步阻挡该反应气体进入下半部321，而容易形成气孔(void)331、332，如图2所示。并且，因开孔320上半部322与下半部321的孔径差异，形成于下半部321气孔331较为严重，相较于形成在上半部322的气孔332具有较大的体积，如图2所示。
然后，进行一移除制作工艺，部分移除半导体层330，其例如是完全移除覆盖在介电层310顶面的半导体层330，并进一步移除一部分位于开孔320内的半导体层330。在本实施例中，该移除制作工艺是移除半导体层330，直至其顶面下降至开孔320深度的1/2至1/3之处，并暴露开孔320的转折部323。换言之，该移除制作工艺较佳是蚀刻半导体层330至完全移除位于上半部322的气孔332，并暴露出位于下半部321的气孔331，如图3所示。另一方面，该移除制作工艺例如是包含一干蚀刻制作工艺，其可选择利用适当的蚀刻气体或是非正交等离子体(non-orthogonal plasma)进行蚀刻，其中，该蚀刻气体或是该非正交等离子体较佳是以一定的角度(约介于10度至45度之间)，侧向蚀刻(V-shaped etching)半导体层330。在此情况下，蚀刻后的半导体层330可与气孔331连通，而形成不连续的一顶面333，并且，于开孔320深度的1/2至1/3之处自开孔320的侧壁向内、朝下倾斜，如图3所示。由此，使得气孔331的开口处可具有较大的口径。
而后，如图4所示，在该移除制作工艺后，半导体层330的暴露表面会进一步与环境中的大气自然反应而形成一保护层334，其例如包含氧化硅(SiOx)层。然后，进行一蚀刻制作工艺，例如是一干蚀刻制作工艺或是湿蚀刻制作工艺，完全移除保护层334，再接着进行另一沉积制作工艺P2。详细来说，保护层334因是共型地形成在蚀刻后的半导体层330表面，因此，在保护层334被完全蚀刻后，气孔331还可进一步扩口，如图5所示。沉积制作工艺P2例如是利用一低压化学气相沉积制作工艺，在半导体层330上形成包含多晶硅或非晶硅等半导体材质的一半导体层350。其中，半导体层350较佳是与半导体层330通过相同的制作工艺条件形成，并具有相同的材质与特性。在本实施例中，因反应气体可有效地顺着进一步扩口的气孔331进行成膜，使得形成的半导体层350可填满气孔331、剩余的开孔320，并进一步覆盖至介电层310的顶面，如图5所示。此时，因一部分的开孔320已先形成有半导体层330，可相对改善其高宽比对于沉积制作工艺P2的影响，因而使得半导体层350可具有较佳的沉积效果。
由此，即完成本发明优选实施例中的半导体装置的形成方法。根据本实施例的形成方法，其主要是对高宽比的开孔进行两阶段的沉积制作工艺，并且，在第一阶段的沉积制作工艺后，先通过一侧向蚀刻制作工艺部分移除其所沉积的半导体层330，使半导体层330被移除至开孔320深度的1/2至1/3之处，或者是，被移除至暴露开孔320的转折部323，使得位于开孔320上方的气孔332可被移除并暴露出位于开孔320最下方的气孔331，而后，在第二阶段的沉积制作工艺中，则可使其沉积的半岛体层350填满气孔331以及剩余的开孔320。由此，本发明的形成方法可有效解决于高宽比的开孔内进行沉积制作工艺时易产生气孔的问题，从而形成元件效能较佳的半导体装置。
由前述的优选实施例可得知，本发明的形成方法可有效解决于高宽比的开孔内进行沉积制作工艺时易产生气孔的问题，有利于进行高宽比的开孔的沉积制作工艺。因此，本发明的形成方法可实际应用于半导体制作工艺中，例如用以形成一半导体存储装置中，如一动态随机处理存储器(dynamic random access memory,DRAM)装置，以形成其内的存储节点(SN)。
具体来说，在利用本发明的形成方法形成动态随机处理存储器装置的一实施例中，基底300例如是一半导体基底，其上通过多个浅沟槽隔离301而定义出多个主动区域(未绘示)，而其内则可进一步形成有多个埋藏式晶体管结构(未绘示)，作为其埋藏式字符线。而基底300上的介电层310内则进一步形成有多个位线(bit line,BL)结构160以及插塞结构180，如图6所示。
其中，各位线结构160以及各插塞结构180之间，是通过一侧壁结构150相互隔离，而各插塞结构180的制作工艺则可在形成位线结构160与侧壁结构150之后，在介电层310定义出多个开孔(未绘示)，并利用前述本发明的形成方法，在该些开孔内形成插塞结构180。由此，可避免因该些开孔具有高宽比而影响插塞结构180的制作工艺，使得，各插塞结构180可由均匀且平整的材料层构成。而后，各插塞结构180能通过位于基底300表面的一金属硅化物层(silicide layer,未绘示)电连接至该动态随机处理存储器装置的一晶体管元件的一源极/漏极区(未绘示)，而作为一存储节点(storage node contact,SNC)。另一方面，各位线结构160则可通过其下方的位线插塞(bit line gate,BLG)160a电连接至该晶体管元件的另一源极/漏极区(未绘示)，以作为该动态随机处理存储器装置阵列中的最小组成单元(memory cell)并接收来自于该些字符线及位线结构160的电压信号。然而，本发明的实际应用应不限于前述实施样态，在其他实施例中，也可选择应用于其他半导体制作工艺，以在进行高宽比的开孔的沉积制作工艺时，避免产生气孔，影响其所形成元件的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种半导体装置的形成方法，其特征在于，包含：
提供一个基底，在该基底上形成一个介电层；
在该介电层内形成一个开孔，部分暴露该基底的顶面，其中，该开孔具有不连续的一个侧壁，其上具有一个转折部，该转折部在该开孔的中段；
进行一个第一沉积制作工艺，沉积一个第一半导体层填满该开孔，并进一步覆盖该介电层的顶面；
进行一个移除制作工艺，侧向蚀刻该第一半导体层至暴露该开孔的该转折部，完全移除该第一半导体层内一部分的气孔并暴露出该第一半导体层内另一部分的气孔；
进行一个第二沉积制作工艺，沉积一个第二半导体层，填满该开孔以及该另一部分的气孔。
2.依据权利要求1所述的半导体装置的形成方法，其特征在于，该开孔的高宽比为3至10。
3.依据权利要求1所述的半导体装置的形成方法，其特征在于，该开孔包含一个上半部与一个下半部，其中，该上半部的孔径小于该下半部的孔径，且该转折部位于该上半部与该下半部的交接处。
4.依据权利要求1所述的半导体装置的形成方法，其特征在于，该开孔的该转折部位于该开孔的1/2至1/3深度之处。
5.依据权利要求1所述的半导体装置的形成方法，其特征在于，还包含：
在该移除制作工艺后，蚀刻该第一半导体层上自然形成的一个保护层。
6.依据权利要求1所述的半导体装置的形成方法，其特征在于，蚀刻后的该第一半导体层具有不连续的一个顶面。
7.依据权利要求6所述的半导体装置的形成方法，其特征在于，蚀刻后的该第一半导体层的该顶面自该开孔的该侧壁向内倾斜。
8.依据权利要求1所述的半导体装置的形成方法，其特征在于，该第一沉积制作工艺后，该第一半导体层内形成有一个气孔，该气孔于该移除制作工艺后被暴露出。
9.依据权利要求8所述的半导体装置的形成方法，其特征在于，该第二半导体层填满该气孔。
10.一种半导体装置的形成方法，其特征在于，包含：
提供一个基底，在该基底上形成一个介电层；
在该介电层内形成一个开孔，部分暴露该基底的顶面，其中，该开孔包含一上半部与一下半部，其中，该上半部的孔径小于该下半部的孔径；
进行一个第一沉积制作工艺，沉积一个第一半导体层填满该开孔，并进一步覆盖该介电层的顶面；
部分移除该第一半导体层至该开孔深度的1/2至1/3深度之处，完全移除在该上半部内的气孔并暴露出在该下半部内的气孔，其中，蚀刻后的第一半导体层的顶面自该开孔的侧壁向内倾斜；
进行一个第二沉积制作工艺，沉积一个第二半导体层，填满该开孔以及在该下半部内的气孔。
11.依据权利要求10所述的半导体装置的形成方法，其特征在于，该开孔深度的1/2至1/3深度处具有一个转折部，该转折部自蚀刻后的该第一半导体层暴露出。
12.依据权利要求10所述的半导体装置的形成方法，其特征在于，蚀刻后的该第一半导体层具有不连续的一个顶面。
13.依据权利要求11所述的半导体装置的形成方法，其特征在于，该转折部位于该上半部与该下半部的交接处。
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