CN217361582U - 半导体装置 - Google Patents

Abstract

本实用新型公开了一种半导体装置，半导体装置包括衬底、多条位线、多个位线触点、闸极结构、第一氧化界面层以及第二氧化界面层。位线设置于衬底上，位线触点位在部分的位线的下方。闸极结构设置于衬底上，位线以及闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层。第一氧化界面层设置于位线触点以及位线的半导体层之间。第二氧化界面层设置于闸极的半导体层内，所述第一氧化界面层的最顶面高于所述第二氧化界面层的最顶面。如此，位线及位线触点能具备较佳的结构可靠度，使半导体装置能达到更为优化的组件效能。

Description

半导体装置

技术领域

本实用新型是关于一种半导体装置，特别是一种半导体存储装置及其形成方法。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体装置，其系形成具有复合半导体层的位线与闸极结构，进而可改善位线及位线触点的结构可靠度，使所述半导体装置能达到更为优化的组件效能。

为达上述目的，本实用新型之一实施例提供一种半导体装置，其包括衬底、多条位线、多个位线触点、闸极结构、第一氧化界面层以及第二氧化界面层。所述位线设置于所述衬底上。所述触点设置于所述衬底内并位在部分的所述位线的下方。所述闸极结构设置于所述衬底上，其中，所述位线以及所述闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层。所述第一氧化界面层设置于所述位线触点以及所述位线的所述半导体层之间。所述第二氧化界面层设置于所述闸极结构的所述半导体层内，其中，所述第一氧化界面层的最顶面高于所述第二氧化界面层的最顶面。

为达上述目的，本实用新型之一实施例提供一种半导体装置的形成方法，其包括以下步骤。首先，提供一衬底，于所述衬底上形成多条位线。然后，于所述衬底内形成多个位线触点，位在部分的所述位线的下方。接着，于所述衬底上形成闸极结构，其中，所述位线以及所述闸极结构包括依序堆迭的半导体层、阻障层、导电层以及盖层。并且，于所述位线触点以及所述位线的所述半导体层之间形成第一氧化界面层，于所述闸极结构的所述半导体层内形成第二氧化界面层，其中，所述第一氧化界面层的最顶面高于所述第二氧化界面层的最顶面。

为达上述目的，本实用新型之一实施例提供一种半导体装置，其包括衬底、多条位线、多个位线触点、闸极结构、以及氧化界面层。所述位线设置于所述衬底上。所述触点设置于所述衬底内并位在部分的所述位线的下方。所述闸极结构设置于所述衬底上，其中，所述位线以及所述闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层。所述氧化界面层设置于所述位线触点以及所述位线的所述半导体层之间。

附图说明

所附图示提供对于本实用新型实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图5为本实用新型第一实施例中半导体装置的形成方法的步骤示意图，其中：

图1为一半导体装置于形成字线后的俯视示意图；

图2为图1沿着切线A-A’以及切线B-B’的剖面示意图；

图3为一半导体装置于形成位线触点开口后的剖面示意图；

图4为一半导体装置于形成位线触点后的剖面示意图；以及

图5为一半导体装置于形成位线与闸极堆栈层后的剖面示意图。

图6至图10为本实用新型第二实施例中半导体装置的形成方法的步骤示意图，其中：

图6为一半导体装置于进行蚀刻制作工艺后的剖面示意图；

图7为一半导体装置于形成第二半导体层后的剖面示意图；

图8为一半导体装置于形成位线与闸极堆栈层后的剖面示意图；

图9为一半导体装置于进行图案画制作工艺后的俯视示意图；以及

图10为图9沿着切线A-A’以及切线B-B’的剖面示意图。

图11为本实用新型第三实施例中半导体装置的形成方法的步骤示意图。

图12为本实用新型第四实施例中半导体装置的形成方法的步骤示意图。

其中，附图标记说明如下：

100、300、400、500 半导体装置

100a 存储区域

100b 周边区域

110 衬底

112 浅沟渠隔离

114、116 有源区

118 沟渠

120 埋藏式闸极结构

122 介电层

124 闸极介电层

126 闸极

128 盖层

130 绝缘层

132 氧化物层

134 氮化物层

136 氧化物层

126 牺牲层

142 第一半导体层

144 保护层

146 触点开口

162 触点

162a 气孔

162b 突起

164 阻障层

166 导电层

168 盖层

250 掩模层

260、460 位线

262、362、462 位线触点

262a 顶面

263a、363a、 第一氧化界面层

263b 第二氧化界面层

264、364、464 第二半导体层

266 阻障层

268 导电层

270 盖层

280、480 闸极结构

282 半导体层

362a 气孔

463a 氧化界面层

D1 方向

H1、H2 高度

具体实施方式

为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图式示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图5，所绘示者为本实用新型第一实施例中半导体装置100之形成方法的步骤示意图，其中，图1为半导体装置100于形成阶段的俯视示意图，图2至图5则为半导体装置100于不同形成阶段的剖面示意图。首先，如图1及图2所示，提供一衬底110，例如是一硅衬底、含硅衬底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底110上定义有至少两区域，例如是组件积集度相对较高的存储区域110a以及组件积集度相对较低的周边区域110b，优选地，周边区域110b例如是环绕着存储区域110a设置，但不以此为限。此外，衬底110内形成有至少一浅沟渠隔离(shallow trench isolation,STI)112，以在衬底110上定义出多个有源区(active area,AA)114、116，而所有的有源区114、116均可被浅沟渠隔离112环绕，如图1所示。在一实施例中，浅沟渠隔离112的形成例如是先利用蚀刻方式而于衬底110中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

在本实施例中，存储区域110a内的有源区114例如具有相对较小的宽度以及设置间距，并且，各有源区114例如是相互平行地沿着同一方向D1延伸，其中，方向D1例如是相交且不垂直于y方向或x方向；而周边区域110b内的有源区116则例如具有相对较大的宽度以及设置间距，并且，各有源区116例如是相互平行地沿着x方向延伸并依序排列，如图1所示，但不以此为限。

衬底110的存储区域110a内还可形成有多个闸极结构，例如是埋藏式闸结构极120，其例如是相互平行地沿着y方向延伸并与各主动区114交错。在本实施例中，埋藏式闸结构极120的形成方式包括但不限于以下步骤。首先，在衬底110内形成多个相互平行且相互间隔地沿着y方向延伸的沟渠118。然后，依序形成覆盖各沟渠118整体表面的介电层122、覆盖各沟渠118下半部表面的闸极介电层124、填满各沟渠118下半部的闸极126以及填满各沟渠118上半部的盖层128。如此，盖层128的表面可切齐衬底110的顶表面，如图2所示，使得位在衬底110内的埋藏式闸极结构120可作为半导体装置100的埋藏式字线(word line,WL)，以接收或传递各存储单元(memory cell,未绘示)的电压信号。

如图3所示，在衬底110上依序形成绝缘层130、第一半导体层142以及保护层144，覆盖于衬底110的存储区域110a以及周边区域110b上，其中，第一半导体层142例如包括掺杂硅、掺杂磷或硅磷(SiP)等半导体材质，优选地包括掺杂硅，绝缘层130则优选地具有复合层结构，例如包含氧化物层132-氮化物层134-氧化物层136(oxide-nitride-oxide,ONO)结构，但不以此为限。然后，在存储区域110a内形成多个触点开口146，贯穿保护层144、第一半导体层142以及绝缘层130并暴露出部分的有源区114，其中，触点开口146的形成方式包括但不限定为以下步骤。首先，在衬底110上形成掩模结构(未绘示)，例如包含依序堆迭于保护层144上方的牺牲层(未绘示，例如包含有机介电层)、含硅硬遮罩(未绘示，silicon-containing hard mask,SHB)以及图案化光刻胶层(未绘示)，其中，所述图案化光刻胶层具有至少一个可用以定义触点开口146的图案，透过所述图案化光刻胶层进行蚀刻制作工艺，即可于绝缘层130、第一半导体层142以及保护层144内形成多个触点开口146，分别对位于各有源区114。需注意的是，各触点开口146例如是形成在相邻的两字线(即埋藏式闸极结构120)之间，使一部分的有源区114(即衬底110)可自触点开口146的底部暴露出，如图3所示。而后，完全移除所述掩模结构。

如图4所示，于衬底110上依序进行沉积与回蚀刻制作工艺，以在触点开口146内形成触点162。细部来说，例如系先进行化学气相沉积(CVD)制程，于保护层144上形成导体层(未绘示)并进一步填满触点开口146，其中，所述导体层例如是包含掺杂硅、掺杂磷或硅磷等半导体材质，优选地系包括与第一半导体层142相同的半导体材质(如掺杂硅)，但不以此为限。然后，进行干蚀刻制作工艺，完全移除位在保护层144上的所述导体层，暴露出下方的保护层144，进一步部分移除位在触点开口146内的所述导体层，再完全移除保护层144，形成触点162并暴露出保护层144下方的第一半导体层142。需特别说明的是，所述导体层的半导体材质本身的填洞能力不佳，因此，所述导体层填入触点开口146的部分易残留空气而形成气孔(void)，并且，所述部分较容易呈现略为低陷的顶面(未绘示)。在此情况下，所述略为低陷的顶面容易于后续的回蚀刻制作工艺中衍生负载效应(loading effect)，使得邻近触点开口146侧壁处的所述导体层可能具有相对较慢的蚀刻速率，而邻近触点开口146中心处的所述导体层则可能具有相对较快的蚀刻速率。如此，触点162内可能形成多个气孔，如图4所示的气孔162a，而触点162的两侧则可形成相对较高的突起162b，如图4所示。

而后，如图5所示，继续在第一半导体层142上依序形成阻障层164、导电层166、以及盖层168，以整体性地覆盖于衬底110的存储区域110a以及周边区域110b上。其中，形成在存储区域110a内的阻障层164系直接接触触点162以及第一半导体层142，而形成在周边区域110b内的阻障层164则直接接触第一半导体层142。在一实施例中，阻障层164例如包含钽及/或氮化钽、钛及/或氮化钛，导电层166例如包含铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻质的金属，而盖层168例如包含氧化硅、氮化硅或氮氧化硅等介电材质，但不以此为限。后续，则可进行图案化制作工艺，图案化依序堆迭的第一半导体层142、阻障层164、导电层166、以及盖层168，以在存储区域110a内形成多个沿着x方向平行排列的位线(未绘示)，同时在周边区域110b内形成多个沿着y方向排列的闸极结构(未绘示)，使得各所述位线以及各所述闸极结构可分别包括由下而上依序堆迭的图案化半导体层(未绘示)、图案化阻障层(未绘示)、图案化导电层(未绘示)、以及图案化盖层(未绘示)。如此，设置于衬底110上方的各所述位线可透过下方的触点162而电连接至衬底110内的晶体管器件(未绘示)的源极/漏极区(未绘示)，并且，藉由衬底110上的绝缘层130与衬底110内的所述埋藏式字线(即埋藏式闸极结构120)相互隔离。

由此，即可形成本实用新型第一实施例中的半导体装置100。本实施例的形成方法系先形成全面覆盖的第一半导体层142，透过第一半导体层142定义出触点开口146，再于触点开口146内形成触点162。而后，则可在第一半导体层142上依序形成由下而上堆迭的阻障层164、导电层166、以及盖层168，并透过图案化依序堆迭的第一半导体层142、阻障层164、导电层166、以及盖层168，以在存储区域110a以及周边区域110b上分别形成所述位线以及所述闸极结构。因此，能在简化整体制作工艺的前提下，形成效能良好的半导体装置100。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体装置亦可能有其它态样，而不限于前述。举例来说，根据其他实施例中的半导体装置，前述第一实施例中的触点162内的气孔162a，及/或触点162上的突起162b亦可被进一步去除，以提升触点162的结构可靠性。下文将进一步针对本实用新型中半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图6至图10，所绘示者为本实用新型第二实施例中半导体装置300之形成方法的步骤示意图，其中，图6至图8则为半导体装置300于不同形成阶段的剖面示意图，图9为半导体装置300于形成阶段的俯视示意图，图10为图9沿着切线A-A’以及切线B-B’的剖面示意图。本实施例之形成方法的前端步骤大体上与前述第一实施例相同，如图1至图4所示，于此不在赘述。本实施例之形成方法与前述第一实施例之形成方法的主要差异在于，本实施例的闸极结构280具有复合半导体层。

如图6所示，在形成如图4所示的半导体装置后，于衬底110上额外形成掩模层250，覆盖在周边区域110b内的第一半导体层142上而暴露出存储区域110a内的第一半导体层142，然后，透过掩模层250进行蚀刻制作工艺，以完全移除存储区域110a内的第一半导体层142，并且部分移除触点162。在此操作下，随着部分移除的触点162，原先形成在触点162内的气孔162a也可一并被移除，形成如图6所示的位线触点262，其具有与绝缘层130的顶面(即氧化物层136的顶面)齐平的顶面262a，其中，位线触点262例如包括掺杂硅、掺杂磷或硅磷等半导体材质，优选地包括掺杂硅，但不以此为限。

如图7所示，于衬底110上形成第二半导体层264，覆盖于衬底110的存储区域110a以及周边区域110b上，其中，第二半导体层264例如包括掺杂硅、掺杂磷或硅磷等半导体材质，优选地包括相同于触点262、第一半导体层142的材质(如掺杂硅)，但不以此为限。需注意的是，形成在存储区域110a内的第二半导体层264系直接接触下方的绝缘层130以及位线触点262，而形成在周边区域110b内的第二半导体层264则直接接触第一半导体层142。如此，虽然第二半导体层264与下方接触的位线触点262、第二半导体层264与下方接触的第一半导体层142皆包括相同的半导体材质(如掺杂硅)，但因半导体材质容易于操作中发生氧化，使得第二半导体层264与下方接触的位线触点262之间、第二半导体层264与下方接触的第一半导体层142之间可分别形成第一氧化界面层263a与第二氧化界面层263b，如图7所示。此外，另需注意的是，第一氧化界面层263a与第二氧化界面层263b的厚度非常薄，仅约为0.01至1埃左右，而不会影响第二半导体层264与下方接触的位线触点262、第二半导体层264与下方接触的第一半导体层142之间的电性连接。其中，第一氧化界面层263a与第二氧化界面层263b在垂直衬底110方向上的高度H1、H2明显不同，第二氧化界面层263b的高度H2系大于第一氧化界面层263a的高度H1，使得第二氧化界面层263b的最顶面高于第一氧化界面层263a的最顶面。

如图8所示，继续在第二半导体层264上依序形成阻障层266、导电层268、以及盖层270，以整体性地覆盖于衬底110的存储区域110a以及周边区域110b上。其中，阻障层266例如包含钽及/或氮化钽、钛及/或氮化钛，导电层268例如包含铝、钛、铜或钨等低阻质的金属，而盖层270例如包含氧化硅、氮化硅或氮氧化硅等介电材质，但不以此为限。

而后，如图9及图10所示，进行光刻与蚀刻制作工艺，将存储区域110a内依序堆迭的第二半导体层264、阻障层266、导电层268、以及盖层270图案化为多条沿着x方向平行排列的位线260，同时，将周边区域110b内依序堆迭的第一半导体层142、第二半导体层264、阻障层266、导电层268、以及盖层270图案化为多个沿着y方向平行排列的闸极结构280。其中，延伸于x方向上的各位线260可与存储区域110a内的各主动区114以及位在衬底110内的埋藏式字线(即埋藏式闸极结构120)交错，使得设置于衬底110上方的各位线260可透过下方深入衬底110内的触点262而电连接至衬底110内的晶体管器件(未绘示)的源极/漏极区(未绘示)，并且，藉由衬底110上的绝缘层130与衬底110内的所述埋藏式字线相互隔离。如此，各位线260包括由下而上依序堆迭的半导体层(仅包括第二半导体层264)、阻障层266、导电层268、以及盖层270，而所述半导体层与下方的位线触点262之间还形成有第一氧化界面层263a，而各闸极结构280则包括由下而上依序堆迭的半导体层282、阻障层266、导电层268、以及盖层270，其中，闸极结构280的半导体层282进一步包括依序堆迭的第一半导体层142以及第二半导体层264，且第一半导体层142与第二半导体层264之间还形成有第二氧化界面层263b，如图9及图10所示。并且，各位线260的阻障层266与各闸极结构280的阻障层266具有相同材质、各位线260的导电层268与各闸极结构280的导电层268具有相同材质、各位线260的盖层270与各闸极结构280的盖层270亦具有相同，而各位线260的盖层270与各闸极结构280的顶面则不互相等高。需特别说明的是，各闸极结构280的下方系设置绝缘层130，在一实施例中，绝缘层130可作为闸极介电层(gate dielectric layer)，使得绝缘层130及其上方的闸极结构280可共同形成晶体管器件。而在另一实施例中，绝缘层130中的氮化物层134亦可作为电荷俘获层(charge traping layer)，使得绝缘层130及其上方的闸极结构280可共同形成硅-氧化物-氮化物-氧化物-硅闪存器件(silicon-oxide-nitride-oxide-silicon flash memory device,SONOS flash memory device)，但不以此为限。

由此，即完成本实用新型第二实施例中的半导体装置300。根据本实施例的形成方法，系先利用蚀刻制作工艺移除存储区域110a内的第一半导体层142，且一并移除触点162内的气孔162a，再额外形成第二半导体层264。换言之，本实施例的形成方法系利用两段式的沉积制作工艺形成位线260中材质相同的位线触点262以及半导体层(仅包括第二半导体层264)，同时，形成闸极结构280中材质相同的复合半导体层282(包括依序堆迭的第一半导体层142以及第二半导体层264)。如此，可在位线260的所述半导体层与位线触点262之间形成第一氧化界面层263a，并且在闸极结构280的复合半导体层282内形成第二氧化界面层263b，不仅不会影响到各位线260、各位线触点262或各闸极结构280的导电效果，还可降低气孔对于位线触点262的负面影响，进而改善半导体装置300的结构可靠性并提升其装置效能。

请参照图11，所绘示者为本实用新型第三实施例中半导体装置400之形成方法的步骤示意图。本实施例之形成方法的前端步骤大体上与前述第二实施例相同，于此不在赘述。本实施例之形成方法与前述第二实施例之形成方法的主要差异在于，本实施例的第二半导体层364进一步填入位线触点362表面所暴露的气孔362a内。

细部来说，本实施例的形成方法系在进行所述蚀刻制作工艺(如前述第二实施例中的图6所示)时，仅移除相对位置较靠近触点162表面的气孔162a，并暴露出相对位置较低的气孔362a。如此，在后续形成第二半导体层364(如前述第二实施例中的图7所示)时，覆盖于存储区域110a内的第二半导体层364则可进一步填入暴露的气孔362a内，以填补气孔362a。此外，在本实施例中，第二半导体层364与下方接触的位线触点362之间亦可形成第一氧化界面层363a，并且，部分的第一氧化界面层363a可形成在气孔362a的表面上而整体呈现非直线状，如图11所示。

由此，本实施例的形成方法同样系利用两段式的沉积制作工艺形成位线260中材质相同的位线触点362以及半导体层(即第二半导体层364)，同时，形成闸极结构280中材质相同的复合半导体层282(包括依序堆迭的第一半导体层142以及第二半导体层364)。并且，在本实施例中，形成于存储区域110a内的第二半导体层364可填入气孔362a，如此，形成在位线触点362以及所述半导体层之间的第一氧化介电层363a可呈现非直线状，不仅不会影响到各位线260、各位线触点362或各闸极结构280的导电效果，还可降低气孔对于位线触点262的负面影响，进而改善半导体装置300的结构可靠性并提升其装置效能。

请参照图12，所绘示者为本实用新型第四实施例中半导体装置500之形成方法的步骤示意图。本实施例之形成方法的前端步骤大体上与前述第二实施例相同，于此不在赘述。本实施例之形成方法与前述第二实施例之形成方法的主要差异在于，本实施例的各闸极结构480或各位线460皆包括由下而上依序堆迭的半导体层(仅有第二半导体层464)、阻障层266、导电层268、以及盖层270，其中，仅位线460的所述半导体层与下方的位线触点462之间还形成有氧化界面层463a。

细部来说，本实施例的形成方法系在进行所述蚀刻制作工艺(如前述第二实施例中的图6所示)时，同时移除存储区域110a以及周边区域110b内的第一半导体层142，并且，完全移除触点162内的气孔162a。如此，在后续形成第二半导体层464(如前述第二实施例中的图7所示)时，第二半导体层464可直接覆盖于绝缘层130上。其中，形成于存储区域110a内的第二半导体层464可直接接触下方的位线触点462，并且，形成于存储区域110a内的第二半导体层464与位线触点462之间还可进一步形成氧化界面层463a，如图12所示。需注意的是，氧化界面层463a的厚度非常薄，仅约为0.01至1埃左右，而不会影响第二半导体层464与下方接触的位线触点462之间的电性连接。

由此，即完成本实用新型第四实施例中的半导体装置500。根据本实施例的形成方法，系先利用蚀刻制作工艺完全移除第一半导体层142，去除触点162内的气孔162a，再额外形成第二半导体层464。换言之，本实施例的形成方法可省略前述实施例中掩模层250的设置，同样利用两段式的沉积制作工艺形成位线460中材质相同的位线触点462以及半导体层(即第二半导体层464)，同时，形成闸极结构480中的半导体层(即第二半导体层464)。如此，仅会在位线460的所述半导体层与位线触点462之间形成氧化界面层463a，并且，本实施例的闸极结构480的盖层270与各位线460的盖层270的顶面还可互相等高。在此设置下，不仅不会影响到各位线460或各位线触点462的导电效果，还可降低气孔对于位线触点462的负面影响，进而改善半导体装置500的结构可靠性并提升其装置效能，同时简化半导体装置500的制作流程。

本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体装置亦可能有其它态样，而不限于前述。举例来说，在其他实施例中，亦可因应触点162内气孔162a的相对位置，利用所述蚀刻制作工艺部分移除存储区域110a以及周边区域110b内的，以去除触点162内的气孔162a，再额外形成第二半导体层。如此，同样可在位线的半导体层(仅包括第一半导体层)与位线触点之间形成第一氧化界面层，并且在闸极结构的复合半导体层(包括依序堆迭的第一半导体层以及第二半导体层)内形成第二氧化界面层，而所述第一氧化界面层可与所述第二氧化界面层齐高。藉此，同样可在简化半导体装置的制作流程的前提下，改善半导体装置的结构可靠性并提升其装置效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (12)

1.一种半导体装置，其特征在于包括：

衬底；

多条位线，设置于所述衬底上；

多个位线触点，设置于所述衬底内并位在部分的所述位线的下方；闸极结构，设置于所述衬底上，其中，所述位线以及所述闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层；

第一氧化界面层，设置于所述位线触点以及所述位线的所述半导体层之间；以及

第二氧化界面层，设置于所述闸极结构的所述半导体层内，其中，所述第二氧化界面层的最顶面高于所述第一氧化界面层的最顶面。

2.根据权利要求1所述之半导体装置，其特征在于，所述位线触点与所述位线的所述半导体层包括相同的材质。

3.根据权利要求1所述之半导体装置，其特征在于，所述闸极结构的所述半导体层包括依序堆迭的第一半导体层以及第二半导体层，所述第二氧化界面层设置在所述第一半导体层以及所述第二半导体层之间。

4.根据权利要求3所述之半导体装置，其特征在于，所述第一半导体层以及所述第二半导体层包括相同的材质。

5.根据权利要求1所述之半导体装置，其特征在于，所述衬底包括存储区域以及周边区域，所述闸极结构以及所述第二氧化界面层设置于所述周边区域内，所述位线、所述位线触点以及所述第一氧化界面层设置于所述存储区域内。

6.根据权利要求1所述之半导体装置，其特征在于，所述位线触点包括多个气孔，所述位线的所述半导体层填满所述气孔。

7.根据权利要求6所述之半导体装置，其特征在于，所述第一氧化界面层部分位在所述气孔表面。

8.根据权利要求1所述之半导体装置，其特征在于，所述闸极结构的所述盖层与所述位线的所述盖层包括相同的材质，且所述闸极结构的所述盖层与所述位线的所述盖层的顶面不互相等高。

9.一种半导体装置，其特征在于包括：

衬底；

多条位线，设置于所述衬底上；

多个位线触点，设置于所述衬底内并位在部分的所述位线的下方；闸极结构，设置于所述衬底上，其中，所述位线以及所述闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层；以及

氧化界面层，设置于所述位线触点以及所述位线的所述半导体层之间。

10.根据权利要求9所述之半导体装置，其特征在于，所述位线触点、所述闸极结构的所述半导体层与所述位线的所述半导体层包括相同的材质。

11.根据权利要求10所述之半导体装置，其特征在于，所述衬底包括存储区域以及周边区域，所述闸极结构设置于所述周边区域内，所述位线、所述位线触点以及所述氧化界面层设置于所述存储区域内。

12.根据权利要求9所述之半导体装置，其特征在于，所述闸极结构的所述盖层与所述位线的所述盖层包括相同的材质，且所述闸极结构的所述盖层与所述位线的所述盖层的顶面互相等高。

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