KR102406726B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 내에 제1 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 측면에 불순물 영역을 형성하고, 상기 기판 상에, 상기 제1 방향으로 연장되고 상기 불순물 영역을 노출시키는 제1 관통홀을 포함하는 절연막 패턴을 형성하고, 상기 제1 관통홀 내에 배리어 금속층을 형성하고, 상기 제1 관통홀을 채우고, 상기 불순물 영역과 전기적으로 연결되는 도전성 라인 콘택을 형성하고, 상기 도전성 라인 콘택 및 상기 절연막 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 이용하여 포토 리소그래피 공정을 수행하여 랜딩 패드를 형성하고, 상기 배리어 금속층의 일부를 식각하여 모서리를 제거하는 것을 포함한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 패턴이 미세해짐에 따라, 보다 우수한 특성의 반도체소자를 제조하기 위한 다양한 시도가 이루어지고 있다. 특히, 벌집형(honeycomb) 구조를 갖는 메모리 셀과 같은 구조에서 비트라인 또는 스토리지 전극과 같은 상부 도전체와, 하부 도전체 간의 안정적인 콘택을 확보하며, 이심을 지지하는 랜딩 패드(landing pad)를 제조하기 위한 다양한 방법이 이루어질 수 있다.
본 발명이 해결하려는 과제는 랜딩 패드를 형성함에 있어서 기 패터닝된 펜스(fence)를 이용하여 자기정렬(self-aligned)을 이루도록 하고 리소그래피 공정을 줄일 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 랜딩 패드를 일부 식각하여 공정 마진을 확보할 수 있도록 하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 기판 내에 제1 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 측면에 불순물 영역을 형성하고, 상기 기판 상에, 상기 제1 방향으로 연장되고 상기 불순물 영역을 노출시키는 제1 관통홀을 포함하는 절연막 패턴을 형성하고, 상기 제1 관통홀 내에 배리어 금속층을 형성하고, 상기 제1 관통홀을 채우고, 상기 불순물 영역과 전기적으로 연결되는 도전성 라인 콘택을 형성하고, 상기 도전성 라인 콘택 및 상기 절연막 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 이용하여 포토 리소그래피 공정을 수행하여 랜딩 패드를 형성하고, 상기 배리어 금속층의 일부를 식각하여 모서리를 제거하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 사선 형상으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 물결 형상으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 직각 방향으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 배리어 금속층의 일부를 제거하는 것은 상기 배리어 금속층의 일부를 습식 식각하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 방향은 상기 제2 방향과 예각을 이룰 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연막 패턴을 형성하는 것은, 상기 기판 상에 층간 절연막 및 차폐막을 순차적으로 형성하고, 상기 차폐막 상에 상기 제1 방향으로 연장되고, 상기 게이트 라인과 오버랩되는 제2 개구부를 포함하는 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴을 식각 마스크로 사용하여, 상기 차폐막 및 상기 층간 절연막을 관통하는 제2 관통홀을 형성하고, 상기 제2 관통홀을 절연물질로 채우는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연 물질은 상기 층간 절연막과 식각 선택비를 가질 수 있다.
본 발명의 몇몇의 실시예에서, 상기 절연막 패턴을 형성하는 것은, 상기 제2 관통홀을 절연 물질로 채운 후, 상기 차폐막 및 상기 층간 절연막을 제거하여, 상기 제1 관통홀을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 도전성 라인 콘택을 형성하는 것은, 상기 제1 관통홀을 일부 채우는 제1 콘택을 형성하고, 상기 제1 콘택 상에, 상기 제2 콘택을 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 다른 실시예는, 기판 내에 제1 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 측면에 불순물 영역을 형성하고, 상기 기판 상에, 상기 제1 방향으로 연장되는 절연막 패턴을 형성하고, 상기 절연막 패턴을 음각 패턴으로 이용하여 상기 절연막 패턴 사이의 제1 관통홀에 도전성 라인 콘택을 형성하고, 상기 제1 관통홀 내에 배리어 금속층을 형성하고, 상기 절연막 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고, 상기 제1 마스크 패턴을 양각 패턴으로 이용하여 포토 리소그래피 공정을 수행하여 랜딩 패드를 형성하고, 상기 배리어 금속층의 일부를 식각하여 모서리를 제거하는 것을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 사선 형상으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 물결 형상으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 마스크 패턴은 직각 방향으로 연장되는 개구부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 배리어 금속층의 일부를 제거하는 것은 상기 배리어 금속층의 일부를 습식 식각하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 12는 도 11의 반도체 소자를 설명하기 위한 상면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 16 및 도 17은 도 13 내지 도 15의 반도체 소자를 설명하기 위한 사시도이다.
도 18 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 21 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 24 내지 도 26은 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 형성을 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 펜스(130) 및 제2 콘택(137b)을 포함한다.
펜스(130)는 절연물질 예를 들어, SiN을 포함한다. 펜스(130)는 제1 방향(DR1)으로 연장되도록 형성되고, 도 7과 관련하여 후술하는 바와 같이 매립형 게이트 구조를 포함하는 게이트 라인(108) 상에 형성된다. 펜스(130)는 분리막으로서의 역할을 할 뿐만 아니라 제2 콘택(137b)을 제1 방향(DR1)으로 자기정렬시키는 역할을 할 수 있다.
제2 콘택(137b)은 벌집형 구조(140a)를 포함하며 랜딩 패드의 역할을 할 수 있다. 본 발명의 몇몇의 실시예에서 랜딩 패드로서의 제2 콘택(137b)은 평행사변형 형상을 가질 수 있다.
이를 위해 펜스(130) 및 제2 콘택(137b) 상에 일방향으로 연장되는 제1 개구부(155b)를 포함하는 제1 마스크 패턴(155)을 형성할 수 있다. 여기서 일방향은 제1 방향(DR1)과 예각, 예컨대 60도를 이룰 수 있다. 그리고 제1 개구부(155b)는 라인 형상을 포함하고, 일방향은 제1 방향(DR1)과 예각을 이룰 수 있다. 구체적으로, 라인 형상은 사선 형상을 포함할 수 있다.
이와 같은 평행사변형 형상의 랜딩 패드는 제1 마스크 패턴(155)을 이용하여 포토 리소그래피 공정을 수행하여 형성될 수 있다. 이에 따라 본 발명의 일 실시예에 따른 랜딩 패드는 기 패터닝된 펜스(130)를 이용하여 제1 방향(DR1)으로 자기정렬될 수 있고, 이후 제1 마스크 패턴(155)을 이용한 1 회의 포토 리소그래피 공정만으로 형성될 수 있다. 즉, 이와 같은 펜스(130)는 랜딩 패드를 제1 방향(DR1)으로 자기정렬시키기 위한 음각 패턴으로 이용될 수 있고, 제1 마스크 패턴(155)는 랜딩 패드를 평행사변형으로 형성하기 위한 포토 리소그래피 공정에 있어서 양각 패턴으로 이용될 수 있다. 따라서 공정 비용을 절감할 수 있다.
한편, 본 발명의 다른 몇몇의 실시예에서 랜딩 패드로서의 제2 콘택(137b)은 물결 모양의 제1 개구부(155d)를 갖는 제1 마스크 패턴(155)에 의해 그 형상이 정의될 수도 있고, 일 방향으로 연장되는 라인 형상을 갖는 제1 개구부(155f)를 갖는 제1 마스크 패턴(155)에 의해 그 형상이 정의될 수도 있다.
이에 관해서는 도 13 내지 도 23을 참조하여 상세히 후술하도록 한다.
이하에서, 도 2 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 2를 참조하면, 반도체 소자(1)는 기판(100), 비트 라인(90) 및 게이트 라인(108)을 포함한다.
기판(100)은 불순물 영역(104)을 포함하고, 불순물 영역(104)은 기판(100) 내에 형성되는 게이트 라인(108) 사이에 형성될 수 있다. 또한 불순물 영역(104)은 소오스 및 드레인을 포함할 수 있다.
게이트 라인(108)은 제1 방향(DR1)으로 연장되고, 기판(100) 내에 매립되어 형성된다. 비트 라인(90)은 제2 방향(DR2)으로 연장되고, 기판(100) 상에 형성된다. 구체적으로, 비트 라인(90)은 게이트 라인(108)과 교차하여 형성되고, 제2 방향(DR2)은 제1 방향(DR1)과 직교할 수 있다.
도 2 및 도 3을 참조하면, 기판(100) 내에 제1 방향(DR1)으로 연장되는 게이트 라인(108)과, 게이트 라인(108)의 측면에 불순물 영역(104)을 형성한다.
구체적으로, 매립형 게이트 구조를 포함하는 게이트 라인(108)을 형성하기 위해, 소자분리막(105) 내에 트렌치(107)를 형성한다. 트렌치(107)를 형성하는 것은 식각 공정을 이용할 수 있고, 예를 들어, 리소그래피 공정 및 건식 식각 공정을 포함할 수 있다. 식각 공정 후에, 트렌치(107) 내에 게이트 도전층(108a)을 형성한다. 게이트 도전층(108a)은 폴리실리콘을 포함할 수 있고, 이에 한정되는 것은 아니다. 게이트 도전층(108a)은 식각 공정을 통해 트렌치(107) 하부에만 남겨지도록 한다. 식각 공정은 에치-벡(etch-back)공정을 포함할 수 있다. 에치-벡 공정 후에, 게이트 도전층(108a)을 포함하는 기판(100) 상에 게이트 금속층(108b)을 형성한다. 게이트 금속층(108b)은 Ti, Ta, TiN, TaN, W, Wn, WSi를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 금속층(108b)을 형성한 후에, 기판(100)의 상면이 노출될때까지 CMP공정을 수행한다. CMP공정에 의해, 트렌치(107) 내에 게이트 도전층(108a) 및 게이트 금속층(108b)이 순차적으로 형성되고, 매립형 게이트 구조가 완성된다.
불순물 영역(104)은 활성 영역(103) 상부에 형성되는 영역으로, 소오스 및 드레인을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 불순물 영역(104)은 게이트 라인(108) 사이에 형성될 수 있다.
도 4를 참조하면, 절연막 패턴을 형성하는 것은, 게이트 하드마스크층(110), 희생막(115), 및 층간 절연막(120)을 형성하는 것을 포함할 수 있다.
구체적으로, 게이트 금속층(108b)이 형성된 기판(100) 상에 게이트 하드마스크층(110)을 형성할 수 있다. 즉, 게이트 라인(108)과 오버랩되는 게이트 하드마스크층(110)을 형성한다.
게이트 하드마스크층(110) 사이에 희생막(115)을 형성할 수 있다. 희생막(115)은 예를 들어, 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 구체적으로, 희생막(115)은 패터닝된 게이트 하드마스크층(110)을 포함하는 기판(100) 상에 형성될 수 있다. 희생막(115)을 형성한 후, 게이트 하드마스크층(110)의 상면이 노출될 때까지 CMP 공정을 수행한다.
희생막(115)을 형성한 후에는, 희생막(115) 및 게이트 하드마스크층(110) 상에 층간 절연막(120)을 형성한다. 층간 절연막(120)은 예를 들어, 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 5를 참조하면, 층간 절연막(120) 상에 차폐막(123)을 형성한다.
예를 들어, 차폐막(123)은 산화막 또는 폴리실리콘막을 포함할 수 있으며, 이에 한정되는 것은 아니다. 차폐막(123)은 반도체 소자에서 발생하는 간섭 신호를 제거하거나 간섭 신호가 외부로 방출되는 것을 차단할 수 있다. 또한 외부의 간섭 신호가 반도체 소자에 영향을 미치는 것을 방지할 수 있다.
차폐막(123) 상에 제1 방향(도 1의 DR1)으로 연장되고, 게이트 라인(108)과 오버랩되는 제2 개구부(124a)를 포함하는 제2 마스크 패턴(124)을 형성한다. 구체적으로, 제2 마스크 패턴(124)은 제2 개구부(124a)와 제2 개구부(124a)를 정의하는 영역(124b)을 포함할 수 있다.
도 6을 참조하면, 차폐막(123), 층간 절연막(120), 게이트 하드마스크층(110)을 관통하는 제2 관통홀(125)을 형성한다.
구체적으로, 제2 관통홀(125)을 형성하는 것은 제2 마스크 패턴(124)을 식각 마스크로 사용하여, 차폐막(123), 층간 절연막(120) 및 게이트 하드마스크층(110)을 제거하는 것을 포함할 수 있다. 제2 관통홀(125)에 의해, 게이트 라인(108)을 노출시킨다. 다시 말하면, 제2 관통홀(125)은 게이트 금속층(108b)를 노출시킨다. 제2 관통홀(125)은 예를 들어, 습식 식각, 건식 식각 및 이들의 조합 중 하나를 이용하여 형성할 수 있다. 식각 공정을 한 후, 제2 마스크 패턴(124)을 제거한다.
도 7을 참조하면, 제2 관통홀(125)에 절연물질을 채워서 펜스(130)를 형성한다.
펜스(130)를 형성하는 절연물질은 예를 들어, SiN을 포함할 수 있고, 차폐막(123), 층간 절연막(120)과 식각 선택비를 가질 수 있다. 또한 펜스(130)는 분리막으로서의 역할 뿐만 아니라 제1 관통홀(135)을 제1 방향(도 2의 DR1)으로 자기정렬시키는 역할을 할 수 있다.
도 8을 참조하면, 펜스(130)를 형성한 후, 차폐막(123), 층간 절연막(120), 희생막(115), 및 게이트 하드마스크층(110)을 제거하여, 제1 관통홀(135)을 형성한다.
구체적으로, 층간 절연막(120) 및 차폐막(123)을 식각한다. 식각 공정은 펜스(130)를 마스크로 하여 수행되며, 습식 식각 공정을 포함할 수 있다. 예를 들어, 습식 식각에 사용되는 에천트에 대한 층간 절연막(120) 및 차폐막(123)의 식각 속도는 습식 식각에 사용되는 에천트에 대한 펜스(130)의 식각 속도보다 클 수 있다. 구체적으로, 펜스(130)의 식각 속도는 매우 느린바, 층간 절연막(120) 및 차폐막(123)이 식각될 동안, 펜스(130)는 식각되지 않고 남아있게 된다. 층간 절연막(120) 및 차폐막(123)을 식각한 후에, 게이트 하드마스크층(110) 및 희생막(115)을 식각한다. 예를 들어, 펜스(130)를 마스크로 게이트 하드마스크층(110) 및 희생막(115)을 식각할 수 있다. 이때, 게이트 금속층(108b)을 일부 노출시키는 깊이까지 식각 공정을 수행한다. 이를 통해, 이후의 공정에서 형성된 제1 콘택(137a)이 게이트 라인(108)과 비트 라인(도 2의 90)을 연결할 수 있다.
도 9를 참조하면, 펜스(130)의 측면을 따라 배리어 금속층(145)을 형성한다. 본 발명의 몇몇의 실시예에서, 배리어 금속층(145)은 펜스(130)의 측면을 따라 컨포말(conformal)하게 형성될 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 배리어 금속층(135)은 Ti, Ta, TiN, TaN, W, Wn, WSi를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 10을 참조하면, 배리어 금속층(135)이 형성된 제1 관통홀(135)을 채우고, 불순물 영역(104)과 전기적으로 연결되는 도전성 라인 콘택(137)을 형성한다.
구체적으로, 도전성 라인 콘택(137)을 형성하는 것은, 제1 관통홀(135)을 일부 채우는 제1 콘택(137a)을 형성하고, 제1 콘택(137a)상에 제2 콘택(137b)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 콘택(137a)은 게이트 비트라인 콘택 패드를 포함할 수 있다. 또한 제1 콘택(137a)은 게이트 라인(108) 및 비트 라인(90)을 접속하는 역할을 수행할 수 있다. 제2 콘택(137b)은 랜딩 패드 라인을 포함할 수 있다. 또한 제2 콘택(137b)은 금속막, 폴리실리콘막, 선택적 에피택셜성장을 이용한 에피택셜 실리콘막 및 폴리실리콘막의 적층구조, 선택적 에피택셜성장을 이용한 에피택셜 실리콘막 및 금속막의 적층구조 중 어느 하나를 포함할 수 있으며, 이에 한정되는 것은 아니다.
제1 콘택(137a) 및 제2 콘택(137b)을 포함하는 도전성 라인 콘택(137)은 펜스(130)에 자기정렬될 수 있다. 즉, 도전성 라인 콘택(137)은 제1 방향(도 9의 DR1)으로 펜스(130)에 자기정렬될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 12는 도 11의 반도체 소자를 설명하기 위한 상면도이다.
도 11 및 도 12를 참조하면, 제2 콘택(137b)이 제1 방향(DR1)으로 펜스(130)에 자기정렬된다는 것을 도 10과 다른 방향에서 확인할 수 있다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이고, 도 16 및 도 17은 도 13 내지 도 15의 반도체 소자를 설명하기 위한 사시도이다.
도 13 내지 도 15를 참조하면, 랜딩 패드라인의 제2 콘택(137b)을 따라 형성된 배리어 금속층(145a)의 일부를 식각하여 그 모서리를 제거한다. 본 발명의 몇몇의 실시예에서, 상기 식각은 습식 식각을 포함할 수 있다.
구체적으로, 도 13에 도시된 바와 같이, 도 11 및 도 12에 도시된 바와 같은 반도체 소자의 상면에 펜스(130) 및 제2 콘택(137b) 상에 일방향으로 연장되는 제1 개구부(155b)를 포함하는 제1 마스크 패턴(155)을 형성할 수 있다. 여기서 일방향은 제1 방향(DR1)과 예각, 예컨대 60도를 이룰 수 있다. 그리고 제1 개구부(155b)는 라인 형상을 포함하고, 일방향은 제1 방향(DR1)과 예각을 이룰 수 있다. 구체적으로, 라인 형상은 사선 형상을 포함할 수 있다. 사선 형상인 경우, 제2 콘택(137b)은 벌집형 구조(140a)를 포함할 수 있다.
도 16을 함께 참조하면, 배리어 금속층(145a)은 펜스(130)의 양 측면을 따라 형성되어 있다.
이어서 도 14를 참조하면, 펜스(130) 및 제1 마스크 패턴(155)을 기준으로 배리어 금속층(145a)의 일부를 식각하여 그 모서리를 제거한다. 도 17을 함께 참조하면, 펜스(130)의 측면을 따라 형성되어 있던 배리어 금속층(145a)은 적어도 3 방향으로 식각된다. 이에 따라 배리어 금속층(145a)은 양 측면의 일부와, 상면의 일부가 제거된다. 즉, 도 14는 도 17의 d1 선에 따른 단면에 해당되어, 도 13에서 배리어 금속층(145a)이 있던 영역에는 배리어 금속층(145a)이 제거된 홀(147a)이 형성된다.
이어서 도 15를 참조하면, 도 15는 도 17의 d2 선에 따는 단면에 해당되어, 도 13에서 배리어 금속층(145a)이 있던 영역에는 양단에 홀(147a)이 형성되고 크기가 감소한 형상의 배리어 금속층(145a)이 형성된다.
도 18 내지 도 20은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 18 내지 도 20을 참조하면, 랜딩 패드라인의 제2 콘택(137b)을 따라 형성된 배리어 금속층(145c)의 일부를 식각하여 그 모서리를 제거한다. 본 발명의 몇몇의 실시예에서, 상기 식각은 습식 식각을 포함할 수 있다.
구체적으로, 도 18에 도시된 바와 같이, 도 11 및 도 12에 도시된 바와 같은 반도체 소자의 상면에 펜스(130) 및 제2 콘택(137b) 상에 물결 형상으로 연장되는 제1 개구부(155d)를 포함하는 제1 마스크 패턴(155)을 형성할 수 있다. 물결 형상인 경우, 제2 콘택(137b)은 벌집형 구조(140a)를 포함할 수 있다. 한편, 도 13에서 설명한 바와 유사하게, 배리어 금속층(145c)은 펜스(130)의 양 측면을 따라 형성되어 있다.
이어서 도 19를 참조하면, 펜스(130) 및 제1 마스크 패턴(155)을 기준으로 배리어 금속층(145c)의 일부를 식각하여 그 모서리를 제거한다. 도 14에서 설명한 바와 유사하게, 펜스(130)의 측면을 따라 형성되어 있던 배리어 금속층(145c)은 적어도 3 방향으로 식각된다. 이에 따라 배리어 금속층(145c)은 양 측면의 일부와, 상면의 일부가 제거된다. 즉, 도 14에서 설명한 바와 유사하게, 도 18에서 배리어 금속층(145c)이 있던 영역에는 배리어 금속층(145c)이 제거된 홀(147c)이 형성된다.
이어서 도 20을 참조하면, 도 15에서 설명한 바와 유사하게, 도 18에서 배리어 금속층(145c)이 있던 영역에는 양단에 홀(147c)이 형성되고 크기가 감소한 형상의 배리어 금속층(145c)이 형성된다.
도 21 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하는 단면도들이다.
도 21 내지 도 23을 참조하면, 랜딩 패드라인의 제2 콘택(137b)을 따라 형성된 배리어 금속층(145e)의 일부를 식각하여 그 모서리를 제거한다. 본 발명의 몇몇의 실시예에서, 상기 식각은 습식 식각을 포함할 수 있다.
구체적으로, 도 21에 도시된 바와 같이, 도 11 및 도 12에 도시된 바와 같은 반도체 소자의 상면에 펜스(130) 및 제2 콘택(137b) 상에 일 방향으로 연장되는 제1 개구부(155f)를 포함하는 제1 마스크 패턴(155)을 형성할 수 있다. 제1 개구부(155f)의 일 방향은 제1 방향(DR1)과 직각을 이루는 제2 방향(DR2)일 수 있다. 이 경우, 제2 콘택(137b)은 벌집형 구조(140a)가 아닌 사각 구조(140b)를 포함할 수 있다. 한편, 도 13에서 설명한 바와 유사하게, 배리어 금속층(145e)은 펜스(130)의 양 측면을 따라 형성되어 있다.
이어서 도 22를 참조하면, 펜스(130) 및 제1 마스크 패턴(155)을 기준으로 배리어 금속층(145e)의 일부를 식각하여 그 모서리를 제거한다. 도 14에서 설명한 바와 유사하게, 펜스(130)의 측면을 따라 형성되어 있던 배리어 금속층(145e)은 적어도 3 방향으로 식각된다. 이에 따라 배리어 금속층(145e)은 양 측면의 일부와, 상면의 일부가 제거된다. 즉, 도 14에서 설명한 바와 유사하게, 도 21에서 배리어 금속층(145e)이 있던 영역에는 배리어 금속층(145e)이 제거된 홀(147e)이 형성된다.
이어서 도 23을 참조하면, 도 15에서 설명한 바와 유사하게, 도 21에서 배리어 금속층(145e)이 있던 영역에는 양단에 홀(147e)이 형성되고 크기가 감소한 형상의 배리어 금속층(145e)이 형성된다.
이에 따라 본 발명의 일 실시예에 따른 랜딩 패드는 기 패터닝된 펜스(130)를 이용하여 제1 방향(DR1)으로 자기정렬될 수 있고, 이후 제1 마스크 패턴(155)을 이용한 1 회의 포토 리소그래피 공정만으로 형성될 수 있다. 즉, 이와 같은 펜스(130)는 랜딩 패드를 제1 방향(DR1)으로 자기정렬시키기 위한 음각 패턴으로 이용될 수 있고, 제1 마스크 패턴(155)은 양각 패턴으로 이용될 수 있다. 따라서 공정 비용을 절감할 수 있다.
뿐만 아니라, 랜딩 패드라인의 제2 콘택(137b)을 따라 형성된 배리어 금속층(145)의 일부를 식각하여 그 모서리를 제거함으로써, 필요에 따라 공정 마진을 충분히 확보할 수도 있다.
도 24 내지 도 26은 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25는 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 소자가 사용될 수 있는 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 발명의 몇몇 실시예들에 따른 반도체 소자의 응용례가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 내에 제1 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 측면에 불순물 영역을 형성하고,
    상기 기판 상에, 상기 제1 방향으로 연장되고 상기 불순물 영역을 노출시키는 제1 관통홀을 포함하는 절연막 패턴을 형성하고,
    상기 제1 관통홀 내에 배리어 금속층을 형성하고,
    상기 제1 관통홀을 채우고, 상기 불순물 영역과 전기적으로 연결되는 도전성 라인 콘택을 형성하고,
    상기 도전성 라인 콘택 및 상기 절연막 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 이용하여 포토 리소그래피 공정을 수행하여 랜딩 패드를 형성하고,
    상기 배리어 금속층의 일부를 식각하여 모서리를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 마스크 패턴은 사선 형상으로 연장되는 개구부를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 마스크 패턴은 물결 형상으로 연장되는 개구부를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 마스크 패턴은 직각 방향으로 연장되는 개구부를 포함하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 배리어 금속층의 일부를 제거하는 것은 상기 배리어 금속층의 일부를 습식 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 절연막 패턴을 형성하는 것은,
    상기 기판 상에 층간 절연막 및 차폐막을 순차적으로 형성하고,
    상기 차폐막 상에 상기 제1 방향으로 연장되고, 상기 게이트 라인과 오버랩되는 제2 개구부를 포함하는 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 식각 마스크로 사용하여, 상기 차폐막 및 상기 층간 절연막을 관통하는 제2 관통홀을 형성하고,
    상기 제2 관통홀을 절연물질로 채우는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 절연 물질은 상기 층간 절연막과 식각 선택비를 갖는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 절연막 패턴을 형성하는 것은,
    상기 제2 관통홀을 절연 물질로 채운 후, 상기 차폐막 및 상기 층간 절연막을 제거하여, 상기 제1 관통홀을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 도전성 라인 콘택을 형성하는 것은,
    상기 제1 관통홀을 일부 채우는 제1 콘택을 형성하고,
    상기 제1 콘택 상에, 제2 콘택을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 기판 내에 제1 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 측면에 불순물 영역을 형성하고,
    상기 기판 상에, 상기 제1 방향으로 연장되는 절연막 패턴을 형성하고,
    상기 절연막 패턴을 음각 패턴으로 이용하여 상기 절연막 패턴 사이의 제1 관통홀에 도전성 라인 콘택을 형성하고,
    상기 제1 관통홀 내에 배리어 금속층을 형성하고,
    상기 절연막 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 개구부를 포함하는 제1 마스크 패턴을 형성하고,
    상기 제1 마스크 패턴을 양각 패턴으로 이용하여 포토 리소그래피 공정을 수행하여 랜딩 패드를 형성하고,
    상기 배리어 금속층의 일부를 식각하여 모서리를 제거하는 것을 포함하는 반도체 소자의 제조 방법.
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