KR20200085512A - 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20200085512A
KR20200085512A KR1020190001697A KR20190001697A KR20200085512A KR 20200085512 A KR20200085512 A KR 20200085512A KR 1020190001697 A KR1020190001697 A KR 1020190001697A KR 20190001697 A KR20190001697 A KR 20190001697A KR 20200085512 A KR20200085512 A KR 20200085512A
Authority
KR
South Korea
Prior art keywords
mask
forming
pattern
film
sacrificial
Prior art date
Application number
KR1020190001697A
Other languages
English (en)
Inventor
이명동
최민수
안준혁
한성희
홍세라
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190001697A priority Critical patent/KR20200085512A/ko
Priority to US16/509,792 priority patent/US11043397B2/en
Priority to CN201911080316.5A priority patent/CN111415861A/zh
Publication of KR20200085512A publication Critical patent/KR20200085512A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H01L27/10855—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

패턴 형성 방법은 타깃막 상에 제1 및 제2 마스크 막들을 형성하고, 상기 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 상대적으로 긴 제1 대각선 및 상대적으로 짧은 제2 대각선을 갖는 마름모 형상의 제2 마스크 패턴을 형성하고, 상기 마름모 형상의 제2 마스크 패턴에서 상기 제1 대각선의 양단에 대응하는 부분들을 상기 제2 대각선의 양단에 대응하는 부분들보다 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고, 상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크를 형성하고, 그리고 상기 타깃막에 상기 제1 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 타깃 패턴을 형성하는 것을 포함할 수 있다.

Description

패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF FORMING A PATTERN AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 공정에서, 기판 상에 복수 개의 비트 라인들, 상기 복수 개의 비트 라인들 사이에 위치하는 도전 구조물들, 및 상기 도전 구조물들과 각각 전기적으로 연결되는 랜딩 패드들을 형성할 수 있다. 상기 반도체 장치의 집적도가 증가함에 따라서, 상기 랜딩 패드들이 서로 접촉하여 전기적으로 연결되어 상기 반도체 장치의 신뢰성이 저하될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 패턴 형성 방법을 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 패턴 형성 방법을 이용한 반도체 장치의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴 형성 방법에 있어서, 상기 패턴 형성 방법은 타깃막 상에 제1 및 제2 마스크 막들을 형성하고, 상기 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 상대적으로 긴 제1 대각선 및 상대적으로 짧은 제2 대각선을 갖는 마름모 형상의 제2 마스크 패턴을 형성하고, 상기 마름모 형상의 제2 마스크 패턴에서 상기 제1 대각선의 양단에 대응하는 부분들을 상기 제2 대각선의 양단에 대응하는 부분들보다 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고, 상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크를 형성하고, 그리고 상기 타깃막에 상기 제1 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 타깃 패턴을 형성하는 것을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 패턴 형성 방법에 있어서, 상기 패턴 형성 방법은 제1 마스크 막 상에 형성된 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 마름모 형상의 제2 마스크 패턴을 형성하고, 상기 마름모 형상의 상기 제2 마스크 패턴에서 상대적으로 긴 대각선의 양단에 대응하는 부분들을 상대적으로 짧은 대각선의 양단에 대응하는 부분들보다 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고, 그리고 상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크를 형성하는 것을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 상기 반도체 장치의 제조 방법은 기판 상에 액티브 영역을 형성하고, 상기 액티브 영역을 관통하는 게이트 구조물을 형성하고, 상기 액티브 영역 상에 도전 구조물을 형성하고, 상기 도전 구조물 상에 제1 마스크를 형성하여 이를 식각 마스크로 사용하여 상기 도전 구조물 상부를 식각함으로써 랜딩 패드를 형성하고, 그리고 상기 랜딩 패드 상에 커패시터를 형성하는 것을 포함할 수 있다. 이때, 상기 제1 마스크를 형성하는 것은, 상기 도전 구조물 상에 제1 및 제2 마스크 막들을 형성하고, 상기 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 마름모 형상 혹은 각 꼭지점 부분들이 라운드진 마름모 형상의 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴에서 상대적으로 연장 길이가 더 긴 방향의 양단 부분들을 상대적으로 연장 길이가 더 짧은 양단 부분들에 비해 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고, 그리고 상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 제1 마스크를 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 랜딩 패드들을 형성하기 위한 마스크에 트리밍 공정을 수행함으로써, 상기 마스크의 장축 및 단축의 길이를 조절할 수 있다. 이에 따라, 상기 랜딩 패드들 사이의 접촉으로 인한 신뢰성 약화를 방지할 수 있다.
도 1 내지 31은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
도 32 내지 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
이하에서는 기판 상면에 실질적으로 평행하고 서로 교차하는 2 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 실질적으로 서로 직교할 수 있다.
도 1 내지 31은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다. 구체적으로, 도 1, 3, 7, 13, 15, 17, 19, 24a, 24b, 26, 28 및 30은 상기 패턴 형성 방법을 설명하기 위한 평면도들이고, 도 2, 4-6, 8-12, 16, 18 및 20-23은 상기 패턴 형성 방법을 설명하기 위한 단면도들이며, 도 14, 25, 27, 29 및 31은 상기 패턴 형성 방법을 설명하기 위한 사시도들이다. 이때, 각 단면도들은 대응하는 각 평면도들을 A-A'선으로 절단한 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 타깃막(110), 제1 마스크 막(120), 식각 저지막(130), 제2 마스크 막(140), 제1 희생막(150) 및 제2 희생막(160)을 순차적으로 형성할 수 있다.
타깃막(110)은 최종적으로 패터닝하고자 하는 막일 수 있다. 예시적인 실시예들에 있어서, 타깃막(110)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다.
제1 마스크 막(120)은 예를 들어, 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함할 수 있고, 식각 저지막(130)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 마스크 막(140)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 희생막(150)은 예를 들어, 실리콘-온-하드마스크(Silicon-On-Hardmask: SOH)를 포함할 수 있으며, 제2 희생막(160)은 예를 들어, 실리콘 산질화물과 같은 산질화물을 포함할 수 있다.
도 3 및 4를 참조하면, 제2 희생막(160) 상에 제1 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 수행하여 라인(line) 형상의 제2 희생 패턴(165)를 형성할 수 있다.
이때, 이웃하는 제2 희생 패턴들(165) 사이에서는 제1 희생막(150)의 상면의 일부가 노출될 수 있고, 상기 제1 포토레지스트 패턴은 제2 희생 패턴(165) 형성 후, 예를 들어 스트립(strip) 공정을 통해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 희생 패턴(165)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 각 제2 희생 패턴들(165)은 상기 제1 및 제2 방향들과 예각 혹은 둔각을 이루는 사선 방향으로 연장될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있다.
도 5를 참조하면, 상기 노출된 제1 희생막(150)의 상면 및 제2 희생 패턴(165)의 상면 및 측벽을 커버하는 제1 스페이서 마스크 막(170)을 형성할 수 있다.
제1 스페이서 마스크 막(170)은 스텝 커버리지(step coverage) 특성이 우수한 물질 및/또는 공정 조건을 활용하여 컨포멀하게 형성될 수 있다. 일 실시예에 있어서, 제1 스페이서 마스크 막(170)은 원자층 증착(ALD) 공정을 통해 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6을 참조하면, 제1 스페이서 마스크 막(170)을 이방성 식각하여 제2 희생 패턴(165)의 측벽을 커버하는 제1 스페이서 마스크(175)를 형성할 수 있다.
도 7 및 8을 참조하면, 제2 희생 패턴(165)을 제거할 수 있다. 예시적인 실시예들에 있어서, 제2 희생 패턴(165)은 애싱(ashing) 공정 및/또는 스트립 공정을 수행하여 제거할 수 있다.
도 9를 참조하면, 제1 스페이서 마스크(175)를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 희생막(150)을 식각할 수 있다.
이에 따라, 제2 마스크 막(140) 상에 제1 스페이서(155)가 형성될 수 있고, 이웃하는 제1 스페이서들(155) 사이에서는 제2 마스크 막(140)의 상면의 일부가 노출될 수 있다. 이후 제1 스페이서 마스크(175)는 제거될 수 있다.
도 10을 참조하면, 상기 노출된 제2 마스크 막(140)의 상면 및 제1 스페이서(155)의 상면 및 측벽을 커버하는 제3 희생막을 형성한 후, 상기 제1 스페이서(155)의 상면이 노출될 때까지 평탄화하여 제3 희생 패턴(180)을 형성할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정을 통해 수행될 수 있다.
도 11을 참조하면, 제3 희생 패턴(180)의 측벽을 커버하는 제1 스페이서(155)를 제거할 수 있으며, 이에 따라 이웃하는 제3 희생 패턴들(180) 사이에 제2 마스크 막(140)의 상면의 일부를 노출시키며 상기 사선 방향으로 연장되는 제1 개구(157)가 형성될 수 있다.
도 12를 참조하면, 제3 희생 패턴(180)을 식각 마스크로 사용하여 제2 마스크 막(140)에 식각 공정을 수행함으로써 예비 제2 마스크 패턴(145)을 형성할 수 있으며, 이에 따라, 이웃하는 예비 제2 마스크 패턴들(145) 사이에 식각 저지막(130)의 상면 일부를 노출시키며 상기 사선 방향으로 연장되는 예비 제2 개구(148a)가 형성될 수 있다.
도 13 및 14를 참조하면, 예비 제2 마스크 패턴(145)은 상부에서 보았을 때 평행 사변형 또는 직사각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 예비 제2 마스크 패턴(145)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 예비 제2 마스크 패턴들(145)은 상기 제1 및 제2 방향들과 예각 혹은 둔각을 이루는 상기 사선 방향으로 연장될 수 있다.
지금까지는, 도 3 내지 14를 참조로 더블 패터닝 공정을 수행하여 패턴을 형성하는 방법을 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있다.
도 15 및 16을 참조하면, 예비 제2 마스크 패턴들(145) 상에 제4 및 제5 희생막들(190, 200)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 희생막(190)은 갭필 특성이 낮은 물질을 포함할 수 있으며, 이에 따라 예비 제2 개구(148a)를 채우지 않을 수 있다. 제4 희생막(190)은 제1 희생막(150)과 동일한 물질, 예를 들어, 실리콘-온-하드마스크(SOH)를 포함할 수 있다. 한편, 제5 희생막(200)은 제2 희생막(160)과 동일한 물질 예를 들어, 실리콘 산질화물과 같은 산질화물을 포함할 수 있다.
도 17 및 18을 참조하면, 도 3 및 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제5 희생막(200) 상에 제2 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 수행하여 라인 형상의 제5 희생 패턴(205)를 형성할 수 있다.
이때, 이웃하는 제5 희생 패턴들(205) 사이에서는 제4 희생막(190)의 상면의 일부가 노출될 수 있고, 상기 제2 포토레지스트 패턴은 제5 희생 패턴(205) 형성 후 제거될 수 있다.
예시적인 실시예들에 있어서, 제5 희생 패턴(205)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제5 희생 패턴들(205)은 상기 제2 방향으로 연장될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있다.
도 19 및 20을 참조하면, 도 5 및 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 노출된 제4 희생막(190)의 상면 및 제5 희생 패턴(205)의 상면 및 측벽 상에 제2 스페이서 마스크 막을 컨포멀하게 형성한 후, 이를 이방성 식각하여 상기 제5 희생 패턴(205)의 측벽을 커버하는 제2 스페이서 마스크(215)를 형성할 수 있다. 일 실시예에 있어서, 상기 제2 스페이서 마스크 막은 제1 스페이서 마스크 막(170)과 동일한 물질 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 21을 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제5 희생 패턴(205)을 제거한 후, 제2 스페이서 마스크(215)를 식각 마스크로 사용하는 식각 공정을 수행하여 제4 희생막(190)을 식각할 수 있다. 이에 따라, 예비 제2 마스크 패턴(145) 상에 제2 스페이서(195)가 형성될 수 있고, 이웃하는 제2 스페이서들(195) 사이에서는 예비 제2 마스크 패턴(145)의 상면의 일부가 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(195)는 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제2 스페이서들(195)은 상기 제2 방향으로 연장될 수 있다. 한편, 제2 스페이서(195)는 이웃하는 예비 제2 마스크 패턴들(145) 사이에 형성된 예비 제2 개구(148a)를 채우지 않고, 이웃하는 예비 제2 마스크 패턴들(145)의 상면을 가로질러 형성될 수 있다. 즉, 상기 복수 개의 제2 스페이서들(195) 사이의 공간 및 상기 예비 제2 개구(148a)를 통하여 식각 저지막(130)의 상면의 일부가 노출될 수 있다.
도 22를 참조하면, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 노출된 예비 제2 마스크 패턴(145)의 상면 및 제2 스페이서(195)의 상면 및 측벽을 커버하는 제6 희생막을 형성한 후, 제2 스페이서(195)의 상면이 노출될 때까지 평탄화하여 제6 희생 패턴(220)을 형성할 수 있고, 상기 제6 희생 패턴(220)의 측벽을 커버하는 제2 스페이서(195)를 제거하여, 이웃하는 제6 희생 패턴들(220) 사이에 예비 제2 마스크 패턴(145)의 상면 및 예비 제2 개구(148a)의 일부를 노출시키며 상기 제2 방향으로 연장되는 제3 개구(197)를 형성할 수 있다.
지금까지는 도 17 내지 22를 참조로 더블 패터닝 공정을 수행하여 패턴을 형성하는 방법을 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있다.
도 23 내지 25를 참조하면, 예비 제2 마스크 패턴(145)에 상기 제6 희생 패턴(220)을 식각 마스크로 사용하는 식각 공정을 수행하여 제2 마스크 패턴(146)을 형성할 수 있다.
이에 따라, 제6 희생 패턴들(220) 사이에 형성된 제3 개구(197)에 대응하여 이웃하는 제2 마스크 패턴들(146) 사이에는 상기 제2 방향으로 연장되는 예비 제4 개구(149a)가 형성될 수 있으며, 이는 예비 제2 마스크 패턴들(145) 사이에 형성되어 상기 사선 방향으로 연장되는 예비 제2 개구(148a)와 서로 연결되어 부분적으로 병합될 수 있다.
예시적인 실시예들에 있어서, 제2 마스크 패턴(146)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 상부에서 보았을 때, 상대적으로 긴 제1 대각선(D1) 및 상대적으로 짧은 제2 대각선(D2)을 갖는 마름모 형상을 가질 수 있다.
도 24a는 상기 각 복수 개의 제2 마스크 패턴들(146) 사이에서 예비 제2 개구(148a)가 상기 사선 방향으로 연장되어 상기 제1 방향을 따라 복수 개로 형성되고, 예비 제4 개구(149a)가 상기 제2 방향으로 연장되어 상기 제1 방향을 따라 복수 개로 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있다. 즉, 도 24b를 참조하면, 상기 각 복수 개의 제2 마스크 패턴들(146) 사이에서 예비 제2 및 제4 개구들(148a, 149a)은 상기 사선 방향과는 다른 제1 및 제2 사선 방향들로 각각 연장되어 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 각각 형성될 수도 있다.
한편, 상기 예비 제2 및 제4 개구들(148a, 149a)에 의해 식각 저지막(130)의 상면이 일부 노출될 수 있다.
도 26 및 27을 참조하면, 제2 마스크 패턴(146)의 가장자리 부분에 트리밍(trimming) 공정을 수행하여 제2 마스크(147)를 형성할 수 있다.
이에 따라, 제2 마스크(147)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 이웃하는 제2 마스크들(147) 사이의 공간에는 제2 개구(148b) 및 제4 개구(149b)가 형성될 수 있으며, 제2 및 제4 개구들(148b, 149b)은 서로 연결되어 부분적으로 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 트리밍 공정은 예를 들어, 습식 식각 공정에 의해 수행될 수 있고, 제2 마스크 패턴(146)의 제1 대각선(D1)의 양단에 대응하는 부분들이 제2 대각선(D2)의 양단에 대응하는 부분들보다 더 많이 식각되도록 수행될 수 있다. 즉, 제1 대각선(D1)의 각 양단에 대응하는 부분들의 면적이 제2 대각선(D2)의 각 양단에 대응하는 부분들의 면적보다 작기 때문에, 상기 트리밍 공정이 동일한 시간 동안 제2 마스크 패턴(146)의 각 꼭지점 부분들에 대하여 균일하게 수행될 때, 제1 대각선(D1)의 양단에 대응하는 부분들이 제2 대각선(D2)의 양단에 대응하는 부분들보다 더 많이 식각될 수 있다.
이에 따라, 제2 마스크 패턴(146)이 트리밍되어 형성된 제2 마스크(147)의 상대적으로 긴 제3 대각선(D3) 및 제4 대각선(D4)은 제1 및 제2 대각선들(D1, D2)보다 각각 더 짧은 길이를 가질 수 있다. 일 실시예에 있어서, 제4 대각선(D4)의 길이에 대한 제3 대각선(D3)의 길이의 비율은 대략 1.4 미만일 수 있다.
예시적인 실시예들에 있어서, 제2 마스크(147)는 상부에서 보았을 때, 각 꼭지점 부분들이 라운드진 마름모 형상을 가질 수 있다.
한편, 상기 트리밍 공정을 수행한 후, 제2 마스크(147)의 폭을 증가시키기 위하여, 제2 마스크(147)에 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정을 더 수행할 수도 있으나, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있고, 상기 증착 공정들은 생략될 수도 있다.도 28 및 29를 참조하면, 식각 저지막(130) 및 제1 마스크 막(120)에 상기 제2 마스크(147)를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크(125)를 형성할 수 있다.
이에 따라, 이웃하는 제1 마스크들(125) 사이에는 타깃막(110)의 상면을 노출시키며 각각 상기 사선 및 제2 방향들로 연장되는 제5 개구(128) 및 제6 개구(129)가 형성될 수 있다. 이때, 제5 및 제6 개구들(128, 129)은 서로 연결되어 부분적으로 병합될 수 있다.
예시적인 실시예들에 있어서, 제1 마스크(125)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 상부에서 보았을 때, 상대적으로 긴 제5 대각선(D5) 및 상대적으로 짧은 제6 대각선(D6)을 가지며, 각 꼭지점 부분들이 라운드진 마름모 형상을 가질 수 있다. 이때, 제1 마스크(125)의 제5 및 제6 대각선들(D5, D6)은 각각 상기 제2 마스크(147)의 제3 및 제4 대각선들(D3, D4)과 실질적으로 동일한 길이를 가질 수 있다. 일 실시예에 있어서, 비록 도시하지는 않았지만, 식각 공정의 특성에 따라, 제1 마스크(125)는 상부에서 보았을 때, 상대적으로 긴 장축 및 상대적으로 짧은 단축을 갖는 타원 형상을 가질 수도 있다.
도 30 및 31을 참조하면, 타깃막(110)에 제1 마스크(125)를 식각 마스크로 사용하는 식각 공정을 수행하여 타깃 패턴(115)를 형성할 수 있다.
이때, 타깃 패턴(115)은 제2 마스크 패턴(146)에 비하여 장단비가 조절된 제1 마스크(125)를 식각 마스크로 사용하는 식각 공정을 통하여 형성되므로, 상기 타깃 패턴(115)의 장단비 역시 조절될 수 있다. 이에 따라, 타깃 패턴들(115)이 서로 접촉하지 않아 전기적으로 연결되지 않을 수 있고, 이를 포함하는 반도체 소자의 신뢰성도 향상될 수 있다.
예시적인 실시예들에 있어서, 타깃 패턴(115)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 상부에서 보았을 때, 상대적으로 긴 장축(D7) 및 상대적으로 짧은 단축(D8)을 갖는 타원 형상을 가질 수 있다. 이때, 타깃 패턴(115)의 장축(D7) 및 단축(D8)은 각각 제1 마스크(125)의 제5 및 제6 대각선들(D5, D6)에 비해 상대적으로 짧은 길이를 가질 수 있다.
이와는 달리 도시하지는 않았으나, 타깃 패턴(115)은 제1 마스크(125)의 형상을 그대로 가질 수도 있다. 이 경우, 타깃 패턴(115)은 상부에서 보았을 때, 상대적으로 긴 제7 대각선(D7) 및 상대적으로 짧은 제8 대각선(D8)을 가지며, 각 꼭지점 부분들이 라운드진 마름모 형상을 가질 수 있다. 이때, 타깃 패턴(115)의 제7 및 제8 대각선들(D7, D8)은 각각 제1 마스크(125)의 제5 및 제6 대각선들(D5, D6)에 비해 상대적으로 짧은 길이를 가질 수 있다.
일 실시예에 있어서, 복수 개의 타깃 패턴들(115)은 상부에서 보았을 때 벌집 모양으로 배열될 수 있다.
전술한 바와 같이, 제2 마스크 막(140)에 상기 각 제1 및 제2 방향들과 예각 혹은 둔각을 이루는 상기 사선 방향으로 더블 패터닝 공정을 1회 수행하여 예비 제2 마스크 패턴(145)를 형성하고, 예비 제2 마스크 패턴(145)에 상기 제2 방향 혹은 상기 제1 방향, 즉 세로 혹은 가로 방향으로 더블 패터닝 공정을 1회 더 수행하여 제2 마스크 패턴(146)를 형성할 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있으며, 제2 마스크 막(140)에 먼저 상기 가로 혹은 세로 방향으로 더블 패터닝 공정을 1회 수행한 후, 상기 사선 방향으로 더블 패터닝 공정을 1회 더 수행하여 제2 마스크 패턴(146)를 형성할 수도 있다.
이후, 제2 마스크 패턴(146)에 트리밍 공정을 수행하여 제2 마스크(147)를 형성한 후, 제1 마스크 막(120)에 상기 제2 마스크(147)를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크(125)를 형성할 수 있다. 이때, 상기 트리밍 공정은 제2 마스크 패턴(146)의 상대적으로 긴 제1 대각선(D1)의 양단에 대응하는 부분들이 상대적으로 짧은 제2 대각선(D2)의 양단에 대응하는 부분들보다 더 많이 식각되도록 수행될 수 있다. 이에 따라, 제2 마스크 패턴(146)이 트리밍되어 형성된 제2 마스크(147)의 상대적으로 긴 제3 대각선(D3) 및 상대적으로 짧은 제4 대각선(D4)은 상기 제1 대각선(D1) 및 제2 대각선(D2)보다 각각 더 작은 길이를 가질 수 있다. 일 실시예에 있어서, 제4 대각선(D4)의 길이에 대한 제3 대각선(D3)의 길이의 비율은 1.4 미만일 수 있다.
이후, 제1 마스크(125)를 식각 마스크로 사용하는 식각 공정을 타깃막(110)에 수행할 수 있고, 타깃막(110)이 식각되어 타깃 패턴(115)가 형성될 수 있다. 이때, 타깃 패턴(115)은 제2 마스크 패턴(146)에 비하여 장단비가 조절된 제1 마스크(125)를 식각 마스크로 사용하는 식각 공정을 통하여 형성되므로, 타깃 패턴(115)의 장단비 역시 조절될 수 있다. 이에 따라, 서로 접촉하지 않아 전기적으로 연결되지 않는 타깃 패턴들(115)을 용이하게 형성할 수 있다.
이하에서는, 도 1 내지 도 31을 참조로 설명한 패턴 형성 방법을 이용하여 형성되는 랜딩 패드를 포함하는 반도체 장치의 제조 방법에 대해서 설명하기로 한다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 32 내지 48은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 32, 34, 38, 41, 43 및 46은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 33, 35-37, 39-40, 42, 44-45 및 47-48은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들을 B-B'선 및 C-C'선으로 절단한 단면들을 포함한다.
도 32 및 33을 참조하면, 기판(300) 상에 액티브 패턴(305)을 형성하고, 액티브 패턴(305)의 측벽을 커버하는 소자 분리 패턴(302)을 형성할 수 있다.
기판(300)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(305)은 기판(300) 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 액티브 패턴들(305)은 기판(100) 상면에 평행하며 상기 제1 및 제2 방향들에 대해 예각 혹은 둔각을 이루는 제4 방향으로 연장될 수 있다.
액티브 패턴(305)은 기판(300) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 소자 분리 패턴(302)은 상기 제1 리세스를 채우는 소자 분리막을 기판(300) 상에 형성한 후, 액티브 패턴(305)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 34 및 35를 참조하면, 기판(300) 상부에 예를 들어, 이온 주입 공정을 수행함으로써 불순물 영역을 형성한 후, 액티브 패턴들(305) 및 소자 분리 패턴(302)의 상부를 부분적으로 식각하여 제2 리세스(309)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 리세스(309)는 상기 제1 방향을 따라 연장될 수 있고, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 하나의 액티브 패턴(305)에 2개의 제2 리세스들(309)이 형성될 수 있으며, 이에 따라 상기 불순물 영역은 리세스들(309)에 의해 제1 불순물 영역(301) 및 제2 불순물 영역(303)으로 분리될 수 있다. 제1 및 제2 불순물 영역들(301, 303)은 상기 반도체 장치의 소스/드레인 영역으로 제공될 수 있다.
이후, 상기 제2 리세스(309) 내부에 게이트 구조물(319)을 형성할 수 있다. 게이트 구조물(319)은 제2 리세스(309)에 의해 노출된 액티브 패턴(305)의 표면 상에 형성된 게이트 절연막(313), 게이트 절연막(313) 상에 형성되어 제2 리세스(309)의 하부를 채우는 게이트 전극(315), 및 게이트 절연막(313) 및 게이트 전극(315) 상에 형성되어 제2 리세스(309)의 상부를 채우는 제1 캐핑 패턴(317)을 포함하도록 형성될 수 있다. 이때, 게이트 구조물(319)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 절연막(313)은 제2 리세스(309)에 의해 노출된 액티브 패턴(305)에 대한 열산화 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
게이트 전극(315)은 제2 리세스(309)를 채우는 게이트 전극막을 게이트 절연막(313) 및 소자 분리 패턴(302) 상에 형성한 후, 상기 게이트 전극막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 게이트 전극(315)은 제2 리세스(309)의 하부에 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
제1 캐핑 패턴(317)은 제2 리세스(309)의 나머지 부분을 채우는 제1 캐핑막을 게이트 전극(315), 게이트 절연막(313), 및 소자 분리 패턴(302) 상에 형성한 후, 소자 분리 패턴(302)의 상면이 노출될 때까지 상기 제1 캐핑막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 제1 캐핑 패턴(317)은 제2 리세스(309)의 상부에 형성될 수 있다. 상기 제1 캐핑막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
제1 및 제2 불순물 영역들(301, 303) 및 게이트 구조물들(319)에 의해 트랜지스터들이 형성될 수 있다. 액티브 패턴(305) 및 소자 분리 패턴(302) 상에 상기 트랜지스터들을 덮는 제1 층간 절연막(320)을 형성할 수 있다. 일 실시예에 있어서, 제1 층간 절연막(320)은 TEOS와 같은 실리콘 산화물을 포함할 수 있다.
도 36을 참조하면, 제1 층간 절연막(320)을 부분적으로 식각하여 제1 불순물 영역들(301)을 노출시키는 제1 트렌치(325)를 형성할 수 있다. 제1 트렌치(325)는 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
도 37을 참조하면, 제1 층간 절연막(320) 상에 제1 트렌치(325)를 채우는 제1 도전막(330)을 형성한 후, 제1 도전막(330) 상에 배리어 막(340) 및 제2 도전막(350)을 순차적으로 형성하고, 제2 도전막(350) 상에 제2 캐핑 패턴(365)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(330)은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 배리어 막(340)은 금속 질화물 또는 금속 실리사이드 질화물을 포함할 수 있으며, 제2 도전막(350)은 금속을 포함할 수 있다. 제1 도전막(330), 배리어 막(340) 및 제2 도전막(350)은 예를 들어, 스퍼터링 공정, PVD 공정, 또는 ALD 공정 등을 통해 형성될 수 있다.
제2 캐핑 패턴(365)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
도 38 및 39를 참조하면, 제2 캐핑 패턴(365)을 식각 마스크로 사용하여 제2 도전막(350), 배리어 막(340) 및 제1 도전막(330)을 순차적으로 식각할 수 있다. 이에 따라, 제1 불순물 영역(301) 상에 순차적으로 적층되는 제1 도전 패턴(335), 배리어 패턴(345) 및 제2 도전 패턴(355)이 형성될 수 있고, 이들은 비트 라인 구조물(375)을 형성할 수 있다. 일 실시예에 있어서, 비트 라인 구조물(375)은 상기 제1 방향을 따라 복수 개로 형성될 수 있고, 상기 제2 방향으로 연장될 수 있다.
도 40을 참조하면, 비트 라인 구조물(375) 및 제1 층간 절연막(320)을 커버하는 제3 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(375)의 측벽을 커버하는 제3 스페이서(367)를 형성할 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 질화물을 포함할 수 있다.
이후, 제1 층간 절연막(320) 상에 비트 라인 구조물(375) 및 제3 스페이서(367)를 커버하는 제2 층간 절연막(380)을 형성할 수 있다. 이때, 제2 층간 절연막(380)은 제1 트렌치(325)의 나머지 부분도 채울 수 있다. 제2 층간 절연막(380)은 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있고, CMP 공정을 통해 제2 층간 절연막(380)의 상부를 평탄화하여 제2 캐핑 패턴(365) 상면을 노출시킬 수 있다. 제2 층간 절연막(380)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 41 및 42를 참조하면, 제1 및 제2 층간 절연막들(320, 380)을 부분적으로 식각하여, 제2 불순물 영역들(303) 및 소자 분리 패턴(302)의 일부를 노출시키는 제2 트렌치(387)를 형성할 수 있다. 이에 따라, 제1 및 제2 층간 절연막들(320, 380)은 제1 및 제2 절연 패턴들(327, 385)로 변환되어 게이트 구조물(319) 상에 잔류할 수 있다.
일 실시예에 있어서, 제2 트렌치(387)는 상기 제1 방향을 따라 복수 개로 형성될 수 있고, 각 제2 트렌치들(387)은 상기 제2 방향을 따라 연장될 수 있다.
도 43 및 44를 참조하면, 제2 트렌치들(387) 사이의 공간에 블로킹 패턴(390)을 형성할 수 있다. 블로킹 패턴(390)은 제2 절연 패턴들(385) 사이의 공간에서 상기 제1 방향으로 연장될 수 있고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 블로킹 패턴(390)은 상기 노출된 제2 불순물 영역들(303), 소자 분리 패턴(302)의 일부, 제1 절연 패턴(327)의 측벽, 제2 절연 패턴(385)의 상면 및 측벽, 및 제2 캐핑 패턴(365)의 상면을 커버하는 블로킹 막을 형성하고, 이에 대해 평탄화 공정을 수행하여 제2 절연 패턴(385)의 상면이 노출될 때까지 평탄화한 후, 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여 형성될 수 있다. 이에 따라, 소자 분리 패턴(302) 상면의 일부 및 제2 불순물 영역(303) 상면의 일부가 각각 노출될 수 있다.
블로킹 패턴(390)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 45를 참조하면, 제2 절연 패턴들(385) 사이의 공간 및 블로킹 패턴들(390) 사이의 공간을 채우며, 상기 노출된 제2 불순물 영역(303)의 상면에 접촉하도록 금속막(400)을 형성할 수 있다. 이때, 금속막(400)은 비트 라인 구조물(375), 제2 절연 패턴(385) 및 블로킹 패턴(390)을 적어도 부분적으로 덮을 수 있다.
금속막(400)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속, 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 예를 들어, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 원자층 증착(ALD) 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 46 및 47을 참조하면, 도 1 내지 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 통해 금속막(400)을 패터닝하여 랜딩 패드(405)를 형성할 수 있다. 이때, 랜딩 패드(405)의 하부에 위치하는 금속막(400) 부분은 콘택 플러그로 지칭될 수 있다.
예시적인 실시예들에 있어서, 랜딩 패드(405)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 상기 복수 개의 랜딩 패드들(405)은 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 랜딩 패드들(405) 사이에는 제3 트렌치(407)가 형성될 수 있으며, 제3 트렌치(407)가 형성될 때 비트 라인 구조물(375)의 제2 캐핑 패턴(365), 제3 스페이서(367), 제2 절연 패턴(385) 및 블로킹 패턴(390)의 일부도 제거될 수 있다.
랜딩 패드(405)는 상기 금속막(400) 상에 제3 및 제4 마스크 막들을 형성한 후, 상기 제4 마스크 막에 두 번의 패터닝 공정을 수행하여 제4 마스크 패턴을 형성하고, 상기 제4 마스크 패턴에 대해 트리밍 공정을 수행하여 상기 제4 마스크 패턴에 비해 장단비가 조절된 제4 마스크를 형성하고, 상기 제4 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제3 마스크(도시되지 않음)를 형성하고, 상기 금속막(400)에 상기 제3 마스크를 식각 마스크로 사용하는 식각 공정을 통하여 형성될 수 있으며, 이에 따라 랜딩 패드(405)의 장단비도 조절될 수 있다. 따라서, 랜딩 패드들(405)은 서로 접촉하지 않도록 형성될 수 있으며, 전기적 쇼트에 의한 신뢰성 약화를 방지할 수 있다.
예시적인 실시예들에 있어서, 랜딩 패드(405)는 상부에서 보았을 때, 상대적으로 긴 장축 및 상대적으로 짧은 단축을 갖는 타원 형상을 가질 수 있다.
이와는 달리, 랜딩 패드(405)는 상부에서 보았을 때, 상대적으로 긴 대각선 및 상대적으로 짧은 대각선을 갖는 마름모 형상을 가질 수도 있다. 이때, 상기 마름모 형상은 각 꼭지점 부분들이 라운드진 마름모 형상일 수 있다,
도 48을 참조하면, 제3 트렌치(407)를 채우며 순차적으로 적층된 제3 및 제4 층간 절연막들(420, 430)을 포함하는 층간 절연막 구조물(440)을 형성한 후, 랜딩 패드(405)의 상면과 접촉하는 커패시터(490)를 형성할 수 있다.
층간 절연막 구조물(440)은 제3 트렌치(407)의 저면 및 측벽 상에 제3 층간 절연막(420)을 형성한 후, 제3 층간 절연막(420) 상에 제3 트렌치(407)의 나머지 부분을 채우는 제4 층간 절연막(430)을 형성함으로써 형성될 수 있다. 이때, 제3 및 제4 층간 절연막들(420, 430)은 예를 들어, 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 랜딩 패드(405) 및 층간 절연막 구조물(440) 상에 식각 저지막(450) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 랜딩 패드(405)의 상면을 부분적으로 노출시키는 제4 트렌치(도시하지 않음)를 형성할 수 있다.
상기 제4 트렌치의 측벽, 노출된 랜딩 패드(405)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제4 트렌치의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 랜딩 패드(405)의 상면에는 실린더형(cylindrical) 하부 전극(460)이 형성될 수 있다. 이와는 달리, 상기 제4 트렌치를 전부 채우는 필러형(pillar) 하부 전극(460)이 형성될 수도 있다.
이후, 하부 전극(460)의 표면 및 식각 저지막(450) 상에 유전막(470)을 형성하고, 유전막(470) 상에 상부 전극(480)을 형성함으로써, 하부 전극(460), 유전막(470) 및 상부 전극(480)을 각각 포함하는 커패시터(490)를 형성할 수 있다.
예시적인 실시예들에 있어서, 하부 전극(460) 및 상부 전극(480)은 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 예를 들어 도핑된 폴리실리콘 또는 금속을 포함하도록 형성될 수 있다. 유전막(470)은 실리콘 산화물, 금속 산화물 등의 산화물 및/또는 실리콘 질화물, 금속 질화물 등의 질화물을 포함하도록 형성될 수 있으며, 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
이어, 커패시터(490)를 커버하는 제5 층간 절연막(500)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이 상기 반도체 장치의 제조 방법에서, 상기 제3 마스크를 식각 마스크로 사용하는 식각 공정을 통하여 랜딩 패드(405)를 형성하기 이전에, 상기 제4 마스크 막에 두 번의 패터닝 공정을 수행하여 제4 마스크 패턴을 형성한 후, 상기 제4 마스크 패턴에 트리밍 공정을 수행하여 이의 장단비 즉, 제4 마스크 패턴의 각 상대적으로 긴 대각선 및 상대적으로 짧은 대각선의 길이를 조절할 수 있다. 이에 따라, 상기 제4 마스크 패턴이 트리밍되어 형성된 제4 마스크를 식각 마스크로 사용하는 식각 공정을 통하여 형성된 제3 마스크의 장단비도 조절될 수 있고, 상기 장단비가 조절된 제3 마스크를 식각 마스크로 사용하는 식각 공정을 통하여 최종적으로 형성되는 랜딩 패드(405)의 장축 및 단축의 길이도 조절될 수 있으므로, 랜딩 패턴들(405)이 서로 접촉하여 전기적으로 연결되는 것을 방지할 수 있으며, 이를 포함하는 상기 반도체 장치의 신뢰성이 향상될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110: 타깃막
115: 타깃 패턴 120, 140: 제1 및 제2 마스크 막
145: 예비 제2 마스크 패턴 146: 제2 마스크 패턴
125, 147: 제1 및 제2 마스크
148a, 149a: 예비 제2 및 제4 개구 148b, 149b: 제2 및 제4 개구
130: 식각 저지막 128, 129: 제5 및 제6 개구
150, 160: 제1 및 제2 희생막 190, 200: 제4 및 제5 희생막
155, 195: 제1 및 제2 스페이서 157, 197: 제1 및 제2 개구
165, 180: 제2 및 제3 희생 패턴 205, 220: 제5 및 제6 희생 패턴
170: 제1 스페이서 마스크 막
175, 215: 제1 및 제2 스페이서 마스크
300: 기판 301, 303: 제1 및 제2 불순물 영역
302: 소자 분리 패턴 305: 액티브 패턴
313: 게이트 절연막 315: 게이트 전극
317: 제1 캐핑 패턴 319: 게이트 구조물
325: 제1 트렌치 327, 385: 제1 및 제2 절연 패턴
335, 355: 제1 및 제2 도전 패턴 345: 배리어 패턴
365: 제2 캐핑 패턴 367: 제3 스페이서
375: 비트 라인 구조물 390: 블로킹 패턴
400: 금속막 405: 랜딩 패드
420, 430: 제3 및 제4 층간 절연막 440: 층간 절연막 구조물
450: 식각 저지막 460: 하부 전극
470: 유전막 480: 상부 전극
490: 커패시터 500: 제5 층간 절연막

Claims (10)

  1. 타깃막 상에 제1 및 제2 마스크 막들을 형성하고;
    상기 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 상대적으로 긴 제1 대각선 및 상대적으로 짧은 제2 대각선을 갖는 마름모 형상의 제2 마스크 패턴을 형성하고;
    상기 마름모 형상의 제2 마스크 패턴에서 상기 제1 대각선의 양단에 대응하는 부분들을 상기 제2 대각선의 양단에 대응하는 부분들보다 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고;
    상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크를 형성하고; 그리고
    상기 타깃막에 상기 제1 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 타깃 패턴을 형성하는 것을 포함하는 패턴 형성 방법.
  2. 제1항에 있어서, 상기 제2 마스크는 상부에서 보았을 때, 상대적으로 긴 제3 대각선 및 상대적으로 짧은 제4 대각선을 갖고 각 꼭지점 부분들이 라운드진 마름모 형상이며,
    상기 제4 대각선의 길이에 대한 상기 제3 대각선의 길이의 비율이 1.4 미만인 패턴 형성 방법.
  3. 제2항에 있어서, 상기 타깃 패턴은 상부에서 보았을 때, 상대적으로 긴 장축 및 상대적으로 짧은 단축을 가지는 타원 형상이며,
    상기 단축의 길이에 대한 상기 장축의 길이의 비율이 1.4 미만인 패턴 형성 방법.
  4. 제1항에 있어서, 상기 제2 마스크 패턴은 제1 방향으로 연장되는 제1 개구 및 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 개구를 포함하는 패턴 형성 방법.
  5. 제1항에 있어서, 상기 제2 마스크 패턴을 형성하는 것은,
    상기 제2 마스크 막 상에 상기 제1 방향으로 각각 연장되는 라인 형상의 제1 스페이서들을 형성하고;
    상기 제1 스페이서들의 측벽을 커버하는 제3 희생 패턴을 형성하고;
    상기 제1 스페이서들을 제거하고; 그리고
    상기 제3 희생 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 예비 제2 마스크 패턴를 형성하는 것을 포함하는 패턴 형성 방법.
  6. 제5항에 있어서, 상기 제2 마스크 패턴을 형성하는 것은,
    상기 예비 제2 마스크 패턴 상에 상기 제2 방향으로 각각 연장되는 라인 형상의 제2 스페이서들을 형성하고;
    상기 제2 스페이서들의 측벽을 커버하는 제4 희생 패턴을 형성하고;
    상기 제2 스페이서들을 제거하고; 그리고
    상기 제4 희생 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 제2 마스크 패턴을 형성하는 것을 더 포함하는 패턴 형성 방법.
  7. 제5항에 있어서, 상기 제1 스페이서들을 형성하는 것은,
    상기 제2 마스크 막 상에 제1 희생막을 형성하고,
    상기 제1 희생막 상에 상기 제1 방향으로 연장되는 라인 형상의 제2 희생 패턴들을 형성하고;
    상기 제2 희생 패턴들을 커버하는 제1 스페이서 마스크 막을 상기 제1 희생막 상에 형성하고;
    상기 제1 스페이서 마스크 막을 이방성 식각하여 제1 스페이서 마스크를 형성하고; 그리고
    상기 제1 스페이서 마스크를 식각 마스크로 사용하여 상기 제1 희생막을 식각하는 것을 포함하는 패턴 형성 방법.
  8. 제6항에 있어서, 상기 제2 스페이서들을 형성하는 것은,
    상기 예비 제2 마스크 패턴 상에 제3 희생막을 형성하고,
    상기 제3 희생막 상에 상기 제2 방향으로 연장되는 라인 형상의 제4 희생 패턴들을 형성하고;
    상기 제4 희생 패턴들을 커버하는 제2 스페이서 마스크 막을 상기 제3 희생막 상에 형성하고;
    상기 제2 스페이서 마스크 막을 이방성 식각하여 제2 스페이서 마스크를 형성하고; 그리고
    상기 제2 스페이서 마스크를 식각 마스크로 사용하여 상기 제3 희생막을 식각하는 것을 포함하는 패턴 형성 방법.
  9. 제1 마스크 막 상에 형성된 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 마름모 형상의 제2 마스크 패턴을 형성하고;
    상기 마름모 형상의 상기 제2 마스크 패턴에서 상대적으로 긴 대각선의 양단에 대응하는 부분들을 상대적으로 짧은 대각선의 양단에 대응하는 부분들보다 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고; 그리고
    상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 마스크를 형성하는 것을 포함하는 패턴 형성 방법.
  10. 기판 상에 액티브 영역을 형성하고;
    상기 액티브 영역을 관통하는 게이트 구조물을 형성하고;
    상기 액티브 영역 상에 도전 구조물을 형성하고;
    상기 도전 구조물 상에 제1 마스크를 형성하여 이를 식각 마스크로 사용하여 상기 도전 구조물 상부를 식각함으로써 랜딩 패드를 형성하고; 그리고
    상기 랜딩 패드 상에 커패시터를 형성하는 것을 포함하며,
    상기 제1 마스크를 형성하는 것은,
    상기 도전 구조물 상에 제1 및 제2 마스크 막들을 형성하고;
    상기 제2 마스크 막을 패터닝하여 상부에서 보았을 때, 마름모 형상 혹은 각 꼭지점 부분들이 라운드진 마름모 형상의 제2 마스크 패턴을 형성하고;
    상기 제2 마스크 패턴에서 상대적으로 연장 길이가 더 긴 방향의 양단 부분들을 상대적으로 연장 길이가 더 짧은 양단 부분들에 비해 더 많이 식각하는 트리밍 공정을 수행하여 제2 마스크를 형성하고; 그리고
    상기 제1 마스크 막에 상기 제2 마스크를 식각 마스크로 사용하는 식각 공정을 수행하여 상기 제1 마스크를 형성하는 것을 포함하는 반도체 장치 제조 방법.
KR1020190001697A 2019-01-07 2019-01-07 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 KR20200085512A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190001697A KR20200085512A (ko) 2019-01-07 2019-01-07 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US16/509,792 US11043397B2 (en) 2019-01-07 2019-07-12 Method of forming a pattern and method of manufacturing a semiconductor device using the same
CN201911080316.5A CN111415861A (zh) 2019-01-07 2019-11-07 形成图案的方法和使用该方法制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190001697A KR20200085512A (ko) 2019-01-07 2019-01-07 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200085512A true KR20200085512A (ko) 2020-07-15

Family

ID=71404414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190001697A KR20200085512A (ko) 2019-01-07 2019-01-07 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US11043397B2 (ko)
KR (1) KR20200085512A (ko)
CN (1) CN111415861A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482525B2 (en) * 2020-12-21 2022-10-25 Nanya Technology Corporation Method for manufacturing semiconductor structure with capacitor landing pad
US20220270879A1 (en) * 2021-02-23 2022-08-25 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure
CN113035873B (zh) * 2021-03-08 2022-04-12 长鑫存储技术有限公司 半导体结构及其制作方法
EP4131354A4 (en) * 2021-03-18 2023-12-13 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ITS FORMATION METHOD

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040036857A (ko) 2002-10-25 2004-05-03 주식회사 하이닉스반도체 랜딩 플러그 콘택의 버텀 ｃｄ를 증가시키는 방법
KR100548996B1 (ko) 2003-07-14 2006-02-02 삼성전자주식회사 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법
KR100819673B1 (ko) * 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR20120004605A (ko) 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9852870B2 (en) 2011-05-23 2017-12-26 Corporation For National Research Initiatives Method for the fabrication of electron field emission devices including carbon nanotube field electron emisson devices
KR101929478B1 (ko) 2012-04-30 2018-12-14 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
KR101843442B1 (ko) 2012-06-21 2018-05-14 삼성전자주식회사 반도체 소자 제조 방법
KR101926027B1 (ko) 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
US8637363B1 (en) * 2012-12-18 2014-01-28 SK Hynix Inc. Methods of manufacturing a semiconductor device having a node array
KR102064265B1 (ko) * 2013-06-20 2020-01-09 삼성전자주식회사 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 도전성 패드 어레이 및 이를 포함하는 반도체 장치
US9589964B1 (en) * 2015-06-24 2017-03-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR102387944B1 (ko) * 2015-12-24 2022-04-18 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
KR102406726B1 (ko) 2016-04-25 2022-06-07 삼성전자주식회사 반도체 소자의 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102482061B1 (ko) 2016-12-16 2022-12-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102541483B1 (ko) * 2018-05-18 2023-06-09 삼성전자주식회사 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US11043397B2 (en) 2021-06-22
CN111415861A (zh) 2020-07-14
US20200219732A1 (en) 2020-07-09

Similar Documents

Publication Publication Date Title
KR102606784B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US9543308B2 (en) Semiconductor device
KR102407069B1 (ko) 반도체 장치 및 그 제조 방법
KR102280471B1 (ko) 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
US11037930B2 (en) Semiconductor devices
US11043397B2 (en) Method of forming a pattern and method of manufacturing a semiconductor device using the same
US20150111360A1 (en) Method of manufacturing a semiconductor device
KR20120057818A (ko) 반도체 장치 제조 방법
US11818876B2 (en) Method of manufacturing semiconductor device having reduced contact resistance between access transistors and conductive features
KR20200057289A (ko) 반도체 장치 및 그 제조 방법
KR20180079650A (ko) 반도체 소자 및 그 제조 방법.
KR20170011218A (ko) 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치
KR20130022872A (ko) 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
KR20180018239A (ko) 반도체 메모리 장치
KR20220036109A (ko) 반도체 장치
KR20220062959A (ko) 반도체 장치
KR20120126228A (ko) 패턴 형성 방법, 이를 이용한 반도체 소자의 제조 방법
US11842899B2 (en) Methods of cutting a fine pattern, methods of forming active patterns using the same, and methods of manufacturing a semiconductor device using the same
KR20230003928A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
KR20230059272A (ko) 반도체 장치
KR20230065576A (ko) 반도체 장치
KR20220143262A (ko) 반도체 장치의 제조 방법
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
KR20220073231A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal