KR102387944B1 - 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법 - Google Patents

패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법 Download PDF

Info

Publication number
KR102387944B1
KR102387944B1 KR1020150186780A KR20150186780A KR102387944B1 KR 102387944 B1 KR102387944 B1 KR 102387944B1 KR 1020150186780 A KR1020150186780 A KR 1020150186780A KR 20150186780 A KR20150186780 A KR 20150186780A KR 102387944 B1 KR102387944 B1 KR 102387944B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
forming
patterns
space
Prior art date
Application number
KR1020150186780A
Other languages
English (en)
Other versions
KR20170076479A (ko
Inventor
김대익
김은정
김봉수
박제민
황유상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150186780A priority Critical patent/KR102387944B1/ko
Priority to US15/291,780 priority patent/US9960039B2/en
Publication of KR20170076479A publication Critical patent/KR20170076479A/ko
Application granted granted Critical
Publication of KR102387944B1 publication Critical patent/KR102387944B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

패턴을 형성하기 위하여 기판 상의 피쳐층 위에 복수의 제1 라인 패턴과 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성한다. 복수의 제1 스페이스 매립 패턴 중 일부를 제거하여 제1 레벨 패턴층에서 단속적 또는 연속적으로 연장되는 제2 방향 패턴 공간을 형성한다. 제2 방향 패턴 공간을 채우는 제2 매립막을 형성하여 복수의 제1 라인 패턴과 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성한다. 망상 구조 패턴을 식각 마스크로 이용하여 피쳐층을 식각하여 복수의 홀을 가지는 피쳐 패턴을 형성한다.

Description

패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법 {Method of forming pattern and method of manufacturing integrated circuit device using the same}
본 발명의 기술적 사상은 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법에 관한 것으로, 특히 망상 구조의 식각 마스크를 이용한 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 포토리소그래피 공정에서의 해상 한계로 인하여 미세 선폭을 가지는 복수의 홀을 가지는 패턴을 형성하는 데 한계가 있다. 이에 따라 기존의 포토리소그래피 공정에서의 해상 한계 내에서 미세 선폭을 가지는 복수의 홀을 가지는 패턴을 형성하기 위한 다양한 시도가 있었으나, 지금까지 제안된 방법에서는 패턴의 CD (critical dimension) 편차가 커서 집적회로 소자의 제조 공정에 적용하기 어렵다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 배열된 복수의 홀을 가지는 미세 패턴을 CD 편차 없이 용이하게 형성할 수 있는 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 배열된 복수의 홀을 가지는 미세 패턴을 CD 편차 없이 용이하게 형성할 수 있는 패턴 형성 방법을 이용한 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서는 기판 상의 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성한다. 상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제1 레벨 패턴층에서 상기 제2 방향을 따라 단속적 또는 연속적으로 연장되는 제2 방향 패턴 공간을 형성한다. 상기 제2 방향 패턴 공간을 채우는 제2 매립막을 형성하여, 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성한다. 상기 복수의 제1 스페이스 매립 패턴의 남은 부분들을 제거하여 상기 망상 구조 패턴을 통해 상기 피쳐층을 노출시킨다. 상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하여 복수의 홀을 가지는 피쳐 패턴을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 망상 구조 패턴을 형성하는 단계는 상기 제2 방향 패턴 공간을 채우면서 상기 제1 레벨 패턴층을 덮는 제2 매립막을 형성하는 단계와, 상기 복수의 제1 스페이스 매립 패턴이 노출되도록 상기 제2 매립막의 상부를 평탄화하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 레벨 패턴층을 형성하는 단계에서, 상기 복수의 제1 라인 패턴을 형성한 후 상기 복수의 제1 스페이스 매립 패턴을 형성할 수 있다.
다른 일부 실시예들에서, 상기 제1 레벨 패턴층을 형성하는 단계에서, 상기 복수의 제1 스페이스 매립 패턴을 형성한 후 상기 복수의 제1 라인 패턴을 형성할 수 있다.
일부 실시예들에서, 상기 제1 레벨 패턴층을 형성하는 단계에서, 상기 복수의 제1 라인 패턴의 높이와, 상기 복수의 제1 스페이스 매립 패턴의 높이는 서로 다를 수 있다. 이 경우, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 상기 복수의 제1 라인 패턴을 형성하는 단계와, 상기 복수의 제1 라인 패턴 위에 상기 복수의 제1 스페이스 매립 패턴을 포함하는 제1 레벨 패턴을 형성하는 단계를 포함할 수 있다. 그리고, 상기 제1 레벨 패턴은 상기 복수의 제1 라인 패턴의 높이보다 더 큰 높이를 가지도록 형성될 수 있다. 또한, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 상기 복수의 제1 스페이스 매립 패턴을 형성하는 단계와, 상기 복수의 제1 스페이스 매립 패턴 위에 상기 복수의 제1 라인 패턴을 포함하는 제1 레벨 패턴을 형성하는 단계를 포함할 수 있다. 그리고, 상기 제1 레벨 패턴은 상기 복수의 제1 스페이스 매립 패턴의 높이보다 더 큰 높이를 가지도록 형성될 수 있다.
상기 제1 레벨 패턴층을 형성하는 단계에서, 상기 복수의 제1 라인 패턴의 상면과 상기 복수의 제1 스페이스 매립 패턴의 상면이 동일 평면 상에 있도록 평탄화된 상면을 가지는 상기 제1 레벨 패턴층을 형성할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 복수의 제1 라인 패턴과 상기 제2 매립막은 동일한 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 제2 방향은 상기 제1 방향과 예각으로 교차하는 방향일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 상기 복수의 제1 스페이스 매립 패턴에서만 상기 제2 라인 패턴 영역을 따라 일부를 제거하여 상기 제2 방향을 따라 단속적으로 연장되는 제2 방향 패턴 공간을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서는, 상기 제2 방향 패턴 공간을 형성하는 단계에서, 상기 제2 방향 패턴 공간은 상기 복수의 제1 라인 패턴 중 이웃하는 2 개의 제1 라인 패턴의 마주보는 2 개의 측벽에 의해 한정되는 폭을 가지는 복수의 패턴 공간을 포함하고, 상기 복수의 패턴 공간은 헥사고날 어레이 (hexagonal array)로 배열되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 제2 라인 패턴 영역을 따라 상기 복수의 제1 라인 패턴 중 일부와 상기 복수의 제1 스페이스 매립 패턴 중 일부를 제거하여 상기 제2 방향을 따라 연속적으로 연장되는 제2 방향 패턴 공간을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서, 상기 제2 방향 패턴 공간은 일정한 폭을 가지고 상기 제2 방향을 따라 연속적으로 연장될 수 있다. 그리고, 상기 제2 방향 패턴 공간은 상기 복수의 제1 라인 패턴 중 이웃하는 2 개의 제1 라인 패턴의 마주보는 2 개의 측벽에 의해 한정되는 부분과, 상기 복수의 제1 스페이스 매립 패턴 중 이웃하는 2 개의 제1 스페이스 매립 패턴의 마주보는 2 개의 측벽에 의해 한정되는 부분을 포함하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 패턴 형성 방법에서는, 상기 피쳐 패턴을 형성하는 단계에서 상기 복수의 홀이 헥사고날 어레이로 배열될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서는 기판 상의 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성한다. 상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제2 방향을 따라 연장되는 제2 방향 패턴 공간을 형성한다. 상기 제2 방향 패턴 공간을 제2 매립막으로 채워 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성한다. 상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 상기 복수의 제1 스페이스 매립 패턴 만을 제거하여 상기 제2 방향을 따라 단속적으로 연장되는 상기 제2 방향 패턴 공간을 형성할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와, 상기 피쳐층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 복수의 스페이서로 이루어지는 상기 복수의 제1 라인 패턴을 형성하는 단계와, 상기 복수의 제1 라인 패턴 위에 상기 복수의 제1 스페이스 매립 패턴을 포함하고 상기 복수의 제1 라인 패턴보다 더 큰 높이를 가지는 제1 스페이스 매립층을 형성하는 단계를 포함할 수 있다. 또한, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 제1 스페이스 매립층 위에 상부 마스크층을 형성하는 단계와, 상기 상부 마스크층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 스페이서층을 형성하는 단계와, 상기 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 스페이서층 및 상부 마스크층을 식각하여 상부 마스크 패턴을 형성하는 단계와, 상기 상부 마스크 패턴을 식각 마스크로 이용하여 상기 제1 스페이스 매립층 중 일부를 식각하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 복수의 제1 라인 패턴과 상기 제2 매립막은 실리콘 산화물로 이루어지고, 상기 제1 스페이스 매립층은 SOH (spin-on hardmask)로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 망상 구조 패턴을 형성하는 단계 후, 상기 피쳐층을 식각하는 단계 전에, 상기 복수의 제1 스페이스 매립 패턴의 남아 있는 부분들을 제거하여 상기 망상 구조 패턴을 통해 상기 피쳐층을 노출시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 제1 스페이스 매립층을 형성하는 단계와, 상기 제1 스페이스 매립층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와, 상기 제1 스페이스 매립층 위에서 상기 복수의 제1 기준 라인 패턴 각각의 양 측벽을 덮는 스페이서층을 형성하는 단계와, 상기 스페이서층 위에서 상기 복수의 제1 기준 라인 패턴 각각의 사이의 공간들을 채우는 복수의 제2 스페이스 매립층을 형성하는 단계와, 상기 복수의 제1 기준 라인 패턴 및 상기 복수의 제2 스페이스 매립층을 식각 마스크로 이용하여 상기 제1 스페이스 매립층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴을 형성하는 단계와, 상기 복수의 제1 스페이스 매립 패턴 각각의 사이의 공간에 하나씩 배치되는 상기 복수의 제1 라인 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 제1 레벨 패턴층 위에 상부 마스크층을 형성하는 단계와, 상기 상부 마스크층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 스페이서층을 형성하는 단계와, 상기 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 스페이서층 및 상부 마스크층을 식각하여 상부 마스크 패턴을 형성하는 단계와, 상기 상부 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 제1 스페이스 매립 패턴 중 일부를 식각하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 복수의 제1 라인 패턴과 상기 제2 매립막은 SOH로 이루어지고, 상기 제1 스페이스 매립층은 실리콘 산화물로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법은 상기 기판 상의 피쳐층 위에 상기 제1 레벨 패턴층을 형성하는 단계 전에, 상기 피쳐층 위에 하부 마스크층을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 제1 레벨 패턴층은 상기 하부 마스크층 위에 형성될 수 있다. 또한, 상기 피쳐층을 식각하는 단계는 상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 하부 마스크층을 식각하여 상기 피쳐층을 노출시키는 하부 마스크 패턴을 형성하는 단계와, 상기 하부 마스크 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하여 복수의 홀을 가지는 피쳐 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 스페이스 매립 패턴 및 상기 복수의 제1 스페이스 매립 패턴을 함께 제거하여 상기 제2 방향을 따라 연속적으로 연장되는 상기 제2 방향 패턴 공간을 형성할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 제1 라인층을 형성하는 단계와, 상기 제1 라인층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와, 상기 제1 라인층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 제1 스페이서층을 형성하는 단계와, 상기 제1 스페이서층을 식각 마스크로 이용하여 상기 제1 라인층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴을 형성하는 단계와, 상기 복수의 제1 라인 패턴 각각의 사이의 공간을 채우는 상기 복수의 제1 스페이스 매립 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 제1 레벨 패턴층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 제2 스페이서층을 형성하는 단계와, 상기 제2 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 제2 스페이서층의 일부, 상기 복수의 제1 라인 패턴의 일부, 및 상기 복수의 제1 스페이스 매립 패턴의 일부를 식각하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 복수의 제1 라인 패턴과 상기 제2 매립막은 폴리실리콘으로 이루어지고, 상기 복수의 제1 스페이스 매립 패턴은 산화막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 패턴 형성 방법에서, 상기 피쳐층을 식각하는 단계는 상기 피쳐층에 헥사고날 어레이로 배열되는 복수의 홀을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 몰드층을 형성한다. 상기 몰드층 위에 피쳐층을 형성한다. 상기 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성한다. 상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제2 방향을 따라 연장되는 제2 방향 패턴 공간을 형성한다. 상기 제2 방향 패턴 공간을 제2 매립막으로 채워 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성한다. 상기 망상 구조 패턴을 통해 상기 복수의 제1 스페이스 매립 패턴을 제거하여 상기 피쳐층을 노출시킨다. 상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성한다. 상기 피쳐 패턴을 식각 마스크로 이용하여 상기 몰드층을 식각하여, 상기 몰드층을 관통하는 복수의 홀을 형성한다. 상기 복수의 홀 내에 복수의 전극을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 복수의 홀은 헥사고날 어레이로 배열되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 적어도 일부를 제거하여 상기 제2 방향을 따라 단속적으로 또는 연속적으로 연장되는 상기 제2 방향 패턴 공간을 형성할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 방향은 상기 제1 방향과 예각으로 교차하는 방향일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제1 레벨 패턴층을 형성하는 단계는 상기 피쳐층 위에 제1 라인층을 형성하는 단계와, 상기 제1 라인층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와, 상기 제1 라인층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 제1 스페이서층을 형성하는 단계와, 상기 제1 스페이서층을 식각 마스크로 이용하여 상기 제1 라인층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴을 형성하는 단계와, 상기 복수의 제1 라인 패턴 각각의 사이의 공간을 채우는 상기 복수의 제1 스페이스 매립 패턴을 형성하는 단계를 포함할 수 있다. 또한, 상기 제2 방향 패턴 공간을 형성하는 단계는 상기 제1 레벨 패턴층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 제2 스페이서층을 형성하는 단계와, 상기 제2 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와, 상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 제2 스페이서층의 일부, 상기 복수의 제1 라인 패턴의 일부, 및 상기 복수의 제1 스페이스 매립 패턴의 일부를 식각하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 패턴 형성 방법에 따르면, 기판 상의 피쳐층으로부터 제1 레벨 위에 제1 방향으로 상호 평행하게 연장되도록 형성되는 복수의 제1 라인 패턴과, 상기 피쳐층으로부터 상기 제1 레벨보다 더 높은 제2 레벨 위에 상기 제1 방향에 교차하는 제2 방향으로 상호 평행하게 연장되는 복수의 제2 라인 패턴을 식각 마스크로 이용하여 상기 피쳐층에 복수의 홀을 형성할 때 발생될 수 있는 패턴의 비대칭 현상을 방지할 수 있으며, 이에 따라 비대칭 구조로 인해 야기될 수 있는 식각 불균일 현상 및 패턴들의 위치에 따른 CD 편차 발생을 최소화할 수 있다. 따라서, 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 배열된 복수의 홀을 가지는 미세 패턴을 CD 편차 없이 용이하게 형성할 수 있다. 이에 따라, 상기 복수의 홀을 포함하는 피쳐 패턴을 이용하여 집적회로 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 규칙적으로 배열된 복수의 홀을 가지는 미세 패턴을 형성함으로써, 신뢰성이 향상된 집적회로 소자를 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부(essential parts) 사시도들이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법에 따라 형성된 예시적인 피쳐 패턴의 평면도이다.
도 4a 내지 도 4e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부 사시도들이다.
도 5a 내지 도 17c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 5a, 도 6a, ..., 도 17a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 5b, 도 6b, ..., 도 17b는 도 5a, 도 6a, ..., 도 17a의 B - B' 선 단면도, B1 - B1' 선 단면도, 및 B2 - B2' 선 단면도이다. 도 5c, 도 6c, ..., 도 17c는 도 5a, 도 6a, ..., 도 17a의 C - C' 선 단면도이다.
도 18a 내지 도 30c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 18a, 도 19a, ..., 도 30a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 18b, 도 19b, ..., 도 30b는 도 18a, 도 19a, ..., 도 30a의 B - B' 선 단면도이다. 도 18c, 도 19c, ..., 도 30c는 도 18a, 도 19a, ..., 도 30a의 C - C' 선, C1- C1' 선, 및 C2- C2' 선 단면도이다.
도 31a 내지 도 46c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 31a, 도 32a, ..., 도 46a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 31b, 도 32b, ..., 도 46b는 도 31a, 도 32a, ..., 도 46a의 B - B' 선, B1 - B1' 선, 및 B2 - B2' 선 단면도이다. 도 31c, 도 32c, ..., 도 46c는 도 31a, 도 32a, ..., 도 46a의 C - C' 선, C1- C1' 선, 및 C2- C2' 선 단면도이다.
도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 구현 가능한 예시적인 집적회로 소자의 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 48a 내지 도 48h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 복수의 하부 전극을 형성하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 49는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 시스템의 블록 다이어그램이다.
도 50은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2f는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부(essential parts) 사시도들이다.
도 1 및 도 2a를 참조하면, 공정 P10에서, 기판(110)상에 피쳐층 (feature layer)(120)을 형성한다.
상기 기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 피쳐층(120)은 절연막 또는 도전막일 수 있다. 예를 들면, 상기 피쳐층(120)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1 및 도 2a를 참조하면, 공정 P20에서, 기판(110) 상의 피쳐층(120) 위에 제1 레벨 패턴층(130)을 형성한다.
상기 제1 레벨 패턴층(130)은 제1 피치(P1)를 가지고 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 라인 패턴(132)과, 제2 피치(P2)를 가지고 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴(134)을 포함한다. 상기 제1 레벨 패턴층(130)에서, 상기 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)은 제1 방향 (Y 방향)에 직교하는 방향 (X 방향)을 따라 하나씩 교대로 배치되도록 형성될 수 있다.
일부 실시예들에서, 제1 피치(P1) 및 제2 피치(P2)는 서로 동일할 수 있다.
일부 실시예들에서, 상기 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)은 X 방향의 폭이 서로 동일할 수 있다. 다른 일부 실시예들에서, 상기 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)은 X 방향의 폭이 서로 다를 수 있다.
일부 실시예들에서, 상기 제1 레벨 패턴층(130)을 형성하기 위하여, 복수의 제1 라인 패턴(132)을 형성한 후 복수의 제1 스페이스 매립 패턴(134)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 제1 레벨 패턴층(130)을 형성하기 위하여, 복수의 제1 스페이스 매립 패턴(134)을 형성한 후 복수의 제1 라인 패턴(132)을 형성할 수 있다.
상기 제1 레벨 패턴층(130)은 제1 높이(HT1)를 가질 수 있다. 또한, 상기 복수의 제1 라인 패턴(132)의 상면과 상기 복수의 제1 스페이스 매립 패턴(134)의 상면이 동일 평면 상에 있도록 상기 제1 레벨 패턴층(130)은 평탄화된 상면을 가질 수 있다.
도 2a에서는 복수의 제1 라인 패턴(132)의 높이와, 복수의 제1 스페이스 매립 패턴(134)의 높이가 대략 동일한 경우를 예시하였으나, 본 발명의 기술적 사상은 도면에 예시한 바에 한정되는 것은 아니다. 경우에 따라, 복수의 제1 라인 패턴(132)의 높이와 복수의 제1 스페이스 매립 패턴(134)의 높이는 서로 다를 수 있다. 예를 들면, 상기 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134) 중 적어도 하나는 상기 제1 높이(HT1)보다 더 높은 레벨까지 Z 방향으로 연장될 수 있다.
일부 실시예들에서, 상기 제1 레벨 패턴층(130)을 형성하기 위하여, 상기 피쳐층(120) 위에 복수의 제1 라인 패턴(132)을 먼저 형성한 후, 상기 복수의 제1 라인 패턴(132) 위에 상기 복수의 제1 스페이스 매립 패턴(134)을 포함하는 평탄화된 제1 레벨 패턴(도시 생략)을 형성할 수 있다. 상기 평탄화된 제1 레벨 패턴은 상기 복수의 제1 라인 패턴(132)의 높이보다 더 큰 높이를 가지도록 형성될 수 있다.
다른 일부 실시예들에서, 상기 제1 레벨 패턴층(130)을 형성하기 위하여, 상기 피쳐층(120) 위에 복수의 제1 스페이스 매립 패턴(134)을 먼저 형성한 후, 상기 복수의 제1 스페이스 매립 패턴(134) 위에 상기 복수의 제1 라인 패턴(132)을 포함하는 평탄화된 제1 레벨 패턴(도시 생략)을 형성할 수 있다. 상기 평탄화된 제1 레벨 패턴은 상기 복수의 제1 스페이스 매립 패턴(134)의 높이보다 더 큰 높이를 가지도록 형성될 수 있다.
상기 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)은 실리콘 산화막, 탄소 함유막, 폴리실리콘막, 및 실리콘 질화막 중에서 선택되는 서로 다른 막으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 상기 탄소 함유막은 SOH (spin-on hardmask) 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 SOH 막은 상기 SOH 막의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체를 포함할 수 있다. 일부 실시예들에서, 상기 복수의 제1 라인 패턴(132)은 실리콘 산화막으로 이루어지고, 상기 복수의 제1 스페이스 매립 패턴(134)은 SOH 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 제1 라인 패턴(132)은 폴리실리콘 막으로 이루어지고, 상기 복수의 제1 스페이스 매립 패턴(134)은 실리콘 산화막으로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상기 복수의 제1 라인 패턴(132)은 SOH 막으로 이루어지고, 상기 복수의 제1 스페이스 매립 패턴(134)은 실리콘 산화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
도 1 및 도 2b를 참조하면, 공정 P30에서, 복수의 제1 스페이스 매립 패턴(134) 중 제1 방향 (Y 방향)과 교차하는 제2 방향 (D2 방향)을 따라 연장되는 제2 라인 패턴 영역(140A)에 있는 부분들을 제거하여, 상기 제1 레벨 패턴층(130)에서 제2 방향 (D2 방향)을 따라 단속적으로 연장되는 복수의 제2 방향 패턴 공간(134H1)을 형성한다.
본 예에서, 제2 방향 (D2 방향)은 제1 방향 (Y 방향)과 예각을 이루도록 교차하는 방향으로 예시하였으나, 본 발명의 기술적 사상은 도면에 예시한 바에 한정되지 않는다. 예를 들면, 제2 방향 (D2 방향)은 제1 방향 (Y 방향)과 직각으로 교차하는 방향 (X 방향)일 수도 있다.
일부 실시예들에서, 제2 방향 패턴 공간(134H1)을 형성하기 위하여 상기 제1 레벨 패턴층(130) 위에 상기 제2 라인 패턴 영역(140A)을 노출시키는 마스크 패턴(도시 생략)를 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하고, 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)의 식각 선택비 차이를 이용하여, 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134) 중 복수의 제1 스페이스 매립 패턴(134)에서만 상기 제2 라인 패턴 영역(140A)을 따라 일부를 제거할 수 있다. 상기 제1 스페이스 매립 패턴(134)의 일부를 제거하기 위하여 건식 식각 또는 습식 식각 공정을 수행할 수 있다.
상기 제2 방향 패턴 공간(134H1)이 형성된 후, 상기 제2 방향 패턴 공간(134H1)을 통해 피쳐층(120)의 상면이 노출될 수 있다.
상기 복수의 제2 방향 패턴 공간(134H1)은 각각 제2 방향 (D2 방향)에서, 복수의 제1 라인 패턴(132) 중 이웃하는 2 개의 제1 라인 패턴(132)의 마주보는 2 개의 측벽에 의해 한정되는 폭(W1)을 가질 수 있다. 상기 복수의 제2 방향 패턴 공간(134H1)은 X-Y 평면에서 헥사고날 어레이 (hexagonal array)로 배열되도록 형성될 수 있다.
도 1 및 도 2c를 참조하면, 공정 P40에서, 제2 방향 패턴 공간(134H1) (도 2c 참조)을 채우는 제2 매립막(140)을 형성한다.
상기 제2 매립막(140)은 상기 제2 방향 패턴 공간(134H1)을 채우기에 충분한 두께로 형성될 수 있으며, 복수의 제1 라인 패턴(132)의 상면과 상기 복수의 제1 스페이스 매립 패턴(134)의 상면을 덮도록 형성될 수 있다.
상기 제2 매립막(140)은 복수의 제1 라인 패턴(132)의 구성 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 제2 매립막(140)은 실리콘 산화막, 탄소 함유막, 폴리실리콘막, 또는 실리콘 질화막으로 이루어질 수 있다.
도 1 및 도 2d를 참조하면, 공정 P50에서, 복수의 제1 스페이스 매립 패턴(134)이 노출되도록 제2 매립막(140)의 상부를 평탄화하여, 복수의 제1 라인 패턴(132)과 평탄화된 제2 매립막(140)의 조합으로 이루어지는 망상 구조 패턴(142)을 형성한다.
상기 망상 구조 패턴(142)을 형성하기 위하여, 제2 매립막(140)이 형성된 도 2c의 결과물을 CMP (chemical mechanical polishing) 공정 또는 에치백 (etchback) 공정을 이용하여 평탄화할 수 있다. 그 결과, 상기 평탄화 공정 후 얻어진 결과물에서 복수의 제1 스페이스 매립 패턴(134)의 상면이 망상 구조 패턴(142)을 통해 노출될 수 있다.
상기 평탄화 공정 후 얻어진 망상 구조 패턴(142)은 제2 높이(HT2)를 가질 수 있다. 상기 제2 높이(HT2)는 도 2a에 예시한 제1 레벨 패턴층(130)의 제1 높이(HT1)와 같거나 더 작을 수 있다.
도 1 및 도 2e를 참조하면, 공정 P60에서, 망상 구조 패턴(142)을 통해 노출되는 복수의 제1 스페이스 매립 패턴(134) (도 2d 참조)을 제거하여 상기 망상 구조 패턴(142)을 관통하는 복수의 식각 홀(142H)을 형성한다.
상기 복수의 식각 홀(142H)을 형성하기 위하여, 상기 망상 구조 패턴(142)을 구성하는 복수의 제1 라인 패턴(132) 및 평탄화된 제2 매립막(140)과, 복수의 제1 스페이스 매립 패턴(134)과의 식각 선택비 차이를 이용한 건식 식각 공정 또는 습식 식각 공정을 이용할 수 있다.
상기 복수의 식각 홀(142H)을 통해 피쳐층(120)의 상면이 노출될 수 있다.
도 1 및 도 2f를 참조하면, 공정 P70에서, 망상 구조 패턴(142) (도 2e 참조)을 식각 마스크로 이용하여, 복수의 식각 홀(142H) (도 2e 참조)을 통해 노출되는 피쳐층(120)을 식각하여 복수의 홀(120H1)을 가지는 피쳐 패턴(120P1)을 형성한다.
상기 피쳐층(120)을 식각하기 위하여 건식 식각 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
그 후, 상기 피쳐 패턴(120P1) 위에 남아 있는 불필요한 막들을 제거할 수 있다.
도 3은 도 2a 내지 도 2f를 참조하여 설명한 바와 같은 방법으로 형성한 피쳐 패턴(120P1)의 평면도이다.
도 2b를 참조하여 설명한 바와 같이, 제2 방향 패턴 공간(134H1)의 연장 방향을 제1 방향 (Y 방향)과 예각을 이루면서 교차하는 방향인 제2 방향 (D2 방향)으로 선택하고, 제1 방향 (Y 방향)과 제2 방향 (D2 방향)의 사잇각의 크기를 적절히 결정함으로써, 최종적으로 얻어진 피쳐 패턴(120P1)에 형성된 복수의 홀(120H1)이 도 3에서 점선(DL)으로 표시한 바와 같이 헥사고날 어레이 (hexagonal array)로 배열되도록 할 수 있다.
도 2a 내지 도 3을 참조하여 설명한 본 발명의 기술적 사상에 의한 예시적인 패턴 형성 방법에 따르면, 기판(110) 상의 피쳐층(120)에 복수의 홀(120H1)을 형성하기 위하여 피쳐층(120) 상의 동일 레벨에 형성되는 망상 구조 패턴(142)을 식각 마스크로 이용하여 상기 피쳐층(120)을 식각한다. 따라서, 피쳐층(120) 상의 서로 다른 레벨에 형성되는 복수의 라인 패턴을 이용하여 피쳐층(120)을 식각하는 경우와 달리, 상기 피쳐층(120)에 복수의 홀(120H1)을 형성할 때 패턴의 비대칭 현상이 발생되는 것을 방지할 수 있으며, 피쳐층(120)에 형성되는 복수의 홀(120H1)의 CD 편차 발생을 억제할 수 있다. 이에 따라, 상기 복수의 홀(120H1)을 포함하는 피쳐 패턴(120P1)을 이용하여 집적회로 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 규칙적으로 배열된 복수의 홀을 가지는 미세 패턴을 형성함으로써, 신뢰성이 향상된 집적회로 소자를 구현할 수 있다.
도 4a 내지 도 4e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부 사시도들이다. 도 4a 내지 도 4e를 참조하여 도 1에 예시한 패턴 형성 방법을 구현하기 위한 다른 예를 설명한다. 도 4a 내지 도 4e에 있어서, 도 2a 내지 도 2f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a를 참조하면, 도 2a를 참조하여 설명한 바와 같은 방법으로 기판(110)상에 피쳐층(120) 및 제1 레벨 패턴층(130)을 형성한다.
상기 제1 레벨 패턴층(130)은 교대로 하나씩 배치된 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)을 포함한다.
그 후, 제1 방향 (Y 방향)과 교차하는 제2 방향 (D2 방향)을 따라 연장되는 제2 라인 패턴 영역(140A) (도 2b 참조)을 따라 복수의 제1 라인 패턴(132) 중 일부와 복수의 제1 스페이스 매립 패턴(134) 중 일부를 제거하여, 제1 레벨 패턴층(130)에서 제2 방향 (D2 방향)을 따라 연속적으로 연장되는 라인 형상의 복수의 제2 방향 패턴 공간(134H2)을 형성한다.
일부 실시예들에서, 상기 복수의 제2 방향 패턴 공간(134H2)을 형성하기 위하여 상기 제1 레벨 패턴층(130) 위에 상기 제2 라인 패턴 영역(140A) (도 2b 참조)을 노출시키는 마스크 패턴(도시 생략)를 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 복수의 제1 라인 패턴(132) 및 복수의 제1 스페이스 매립 패턴(134)이 노출된 부분들을 건식 식각 또는 습식 식각에 의해 제거할 수 있다.
상기 제2 방향 패턴 공간(134H2)은 일정한 폭을 가지고 제2 방향 (D2 방향)을 따라 연속적으로 연장되도록 형성될 수 있다. 상기 제2 방향 패턴 공간(134H2)은 복수의 제1 라인 패턴(132) 중 이웃하는 2 개의 제1 라인 패턴(132)의 마주보는 2 개의 측벽에 의해 한정되는 부분과, 복수의 제1 스페이스 매립 패턴(134) 중 이웃하는 2 개의 제1 스페이스 매립 패턴(134)의 마주보는 2 개의 측벽에 의해 한정되는 부분을 포함할 수 있다.
상기 제2 방향 패턴 공간(134H2)이 형성된 후, 상기 제2 방향 패턴 공간(134H2)을 통해 피쳐층(120)의 상면이 노출될 수 있다.
도 4b를 참조하면, 도 2c를 참조하여 제2 매립막(140) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 제2 방향 패턴 공간(134H2) (도 4a 참조)을 채우는 제2 매립막(240)을 형성한다.
상기 제2 매립막(240)은 상기 제2 방향 패턴 공간(134H2)을 채우기에 충분한 두께로 형성될 수 있으며, 복수의 제1 라인 패턴(132)의 상면과 상기 복수의 제1 스페이스 매립 패턴(134)의 상면을 덮도록 형성될 수 있다.
상기 제2 매립막(240)의 구성 물질에 대한 상세한 사항은 도 2c를 참조하여 제2 매립막(140)에 대하여 설명한 바와 같다.
도 4c를 참조하면, 도 2d를 참조하여 설명한 바와 유사한 방법으로, 복수의 제1 스페이스 매립 패턴(134)이 노출되도록 제2 매립막(240)의 상부를 평탄화하여, 복수의 제1 라인 패턴(132)과 평탄화된 제2 매립막(240)의 조합으로 이루어지는 망상 구조 패턴(242)을 형성한다.
상기 망상 구조 패턴(242)을 형성하기 위하여, 제2 매립막(240)이 형성된 도 4b의 결과물을 CMP 공정 또는 에치백 공정을 이용하여 평탄화할 수 있다. 그 결과, 상기 평탄화 공정 후 얻어진 결과물에서 복수의 제1 스페이스 매립 패턴(134)의 상면이 망상 구조 패턴(242)을 통해 노출될 수 있다.
상기 평탄화 공정 후 얻어진 망상 구조 패턴(242)에 대한 상세한 구성은 도 2d를 참조하여 망상 구조 패턴(142)에 대하여 설명한 바와 같다.
도 4d를 참조하면, 도 2e를 참조하여 설명한 바와 유사한 방법으로 망상 구조 패턴(242)을 통해 노출되는 복수의 제1 스페이스 매립 패턴(134) (도 4c 참조)을 제거하여 상기 망상 구조 패턴(242)을 관통하는 복수의 식각 홀(242H)을 형성한다.
상기 복수의 식각 홀(242H)을 형성하기 위하여, 상기 망상 구조 패턴(242)을 구성하는 복수의 제1 라인 패턴(132) 및 평탄화된 제2 매립막(240)과, 복수의 제1 스페이스 매립 패턴(134)과의 식각 선택비 차이를 이용한 건식 식각 공정 또는 습식 식각 공정을 이용할 수 있다.
상기 복수의 식각 홀(242H)을 통해 피쳐층(120)의 상면이 노출될 수 있다.
도 4e를 참조하면, 도 2f를 참조하여 설명한 바와 유사한 방법으로 망상 구조 패턴(242) (도 4d 참조)을 식각 마스크로 이용하여, 복수의 식각 홀(242H) (도 4d 참조)을 통해 노출되는 피쳐층(120)을 식각하여 복수의 홀(120H2)을 가지는 피쳐 패턴(120P2)을 형성한다.
그 후, 상기 피쳐 패턴(120P2) 위에 남아 있는 불필요한 막들을 제거할 수 있다.
도 4a 내지 도 4e를 참조하여 설명한 바와 같은 방법으로 형성한 피쳐 패턴(120P2)에 형성된 복수의 홀(120H2)은 도 3에 예시한 바와 같이 X-Y 평면에서 헥사고날 어레이로 배열될 수 있다.
도 4a 내지 도 4e를 참조하여 설명한 본 발명의 기술적 사상에 의한 예시적인 패턴 형성 방법에 따르면, 기판(110) 상의 피쳐층(120)에 복수의 홀(120H2)을 형성하기 위하여 피쳐층(120) 상의 동일 레벨에 형성되는 망상 구조 패턴(242)을 식각 마스크로 이용하여 상기 피쳐층(120)을 식각한다. 따라서, 피쳐층(120) 상의 서로 다른 레벨에 형성되는 복수의 라인 패턴을 이용하여 피쳐층(120)을 식각하는 경우와 달리, 상기 피쳐층(120)에 복수의 홀(120H2)을 형성할 때 패턴의 비대칭 현상이 발생되는 것을 방지할 수 있으며, 피쳐층(120)에 형성되는 복수의 홀(120H2)의 CD 편차 발생을 억제할 수 있다. 이에 따라, 상기 복수의 홀(120H2)을 포함하는 피쳐 패턴(120P2)을 이용하여 집적회로 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지고 고밀도로 규칙적으로 배열된 복수의 홀을 가지는 미세 패턴을 형성함으로써, 신뢰성이 향상된 집적회로 소자를 구현할 수 있다.
이하, 도 2a 내지 도 4e를 참조하여 설명한 패턴 형성 방법들에 따라 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 선폭을 가지는 복수의 홀이 형성된 미세 패턴을 형성하기 위한 보다 구체적인 실시예들에 대하여 상세히 설명한다.
도 5a 내지 도 17c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 5a, 도 6a, ..., 도 17a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 5b, 도 6b, ..., 도 17b는 도 5a, 도 6a, ..., 도 17a의 B - B' 선 단면도, B1 - B1' 선 단면도, 및 B2 - B2' 선 단면도이다. 도 5c, 도 6c, ..., 도 17c는 도 5a, 도 6a, ..., 도 17a의 C - C' 선 단면도이다.
도 5a 내지 도 17c에 있어서, 도 2a 내지 도 4e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 내지 도 8c는 도 1의 공정 P10 및 공정 P20에 따라 기판(110) 상에 피쳐층(322, 324)을 형성하고, 상기 피쳐층(322, 324) 위에 도 2a를 참조하여 설명한 제1 레벨 패턴층(130)에 대응하는 제1 레벨 패턴층(330)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 5a 내지 도 5c를 참조하면, 기판(110) 상에 피쳐층(322, 324)을 형성하고, 상기 피쳐층(322, 324) 위에 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴(325)을 형성한다.
상기 복수의 제1 기준 라인 패턴(325)을 형성하기 위하여, 복수의 기준 마스크 패턴(326)을 식각 마스크로 이용할 수 있다. 도 5a에서는 복수의 기준 마스크 패턴(326)의 도시를 생략하였으며, 도 5b 및 도 5c에는 복수의 제1 기준 라인 패턴(325)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(326)이 도시되어 있다.
상기 피쳐층(322, 324)은 기판(110) 상에 차례로 적층된 제1 피쳐층(322) 및 제2 피쳐층(324)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 피쳐층(322)은 SOH 막으로 이루어지고, 상기 제2 피쳐층(324)은 SiON 막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 제1 기준 라인 패턴(325)은 SOH로 이루어지고, 상기 복수의 기준 마스크 패턴(326)은 SiON으로 이루어질 수 있다.
도 6a 내지 도 6c를 참조하면, 피쳐층(322, 324) 위에 복수의 제1 기준 라인 패턴(325)의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(332)을 형성한다.
일부 실시예들에서, 상기 스페이서층(332)은 실리콘 산화막으로 이루어질 수 있다. 상기 스페이서층(332)을 형성하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 7a 내지 도 7c를 참조하면, 스페이서층(332)을 에치백하여, 상기 스페이서층(332) 중 피쳐층(322, 324) 위에서 복수의 제1 기준 라인 패턴(325)의 양 측벽을 덮도록 남아 있는 복수의 스페이서로 이루어지는 복수의 제1 라인 패턴(332S)를 형성하고, 상기 복수의 제1 라인 패턴(332S)을 통해 노출되는 복수의 기준 마스크 패턴(326) 및 복수의 제1 기준 라인 패턴(325) (도 6a 내지 도 6c 참조)을 차례로 제거하여, 상기 복수의 제1 라인 패턴(332S) 각각의 사이를 통해 제2 피쳐층(324)의 상면을 노출시킨다.
상기 복수의 제1 라인 패턴(332S)은 도 2a에 예시한 복수의 제1 라인 패턴(132)에 대응할 수 있다.
도 8a 내지 도 8c를 참조하면, 복수의 제1 라인 패턴(332S)이 형성된 결과물을 덮는 평탄화된 제1 스페이스 매립층(334)과, 상기 평탄화된 제1 스페이스 매립층(334)을 덮는 상부 마스크층(335)을 형성한다.
상기 평탄화된 제1 스페이스 매립층(334)은 상기 복수의 제1 라인 패턴(332S) 각각의 사이에 하나씩 배치되는 복수의 제1 스페이스 매립 패턴(334A)을 포함한다. 상기 복수의 제1 라인 패턴(332S) 및 복수의 제1 스페이스 매립 패턴(334A)은 제1 레벨 패턴층(330)을 구성한다. 상기 제1 레벨 패턴층(330)은 도 2a에 예시한 제1 레벨 패턴층(130)에 대응할 수 있다.
일부 실시예들에서, 상기 평탄화된 제1 스페이스 매립층(334)은 SOH로 이루어지고, 상기 상부 마스크층(335)은 SiON으로 이루어질 수 있다.
도 9a 내지 도 13c는 도 1의 공정 P30에 따라 도 2b 참조하여 설명한 바와 유사하게 제1 레벨 패턴층(330)에 복수의 제2 방향 패턴 공간(334H1) (도 13a 내지 도 13c 참조)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 9a 내지 도 9c를 참조하면, 상부 마스크층(335) 위에 제2 방향 (D2 방향)으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴(336)을 형성한다.
상기 복수의 제2 기준 라인 패턴(336)을 형성하기 위하여, 복수의 기준 마스크 패턴(337)을 식각 마스크로 이용할 수 있다. 도 9a에서는 복수의 기준 마스크 패턴(337)의 도시를 생략하였으며, 도 9b 및 도 9c에는 복수의 제2 기준 라인 패턴(336)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(337)이 도시되어 있다.
일부 실시예들에서, 상기 복수의 제2 기준 라인 패턴(336)은 SOH로 이루어지고, 상기 복수의 기준 마스크 패턴(337)은 SiON으로 이루어질 수 있다.
도 10a 내지 도 10c를 참조하면, 상부 마스크층(335) 위에 복수의 제2 기준 라인 패턴(336)의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(338)을 형성한다.
일부 실시예들에서, 상기 스페이서층(338)은 실리콘 산화막으로 이루어질 수 있다. 상기 스페이서층(338)을 형성하기 위하여 ALD 공정을 이용할 수 있다.
도 11a 내지 도 11c를 참조하면, 스페이서층(338)이 형성된 결과물 상에서 복수의 제2 기준 라인 패턴(336) 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴(339)을 형성한다.
상기 복수의 더블링 패턴(339)은 상기 복수의 제2 기준 라인 패턴(336)의 구성 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 더블링 패턴(339) 및 복수의 제2 기준 라인 패턴(336)은 각각 SOH로 이루어질 수 있다.
상기 복수의 더블링 패턴(339)을 형성하기 위하여 상기 스페이서층(338) 위에 더블링층(도시 생략)을 형성한 후, 상기 스페이서층(338)이 노출될 때까지 상기 더블링층을 에치백할 수 있다.
도 12a 내지 도 12c를 참조하면, 복수의 제2 기준 라인 패턴(336) 및 복수의 더블링 패턴(339)을 식각 마스크로 이용하여 스페이서층(338)을 식각하여 상부 마스크층(335)을 노출시키고, 노출되는 상부 마스크층(335)을 식각하여 상부 마스크 패턴(335P)을 형성한다.
상기 상부 마스크 패턴(335P)을 형성하기 위한 식각 공정시 과도 식각을 수행하여, 도 12c에 예시한 바와 같이 평탄화된 제1 스페이스 매립층(334)의 상측 일부가 식각에 의해 제거될 수 있다.
그 후, 상기 평탄화된 제1 스페이스 매립층(334) 및 상부 마스크 패턴(335P) 상의 불필요한 막들을 제거할 수 있다.
도 13a 내지 도 13c를 참조하면, 상부 마스크 패턴(335P) (도 12a 내지 도 12c 참조)을 식각 마스크로 이용하여 평탄화된 제1 스페이스 매립층(334)을 식각하여, 복수의 제1 라인 패턴(332S) 중 일부를 노출시키는 복수의 제2 방향 패턴 공간(334H1)을 형성한다.
상기 복수의 제2 방향 패턴 공간(334H1)은 제2 방향(D2 방향)을 따라 단속적으로 연결되도록 형성될 수 있다. 상기 복수의 제2 방향 패턴 공간(334H1)을 통해 제2 피쳐층(324)의 상면 중 일부가 노출될 수 있다.
상기 복수의 제2 방향 패턴 공간(334H1)은 도 2b에 예시한 복수의 제2 방향 패턴 공간(134H1)에 대응할 수 있다.
도 14a 내지 도 14c는 도 1의 공정 P40에 따라 도 2c를 참조하여 설명한 제2 매립막(140)에 대응하는 제2 매립막(340)을 형성하는 과정을 설명하는 도면들이다.
도 14a 내지 도 14c를 참조하면, 평탄화된 제1 스페이스 매립층(334) 위에서 복수의 제2 방향 패턴 공간(334H1) (도 13b 및 도 13c 참조)을 채우는 제2 매립막(340)을 형성한다.
일부 실시예들에서, 상기 제2 매립막(340)은 실리콘 산화막으로 이루어질 수 있다.
도 15a 내지 도 15c는 도 1의 공정 P50에 따라 도 2d를 참조하여 설명한 바와 유사하게 제2 매립막(340)의 상부를 평탄화하여 복수의 제1 라인 패턴(332S)과 평탄화된 제2 매립막(340)의 조합으로 이루어지는 망상 구조 패턴(342)을 형성하는 과정을 설명하는 도면들이다.
도 15a 내지 도 15c를 참조하면, 복수의 제1 라인 패턴(332S)의 상면이 노출될 때까지 평탄화된 제1 스페이스 매립층(334) 및 제2 매립막(340) (도 14a 내지 도 14c 참조)을 더욱 평탄화하여, 상기 평탄화된 제1 스페이스 매립층(334) 중 복수의 제1 라인 패턴(332S) 각각의 사이에 하나씩 배치되는 복수의 제1 스페이스 매립 패턴(334A)이 남도록 하고, 상기 제2 매립막(340)은 높이를 낮추어 상기 복수의 제1 라인 패턴(332S)과 대략 동일 또는 유사한 높이를 갖도록 한다.
그 결과, 복수의 제1 라인 패턴(332S)과 평탄화된 제2 매립막(340)의 조합으로 이루어지는 망상 구조 패턴(342)이 얻어질 수 있다. 상기 망상 구조 패턴(342)을 통해 복수의 제1 스페이스 매립 패턴(334A)의 상면이 노출될 수 있다.
일부 실시예들에서, 상기 평탄화된 제1 스페이스 매립층(334) 및 제2 매립막(340) (도 14a 내지 도 14c 참조)을 평탄화하기 위하여 CMP 공정 또는 에치백 공정을 이용할 수 있다.
도 16a 내지 도 16c는 도 1의 공정 P60에 따라 도 2e를 참조하여 설명한 바와 유사하게 망상 구조 패턴(342)을 통해 노출되는 복수의 제1 스페이스 매립 패턴(334) (도 15a 참조)을 제거하여 상기 망상 구조 패턴(342)을 관통하는 복수의 식각 홀(342H)을 형성하는 과정을 설명하는 도면들이다.
상기 복수의 제1 스페이스 매립 패턴(334)을 제거하기 위하여 상기 복수의 제1 스페이스 매립 패턴(334)과 상기 망상 구조 패턴(342)과의 식각 선택비 차이를 이용한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 17a 내지 도 17c는 도 1의 공정 P70에 따라 도 2f를 참조하여 설명한 바와 유사하게 망상 구조 패턴(342) (도 16a 참조)을 식각 마스크로 이용하여, 복수의 식각 홀(342H) (도 16a 참조)을 통해 노출되는 피쳐층(322, 324)을 식각하여 복수의 홀(320H)을 가지는 피쳐 패턴(322P, 324P)을 형성하는 과정을 설명하는 도면들이다.
도 17a 내지 도 17c를 참조하면, 상기 망상 구조 패턴(342)을 식각 마스크로 이용하여, 복수의 식각 홀(342H) (도 16a 참조)을 통해 노출되는 제2 피쳐층(324)을 식각하여 제2 피쳐 패턴(324P)을 형성한 후, 상기 제2 피쳐 패턴(324P)을 식각 마스크로 이용하여 제1 피쳐층(322)을 식각하여 제1 피쳐 패턴(322P)을 형성할 수 있다. 그 후, 상기 제2 피쳐 패턴(324P) 위에 남아 있는 불필요한 막들을 제거할 수 있다.
상기 제1 피쳐 패턴(322P) 및 제2 피쳐 패턴(324P)은 도 3에 예시한 피쳐 패턴(120P1)에 대응할 수 있다. 상기 피쳐 패턴(322P, 324P)에 형성된 복수의 홀(320H)은 X-Y 평면에서 헥사고날 어레이로 배열될 수 있다.
도 18a 내지 도 30c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 18a, 도 19a, ..., 도 30a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 18b, 도 19b, ..., 도 30b는 도 18a, 도 19a, ..., 도 30a의 B - B' 선 단면도이다. 도 18c, 도 19c, ..., 도 30c는 도 18a, 도 19a, ..., 도 30a의 C - C' 선, C1- C1' 선, 및 C2- C2' 선 단면도이다.
도 18a 내지 도 30c에 있어서, 도 2a 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a 내지 도 21c는 도 1의 공정 P20에 따라 기판(110) 상에 형성된 피쳐층(420) 위에 도 2a를 참조하여 설명한 제1 레벨 패턴층(130)에 대응하는 제1 레벨 패턴층(430)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 18a 내지 도 18c를 참조하면, 기판(110) 상에 피쳐층(420)을 형성하고, 상기 피쳐층(420) 위에 제1 라인층(432)을 형성하고, 상기 제1 라인층(432) 위에 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴(325)을 형성한다.
일부 실시예들에서, 상기 피쳐층(420)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SOH, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 라인층(432)은 폴리실리콘으로 이루어질 수 있다.
상기 복수의 제1 기준 라인 패턴(325)을 형성하기 위하여, 복수의 기준 마스크 패턴(326)을 식각 마스크로 이용할 수 있다. 도 18a에서는 복수의 기준 마스크 패턴(326)의 도시를 생략하였으며, 도 18b에는 복수의 제1 기준 라인 패턴(325)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(326)이 도시되어 있다.
도 19a 내지 도 19c를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 바와 유사하게, 제1 라인층(432) 위에 복수의 제1 기준 라인 패턴(325)의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(332)을 형성한다.
도 20a 내지 도 20c를 참조하면, 스페이서층(332)을 식각 마스크로 이용하여 제1 라인층(432)을 식각하여, 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 라인 패턴(432P)을 형성한다.
상기 복수의 제1 라인 패턴(432P)은 도 2a에 예시한 복수의 제1 라인 패턴(132)에 대응할 수 있다.
도 21a 내지 도 21c를 참조하면, 복수의 제1 라인 패턴(432P) 각각의 사이의 공간을 채우면서 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴(434)을 형성한다.
상기 복수의 제1 라인 패턴(432P) 및 복수의 제1 스페이스 매립 패턴(434)은 제1 레벨 패턴층(430)을 구성한다. 상기 제1 레벨 패턴층(430)은 도 2a에 예시한 제1 레벨 패턴층(130)에 대응할 수 있다.
일부 실시예들에서, 상기 복수의 제1 스페이스 매립 패턴(434)은 실리콘 산화물로 이루어질 수 있다.
도 22a 내지 도 26c는 도 1의 공정 P30에 따라 도 4a를 참조하여 설명한 바와 유사하게 제1 레벨 패턴층(430)에 복수의 제2 방향 패턴 공간(434H2)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 22a 내지 도 22c를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 방법으로, 제1 레벨 패턴층(430) 위에 제2 방향 (D2 방향)으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴(336)을 형성한다.
상기 복수의 제2 기준 라인 패턴(336)을 형성하기 위하여, 복수의 기준 마스크 패턴(337)을 식각 마스크로 이용할 수 있다. 도 22a에서는 복수의 기준 마스크 패턴(337)의 도시를 생략하였으며, 도 22b 및 도 22c에는 복수의 제2 기준 라인 패턴(336)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(337)이 도시되어 있다.
일부 실시예들에서, 상기 복수의 제2 기준 라인 패턴(336)은 SOH로 이루어지고, 상기 복수의 기준 마스크 패턴(337)은 SiON으로 이루어질 수 있다.
도 23a 내지 도 23c를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 유사한 방법으로, 제1 레벨 패턴층(430) 위에 복수의 제2 기준 라인 패턴(336)의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(338)을 형성한다.
도 24a 내지 도 24c를 참조하면, 도 11a 내지 도 11c를 참조하여 설명한 바와 유사한 방법으로, 스페이서층(338)이 형성된 결과물 상에서 복수의 제2 기준 라인 패턴(336) 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴(339)을 형성한다.
도 25a 내지 도 25c를 참조하면, 복수의 제2 기준 라인 패턴(336) 및 복수의 더블링 패턴(339)을 식각 마스크로 이용하여 스페이서층(338)을 식각하여 제1 레벨 패턴층(430)을 구성하는 복수의 제1 라인 패턴(432P)의 일부와 복수의 제1 스페이스 매립 패턴(434)의 일부를 노출시키고, 이어서 상기 복수의 제2 기준 라인 패턴(336) 및 복수의 더블링 패턴(339)을 식각 마스크로 이용하여 상기 복수의 제1 라인 패턴(432P)의 노출된 부분과 복수의 제1 스페이스 매립 패턴(434)의 노출된 부분을 함께 제거하여, 상기 제1 레벨 패턴층(430)에서 제2 방향 (D2 방향)을 따라 연속적으로 연장되는 라인 형상의 복수의 제2 방향 패턴 공간(434H2)을 형성한다.
상기 복수의 제2 방향 패턴 공간(434H2)은 도 4a에 예시한 복수의 제2 방향 패턴 공간(134H2)에 대응할 수 있다.
상기 복수의 제2 방향 패턴 공간(434H2)을 통해 피쳐층(420)의 상면이 노출될 수 있다.
도 26a 내지 도 26c를 참조하면, 제1 레벨 패턴층(430) 위에 남아 있는 복수의 제2 기준 라인 패턴(336) 및 복수의 더블링 패턴(339) (도 25a 내지 도 25c 참조)을 제거하여, 상기 제1 레벨 패턴층(430)의 상면과, 스페이서층(338)의 남은 부분의 상면을 노출시킨다.
도 27a 내지 도 27c는 도 1의 공정 P40에 따라 도 4b를 참조하여 설명한 제2 매립막(240)에 대응하는 제2 매립막(440)을 형성하는 과정을 설명하는 도면들이다.
도 27a 내지 도 27c를 참조하면, 복수의 제2 방향 패턴 공간(434H2) (도 26a 내지 도 26c 참조)을 채우는 제2 매립막(440)을 형성한다.
일부 실시예들에서, 상기 제2 매립막(440)은 폴리실리콘으로 이루어질 수 있다.
도 28a 내지 도 28c는 도 1의 공정 P50에 따라 도 4c를 참조하여 설명한 바와 유사하게 제2 매립막(440)의 상부를 평탄화하여 복수의 제1 라인 패턴(432P)과 평탄화된 제2 매립막(440)의 조합으로 이루어지는 망상 구조 패턴(442)을 형성하는 과정을 설명하는 도면들이다.
도 28a 내지 도 28c를 참조하면, 도 15a 내지 도 15c를 참조하여 설명한 바와 유사하게, 복수의 제1 라인 패턴(432P)의 상면이 노출될 때까지 스페이서층(338)의 남은 부분과, 제2 매립막(440) (도 27a 내지 도 27c 참조)을 평탄화하여, 복수의 제1 라인 패턴(432P) 각각의 사이에 하나씩 배치되는 복수의 제2 스페이스 매립 패턴(440A)이 남도록 한다. 이 때, 상기 복수의 제1 라인 패턴(432P) 및 복수의 제2 스페이스 매립 패턴(440A)이 대략 동일 또는 유사한 높이를 갖도록 할 수 있다.
그 결과, 복수의 제1 라인 패턴(432P) 및 복수의 제2 스페이스 매립 패턴(440A)의 조합으로 이루어지는 망상 구조 패턴(442)이 얻어질 수 있다. 상기 망상 구조 패턴(442)을 통해 복수의 제1 스페이스 매립 패턴(434)의 상면이 노출될 수 있다.
일부 실시예들에서, 상기 스페이서층(338)의 남은 부분과 제2 매립막(440)을 평탄화하기 위하여 CMP 공정 또는 에치백 공정을 이용할 수 있다.
도 29a 내지 도 29c는 도 1의 공정 P60에 따라 도 4d를 참조하여 설명한 바와 유사하게 망상 구조 패턴(442)을 통해 노출되는 복수의 제1 스페이스 매립 패턴(434) (도 28a 참조)을 제거하여 상기 망상 구조 패턴(442)을 관통하는 복수의 식각 홀(442H)을 형성하는 과정을 설명하는 도면들이다.
상기 복수의 제1 스페이스 매립 패턴(434)을 제거하기 위하여 상기 복수의 제1 스페이스 매립 패턴(434)과 상기 망상 구조 패턴(442)과의 식각 선택비 차이를 이용한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 30a 내지 도 30c는 도 1의 공정 P70에 따라 도 4e를 참조하여 설명한 바와 유사하게 망상 구조 패턴(442) (도 29a 참조)를 식각 마스크로 이용하여, 복수의 식각 홀(442H) (도 29a 참조)을 통해 노출되는 피쳐층(420)을 식각하여 복수의 홀(420H)을 가지는 피쳐 패턴(420P)을 형성하는 과정을 설명하는 도면들이다.
도 30a 내지 도 30c를 참조하면, 망상 구조 패턴(442)을 식각 마스크로 이용하여, 복수의 식각 홀(442H)을 통해 노출되는 피쳐층(420)을 식각하여, X-Y 평면에서 헥사고날 어레이로 배열되는 복수의 홀(420H)을 가지는 피쳐 패턴(420P)을 형성할 수 있다.
상기 피쳐 패턴(420P)은 도 3에 예시한 피쳐 패턴(120P1) 또는 도 4e에 예시한 피쳐 패턴(120P2)에 대응할 수 있다.
도 31a 내지 도 46c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 설명하기 위한 도면들로서, 도 31a, 도 32a, ..., 도 46a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 패턴 형성 방법을 공정 순서에 따라 도시한 평면도이다. 도 31b, 도 32b, ..., 도 46b는 도 31a, 도 32a, ..., 도 46a의 B - B' 선, B1 - B1' 선, 및 B2 - B2' 선 단면도이다. 도 31c, 도 32c, ..., 도 46c는 도 31a, 도 32a, ..., 도 46a의 C - C' 선, C1- C1' 선, 및 C2- C2' 선 단면도이다.
도 31a 내지 도 46c에 있어서, 도 2a 내지 도 30c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 31a 내지 도 35c는 도 1의 공정 P20에 따라 기판(110) 상에 형성된 피쳐층(420) 위에 도 2a를 참조하여 설명한 제1 레벨 패턴층(130)에 대응하는 제1 레벨 패턴층(530)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 31a 내지 도 31c를 참조하면, 기판(110) 상에 피쳐층(420)을 형성하고, 상기 피쳐층(420) 위에 하부 마스크층(520) 및 제1 스페이스 매립층(534)을 형성한다. 그 후, 상기 제1 스페이스 매립층(534) 위에 복수의 제1 기준 라인 패턴(325)을 형성한다.
상기 복수의 제1 기준 라인 패턴(325)을 형성하기 위하여, 복수의 기준 마스크 패턴(326)을 식각 마스크로 이용할 수 있다. 도 31a에서는 복수의 기준 마스크 패턴(326)의 도시를 생략하였으며, 도 31b 및 도 31c에는 복수의 제1 기준 라인 패턴(325)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(326)이 도시되어 있다.
상기 피쳐층(420)의 보다 상세한 구성은 도 18a 내지 도 18c를 참조하여 설명한 바와 같다.
일부 실시예들에서, 상기 제1 스페이스 매립층(534)은 실리콘 산화막으로 이루어지고, 상기 복수의 제1 기준 라인 패턴(325)은 SOH로 이루어지고, 상기 복수의 기준 마스크 패턴(326)은 SiON으로 이루어질 수 있다.
도 32a 내지 도 32c를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 바와 유사하게, 제1 스페이스 매립층(534) 위에 복수의 제1 기준 라인 패턴(325) 각각의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(332)을 형성한다.
그 후, 상기 스페이서층(332) 위에서 상기 복수의 제1 기준 라인 패턴(325) 각각의 사이의 공간들을 채우는 스페이스 매립층(333)을 형성한다.
상기 스페이스 매립층(333)은 복수의 제1 기준 라인 패턴(325)의 구성 물질과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이스 매립층(333)은 SOH로 이루어질 수 있다.
도 33a 내지 도 33c를 참조하면, 스페이스 매립층(333) 및 스페이서층(332)을 상부로부터 일부 에치백하여 복수의 제1 기준 라인 패턴(325)의 상면을 노출시킨다.
상기 복수의 제1 기준 라인 패턴(325)의 상면이 노출된 후, 상기 복수의 제1 기준 라인 패턴(325)의 상면, 상기 스페이스 매립층(333)의 상면, 및 상기 스페이서층(332)의 상면이 동일 또는 유사한 레벨로 될 수 있다.
도 34a 내지 도 34c를 참조하면, 스페이스 매립층(333)의 남은 부분과 복수의 제1 기준 라인 패턴(325)을 식각 마스크로 이용하여 스페이서층(332) 및 제1 스페이스 매립층(534)을 식각하여, 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴(534P)을 형성한다.
상기 복수의 제1 스페이스 매립 패턴(534P)이 형성된 후, 상기 복수의 제1 스페이스 매립 패턴(534P) 각각의 사이를 통해 하부 마스크층(520)이 노출될 수 있다.
상기 복수의 제1 스페이스 매립 패턴(534P)을 형성하기 위한 식각 공정시 과도 식각에 의해 상기 하부 마스크층(520)의 일부가 식각될 수 있다.
도 35a 내지 도 35c를 참조하면, 복수의 제1 스페이스 매립 패턴(534P) 각각의 사이의 공간을 채우면서 제1 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제1 라인 패턴(532)을 형성한다.
상기 복수의 제1 라인 패턴(532)을 형성하기 위하여 복수의 제1 스페이스 매립 패턴(534P) 각각의 사이의 공간을 채우기에 충분한 두께의 제1 라인층(도시 생략)을 형성한 후, 상기 제1 라인층, 스페이스 매립층(333)의 남은 부분, 및 복수의 제1 기준 라인 패턴(325) 각각의 상면을 CMP 또는 에치백에 의해 평탄화할 수 있다. 이에 따라, 상기 복수의 제1 라인 패턴(532)의 상면이 상기 복수의 제1 스페이스 매립 패턴(534P)의 상면보다 더 높아질 수 있다.
상기 복수의 제1 라인 패턴(532)은 SOH로 이루어질 수 있다.
상기 복수의 제1 라인 패턴(532) 및 복수의 제1 스페이스 매립 패턴(534P)은 제1 레벨 패턴층(530)을 구성할 수 있다. 상기 제1 레벨 패턴층(530)은 도 2a에 예시한 제1 레벨 패턴층(130)에 대응할 수 있다.
도 36a 내지 도 41c는 도 1의 공정 P30에 따라 도 2b 참조하여 설명한 바와 유사하게 제1 레벨 패턴층(530)에 제2 방향 (D2 방향)으로 단속적으로 연장되는 복수의 제2 방향 패턴 공간(534H1)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 36a 내지 도 36c를 참조하면, 제1 레벨 패턴층(530) 위에 상부 마스크층(335), 제2 기준 라인층(336L), 및 기준 마스크층(337L)을 차례로 형성한다.
일부 실시예들에서, 상기 상부 마스크층(335)은 SiON으로 이루어지고, 상기 제2 기준 라인층(336L)은 SOH로 이루어지고, 상기 기준 마스크층(337L)은 SiON으로 이루어질 수 있다.
도 37a 내지 도 37c를 참조하면, 기준 마스크층(337L)을 패터닝하여 복수의 기준 마스크 패턴(337)을 형성한 후, 상기 복수의 기준 마스크 패턴(337)을 식각 마스크로 하여 제2 기준 라인층(336L)을 식각하여 제2 방향 (D2 방향)으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴(336)을 형성한다.
도 37a에서는 복수의 기준 마스크 패턴(337)의 도시를 생략하였으며, 도 37b 및 도 37c에는 복수의 제2 기준 라인 패턴(336)을 형성하고 난 후 남아 있는 복수의 기준 마스크 패턴(337)이 도시되어 있다.
도 38a 내지 도 38c를 참조하면, 도 10a 내지 도 10c를 참조하여 설명한 바와 유사한 방법으로, 상부 마스크층(335) 위에 복수의 제2 기준 라인 패턴(336)의 양 측벽 및 상면을 균일한 두께로 덮는 스페이서층(338)을 형성한다.
그 후, 스페이서층(338)이 형성된 결과물 상에서 복수의 제2 기준 라인 패턴(336) 각각의 사이의 공간을 채우는 더블링층(339)을 형성한다.
도 39a 내지 도 39c를 참조하면, 더블링층(339) (도 38a 내지 도 38c 참조)을 에치백하여, 도 11a 내지 도 11c에 예시한 바와 유사하게 복수의 제2 기준 라인 패턴(336) 각각의 사이의 공간에 하나씩 배치되는 복수의 더블링 패턴(도시 생략)을 형성하고, 상기 복수의 더블링 패턴과 복수의 제2 기준 라인 패턴(336)을 식각 마스크로 이용하여 상부 마스크층(335)을 식각하여, 제2 방향 (D2 방향)으로 상호 평행하게 연장되는 복수의 상부 마스크 패턴(335P)을 형성한다.
복수의 상부 마스크 패턴(335P)을 통해 복수의 제1 기준 라인 패턴(325)의 상면, 스페이스 매립층(333)의 상면, 및 복수의 제1 라인 패턴(532)의 상면이 노출될 수 있다.
도 40a 내지 도 40c를 참조하면, 복수의 상부 마스크 패턴(335P)을 식각 마스크로 이용하여 복수의 제1 기준 라인 패턴(325) 및 스페이스 매립층(333)을 제거하여 스페이서층(332) 및 복수의 제1 스페이스 매립 패턴(534P)을 노출시킨 후, 복수의 상부 마스크 패턴(335P)을 통해 노출되는 스페이서층(332) 및 복수의 제1 스페이스 매립 패턴(534P)을 식각하여 제1 레벨 패턴층(530)에 제2 방향 (D2 방향)으로 단속적으로 연장되는 복수의 제2 방향 패턴 공간(534H1)을 형성한다.
상기 복수의 상부 마스크 패턴(335P)에 형성된 복수의 제2 방향 패턴 공간(534H1)을 통해 하부 마스크층(520)이 노출될 수 있다.
상기 복수의 제2 방향 패턴 공간(534H1)은 도 2b에 예시한 복수의 제2 방향 패턴 공간(134H1)에 대응할 수 있다.
상기 복수의 상부 마스크 패턴(335P)을 식각 마스크로 이용하여 복수의 제1 기준 라인 패턴(325) 및 스페이스 매립층(333)을 제거하는 동안 복수의 제1 라인 패턴(532)도 상측 일부가 함께 식각되어 높이가 낮아질 수 있다.
또한, 복수의 상부 마스크 패턴(335P)을 통해 노출되는 스페이서층(332) 및 복수의 제1 스페이스 매립 패턴(534P)을 제거하기 위한 식각 공정시 과도 식각에 의해 하부 마스크층(520)이 일부 식각될 수 있다.
도 41a 내지 도 41c를 참조하면, 복수의 상부 마스크 패턴(335P)을 제거하여 복수의 제1 기준 라인 패턴(325)의 남은 부분들의 상면과, 스페이스 매립층(333)의 남은 부분들의 상면과, 복수의 제1 라인 패턴(532)의 상면을 노출시킨다.
도 42a 내지 도 42c는 도 1의 공정 P40에 따라 도 2c를 참조하여 설명한 제2 매립막(140)에 대응하는 제2 매립막(540)을 형성하는 과정을 설명하는 도면들이다.
도 42a 내지 도 42c를 참조하면, 복수의 제2 방향 패턴 공간(534H1) (도 41b 및 도 41c 참조)을 채우면서 복수의 제1 라인 패턴(532)을 덮는 제2 매립막(540)을 형성한다.
일부 실시예들에서, 상기 제2 매립막(540)은 SOH로 이루어질 수 있다.
도 43a 내지 도 43c는 도 1의 공정 P50에 따라 도 2d를 참조하여 설명한 바와 유사하게 제2 매립막(540)의 상부를 평탄화하여 복수의 제1 라인 패턴(532)과 평탄화된 제2 매립막(540)의 조합으로 이루어지는 망상 구조 패턴(542)을 형성하는 과정을 설명하는 도면들이다.
도 43a 내지 도 43c를 참조하면, 복수의 제1 라인 패턴(532)의 상면이 노출될 때까지 도 42a 내지 도 42c의 결과물을 CMP 공정 또는 에치백 공정에 의해 평탄화하여, 복수의 제1 라인 패턴(532) 각각의 사이에서 복수의 제1 스페이스 매립 패턴(534P) 각각의 사이에 평탄화된 제2 매립막(540)이 남도록 한다.
그 결과, 복수의 제1 라인 패턴(532)과 평탄화된 제2 매립막(540)의 조합으로 이루어지는 망상 구조 패턴(542)이 얻어질 수 있다. 상기 망상 구조 패턴(542)을 통해 복수의 제1 스페이스 매립 패턴(534P)의 상면이 노출될 수 있다.
도 44a 내지 도 44c는 도 1의 공정 P60에 따라 도 2e를 참조하여 설명한 바와 유사하게 망상 구조 패턴(542)을 통해 노출되는 복수의 제1 스페이스 매립 패턴(534P) (도 43a 참조)을 제거하여 상기 망상 구조 패턴(542)을 관통하는 복수의 식각 홀(542H)을 형성하는 과정을 설명하는 도면들이다.
상기 복수의 제1 스페이스 매립 패턴(534P)을 제거하기 위하여 상기 복수의 제1 스페이스 매립 패턴(534P)과 망상 구조 패턴(542)과의 식각 선택비 차이를 이용한 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 45a 내지 도 46c는 도 1의 공정 P70에 따라 도 2f를 참조하여 설명한 바와 유사하게 망상 구조 패턴(542)을 식각 마스크로 이용하여, 복수의 식각 홀(542H) (도 44a 참조)을 통해 노출되는 피쳐층(420)을 식각하여 복수의 홀(520H)을 가지는 피쳐 패턴(420P)을 형성하는 과정을 설명하는 도면들이다.
먼저 도 45a 내지 도 45c를 참조하면, 망상 구조 패턴(542)을 식각 마스크로 이용하여 하부 마스크층(520) (도 44a 내지 도 44c 참조)을 식각하여, 피쳐층(420)을 노출시키는 하부 마스크 패턴(520P)을 형성한다.
도 46a 내지 도 46c를 참조하면, 하부 마스크 패턴(520P)을 식각 마스크로 이용하여 피쳐층(420)을 식각하여, X-Y 평면에서 헥사고날 어레이로 배열되는 복수의 홀(520H)을 가지는 피쳐 패턴(420P)을 형성할 수 있다.
상기 피쳐 패턴(420P)은 도 3에 예시한 피쳐 패턴(120P1) 또는 도 4e에 예시한 피쳐 패턴(120P2)에 대응할 수 있다.
도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 구현 가능한 예시적인 집적회로 소자(600)의 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 47을 참조하면, 집적회로 소자(600)는 복수의 활성 영역(ACT)을 포함할 수 있다. 상기 복수의 활성 영역(ACT)은 X 방향 및 Y 방향에 대하여 사선 방향으로 배치될 수 있다.
복수의 워드 라인(WL)이 상기 복수의 활성 영역(ACT)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다.
상기 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
일부 실시예들에서, 복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 상기 복수의 베리드 콘택(BC)은 각각 상기 상호 인접한 2 개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다.
상기 복수의 베리드 콘택(BC) 위에는 복수의 하부 전극(LE)이 형성될 수 있다. 상기 복수의 하부 전극(LE)은 복수의 베리드 콘택(BC)을 통해 활성 영역(ACT)에 연결될 수 있다.
도 48a 내지 도 48h는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 도 47에 예시한 집적회로 소자(600)를 구성하는 복수의 하부 전극(LE)을 형성하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 48a 내지 도 48h에 있어서, 도 1a 내지 도 46c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 48a를 참조하면, 셀 어레이 영역을 포함하는 기판(110) 상에 식각 정지층(610), 몰드층(620), 지지층(622), 및 희생층(624)을 차례로 형성한 후, 상기 희생층(624) 위에 마스크층(626)을 형성한다.
셀 어레이 영역에서, 상기 기판(110)에는 복수의 활성 영역(ACT) (도 47 참조) 및 복수의 도전 영역이 형성되어 있을 수 있다.
일부 실시예들에서, 상기 식각 정지층(610)은 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 몰드층(620)은 실리콘 산화물로 이루어질 수 있다. 상기 지지층(622)은 실리콘 질화물, 실리콘 탄화질화물, 탄탈륨 산화물, 티타늄 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 희생층(624)은 BPSG, PSG (phospho silicate glass), USG, SOD (spin on dielectric), HDP 산화막 등과 같은 산화막을 포함할 수 있다. 그러나, 상기한 각 층들의 구성 물질들은 단지 예시를 위한 것으로서, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 또한, 본 예에서는 상기 몰드층(620) 상에 1 개의 지지층(622)을 포함하는 구성을 예시하였으나, 상기 몰드층(422)의 중간에 적어도 하나의 지지층을 더 구비할 수도 있다.
상기 마스크층(626)은 상기 식각 정지층(610), 몰드층(620), 지지층(622), 및 희생층(624)을 패터닝하는 데 있어서 식각 마스크로 사용 가능한 적어도 하나의 층으로 이루어질 수 있다. 예를 들면, 상기 마스크층(626)은 폴리실리콘 막, 실리콘 산화막, SiCN 막, SOH 재료로 이루어지는 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있다. 상기 SOH 재료로 이루어지는 탄소 함유막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
도 48b를 참조하면, 마스크층(626) 위에 피쳐 패턴(628P)을 형성한다.
일부 실시예들에서, 상기 피쳐 패턴(628P)은 도 5a 내지 도 17c를 참조하여 설명한 패턴 형성 방법에 의해 얻어진 피쳐 패턴(322P), 도 18a 내지 도 30c를 참조하여 설명한 패턴 형성 방법에 의해 얻어진 피쳐 패턴(420P), 또는 도 31a 내지 도 46c를 참조하여 설명한 패턴 형성 방법에 의해 얻어진 피쳐 패턴(420P)으로 이루어질 수 있다. 상기 피쳐 패턴(628P)은 상기 마스크층(626)의 구성 물질과 다른 물질로 이루어질 수 있다.
도 48c를 참조하면, 피쳐 패턴(628P)을 식각 마스크로 이용하여 마스크층(626) (도 48b 참조)을 식각하여 복수의 홀(626H)을 가지는 마스크 패턴(626P)을 형성한다.
그 후, 상기 마스크 패턴(626P) 위에 남아 있는 불필요한 물질들은 제거될 수 있다.
도 48d를 참조하면, 마스크 패턴(626P) (도 48c 참조)을 식각 마스크로 이용하고 식각 정지층(610)을 식각 종료점으로 이용하여 희생층(624), 지지층(622), 및 몰드층(620)을 차례로 식각하고, 과도 식각에 의해 상기 식각 정지층(610)까지 연속적으로 식각하여, 기판(110)에 있는 복수의 도전 영역(도시 생략)을 노출시키는 복수의 하부 전극 홀(LH)을 형성한다.
상기 복수의 하부 전극 홀(LH)을 형성한 후, 셀 어레이 영역에서 상기 마스크 패턴(626P)이 소모 또는 제거되어 희생층(624)의 상면이 노출될 수 있다.
도 48e를 참조하면, 하부 전극 홀(LH)의 내부에서 노출되는 표면들과, 희생층(624)의 상면을 덮는 하부 전극 형성용 도전막(630)을 형성한다.
상기 하부 전극 형성용 도전막(630)은 하부 전극 홀(LH)의 내부에서 노출되는 표면들을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 하부 전극 형성용 도전막(630)은 도핑된 반도체, 도전성 금속 질화물, 금속, 금속 실리사이드, 도전성 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 하부 전극 형성용 도전막(630)은 TiN, TiAlN, TaN, TaAlN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO (SrRuO3), BSRO (Ba,Sr)RuO3), CRO (CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 상기 하부 전극 형성용 도전막(630)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 하부 전극 형성용 도전막(630)를 형성하기 위하여, CVD, MOCVD (metal organic CVD), 또는 ALD 공정을 이용할 수 있다.
도 48f를 참조하면, 하부 전극 형성용 도전막(630)의 상부를 부분적으로 제거하여 상기 하부 전극 형성용 도전막(630)을 복수의 하부 전극(630E)으로 분리한다.
상기 복수의 하부 전극(630E)을 형성하기 위하여, 지지층(622)의 상면이 노출될 때까지 에치백 또는 CMP 공정을 이용하여 상기 하부 전극 형성용 도전막(630)의 상부측 일부와 희생층(624) (도 48e 참조)을 제거할 수 있다.
상기 복수의 하부 전극(630E)은 도 47에 예시한 집적회로 소자(600)의 복수의 하부 전극(LE)을 구성할 수 있다.
본 예에서는 상기 복수의 하부 전극(630E)이 실린더(cylinder) 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상이 예시한 바에 한정되는 것은 아니다. 예를 들면, 도 48e를 참조하여 설명한 하부 전극 형성용 도전막(630)의 형성 공정시 복수의 하부 전극 홀(LH)의 내부 공간이 남지 않도록 상기 복수의 하부 전극 홀(LH)을 상기 하부 전극 형성용 도전막(630)으로 채울 수 있다. 이 경우, 도 48f를 참조하여 설명한 바와 같이 하부 전극 형성용 도전막(630)을 복수의 하부 전극(630E)으로 분리한 후에는 필라(pillar) 형상을 가지는 복수의 하부 전극(630E)이 얻어질 수 있다.
도 48g를 참조하면, 몰드층(620) (도 48f 참조)을 제거하여, 셀 어레이 영역에서 복수의 하부 전극(630E)의 외벽면들을 노출시킨다.
상기 몰드층(620)을 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 예를 들면, 상기 몰드층(620)은 LAL 또는 불산을 이용하는 리프트-오프 공정에 의해 제거될 수 있다.
상기 몰드층(620)이 제거된 후, 셀 어레이 영역에서 상기 복수의 하부 전극(630E)이 지지층(622)에 의해 지지될 수 있다.
도 48h를 참조하면, 셀 어레이 영역에서 복수의 하부 전극(630E) 위에 유전막(640)을 형성하고, 상기 유전막(640) 위에 상부 전극(650)을 형성한다.
상기 유전막(640)은 상기 복수의 하부 전극(630E)의 내벽면들 및 외벽면들의 일부 영역과, 지지층(622) 및 식각 정지층(610)의 표면들을 컨포멀하게 덮도록 형성될 수 있다.
상기 유전막(640)은 질화물, 산화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 유전막(640)은 실리콘 질화물, 실리콘 산화물, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2 등과 같은 금속 산화물, STO (SrTiO3), BST ((Ba,Sr)TiO3), BaTiO3, PZT, PLZT 등과 같은 페브로스카이트(perovskite) 구조의 유전 물질, 또는 이들의 조합으로 이루어지는 단일막, 또는 다중막 구조를 가질 수 있다. 상기 유전막(640)은 CVD, PVD, 또는 ALD 공정에 의해 형성될 수 있다.
상기 상부 전극(650)은 도핑된 반도체, 도전성 금속 질화물, 금속, 금속 실리사이드, 도전성 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 상부 전극(650)은 TiN, TiAlN, TaN, TaAlN, W, WN, Ru, RuO2, SrRuO3, Ir, IrO2, Pt, PtO, SRO (SrRuO3), BSRO (Ba,Sr)RuO3), CRO (CaRuO3), LSCo ((La,Sr)CoO3), 또는 이들의 조합으로 이루어질 수 있으나, 상기 상부 전극(650)의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 하부 전극(630E), 유전막(640), 및 상부 전극(650)에 의해 커패시터가 구성될 수 있다.
이상, 도 48a 내지 도 48h를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 따라 도 47에 예시한 집적회로 소자(600)에 포함되는 복수의 하부 전극(LE)을 형성하기 위한 예시적인 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법은 도 47에 예시한 집적회로 소자(600)의 복수의 활성 영역(ACT)을 정의하기 위한 트리밍(trimming) 공정, 복수의 다이렉트 콘택(DC) 형성 공정, 및 복수의 베리드 콘택(BC) 형성 공정에도 유리하게 적용될 수 있다.
도 49는 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 시스템(1000)의 블록 다이어그램이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1100), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1100)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1100)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1100)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법 또는 집적회로 소자의 제조 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 46c를 참조하여 설명한 패턴 형성 방법들, 도 48a 내지 도 48h를 참조하여 설명한 집적회로 소자의 제조 방법, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1100), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 50은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함하는 메모리 카드(1100)의 블록 다이어그램이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 패턴 형성 방법 또는 집적회로 소자의 제조 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 1a 내지 도 46c를 참조하여 설명한 패턴 형성 방법들, 도 48a 내지 도 48h를 참조하여 설명한 집적회로 소자의 제조 방법, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 1a 내지 도 46c를 참조하여 설명한 패턴 형성 방법들, 도 48a 내지 도 48h를 참조하여 설명한 집적회로 소자의 제조 방법, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 방법들 중 어느 하나의 방법에 의해 얻어진 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 피쳐층, 120P1, 120P2; 피쳐 패턴, 120H1, 120H2: 홀, 130: 제1 레벨 패턴층, 132: 제1 라인 패턴, 134: 제1 스페이스 매립 패턴, 140: 제2 매립막, 140A: 제2 라인 패턴 영역, 142: 망상 구조 패턴, 142H: 식각 홀.

Claims (20)

  1. 기판 상의 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성하는 단계와,
    상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제1 레벨 패턴층에서 상기 제2 방향을 따라 단속적 또는 연속적으로 연장되는 제2 방향 패턴 공간을 형성하는 단계와,
    상기 제2 방향 패턴 공간을 채우는 제2 매립막을 형성하여, 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성하는 단계와,
    상기 복수의 제1 스페이스 매립 패턴의 남은 부분들을 제거하여 상기 망상 구조 패턴을 통해 상기 피쳐층을 노출시키는 단계와,
    상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하여 복수의 홀을 가지는 피쳐 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계에서, 상기 복수의 제1 라인 패턴의 높이와, 상기 복수의 제1 스페이스 매립 패턴의 높이는 서로 다른 것을 특징으로 하는 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계는
    상기 피쳐층 위에 상기 복수의 제1 라인 패턴을 형성하는 단계와,
    상기 복수의 제1 라인 패턴 위에 상기 복수의 제1 스페이스 매립 패턴을 포함하는 제1 레벨 패턴을 형성하는 단계를 포함하고,
    상기 제1 레벨 패턴은 상기 복수의 제1 라인 패턴의 높이보다 더 큰 높이를 가지도록 형성되는 것을 특징으로 하는 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계에서,
    상기 복수의 제1 라인 패턴의 상면과 상기 복수의 제1 스페이스 매립 패턴의 상면이 동일 평면 상에 있도록 평탄화된 상면을 가지는 상기 제1 레벨 패턴층을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 상기 복수의 제1 스페이스 매립 패턴에서만 상기 제2 라인 패턴 영역을 따라 일부를 제거하여 상기 제2 방향을 따라 단속적으로 연장되는 제2 방향 패턴 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 제2 라인 패턴 영역을 따라 상기 복수의 제1 라인 패턴 중 일부와 상기 복수의 제1 스페이스 매립 패턴 중 일부를 제거하여 상기 제2 방향을 따라 연속적으로 연장되는 제2 방향 패턴 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  7. 기판 상의 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성하는 단계와,
    상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제2 방향을 따라 연장되는 제2 방향 패턴 공간을 형성하는 단계와,
    상기 제2 방향 패턴 공간을 제2 매립막으로 채워 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성하는 단계와,
    상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 상기 복수의 제1 스페이스 매립 패턴 만을 제거하여 상기 제2 방향을 따라 단속적으로 연장되는 상기 제2 방향 패턴 공간을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  9. 제7항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계는
    상기 피쳐층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와,
    상기 피쳐층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 복수의 스페이서로 이루어지는 상기 복수의 제1 라인 패턴을 형성하는 단계와,
    상기 복수의 제1 라인 패턴 위에 상기 복수의 제1 스페이스 매립 패턴을 포함하고 상기 복수의 제1 라인 패턴보다 더 큰 높이를 가지는 제1 스페이스 매립층을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  10. 제9항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 제1 스페이스 매립층 위에 상부 마스크층을 형성하는 단계와,
    상기 상부 마스크층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 스페이서층을 형성하는 단계와,
    상기 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 스페이서층 및 상부 마스크층을 식각하여 상부 마스크 패턴을 형성하는 단계와,
    상기 상부 마스크 패턴을 식각 마스크로 이용하여 상기 제1 스페이스 매립층 중 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  11. 제7항에 있어서,
    상기 망상 구조 패턴을 형성하는 단계 후, 상기 피쳐층을 식각하는 단계 전에, 상기 복수의 제1 스페이스 매립 패턴의 남아 있는 부분들을 제거하여 상기 망상 구조 패턴을 통해 상기 피쳐층을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 패턴 형성 방법.
  12. 제7항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계는
    상기 피쳐층 위에 제1 스페이스 매립층을 형성하는 단계와,
    상기 제1 스페이스 매립층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와,
    상기 제1 스페이스 매립층 위에서 상기 복수의 제1 기준 라인 패턴 각각의 양 측벽을 덮는 스페이서층을 형성하는 단계와,
    상기 스페이서층 위에서 상기 복수의 제1 기준 라인 패턴 각각의 사이의 공간들을 채우는 복수의 제2 스페이스 매립층을 형성하는 단계와,
    상기 복수의 제1 기준 라인 패턴 및 상기 복수의 제2 스페이스 매립층을 식각 마스크로 이용하여 상기 제1 스페이스 매립층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴을 형성하는 단계와,
    상기 복수의 제1 스페이스 매립 패턴 각각의 사이의 공간에 하나씩 배치되는 상기 복수의 제1 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 제1 레벨 패턴층 위에 상부 마스크층을 형성하는 단계와,
    상기 상부 마스크층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 스페이서층을 형성하는 단계와,
    상기 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 스페이서층 및 상부 마스크층을 식각하여 상부 마스크 패턴을 형성하는 단계와,
    상기 상부 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 제1 스페이스 매립 패턴 중 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  14. 제7항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 스페이스 매립 패턴 및 상기 복수의 제1 스페이스 매립 패턴을 함께 제거하여 상기 제2 방향을 따라 연속적으로 연장되는 상기 제2 방향 패턴 공간을 형성하는 것을 특징으로 하는 패턴 형성 방법.
  15. 제7항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계는
    상기 피쳐층 위에 제1 라인층을 형성하는 단계와,
    상기 제1 라인층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와,
    상기 제1 라인층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 제1 스페이서층을 형성하는 단계와,
    상기 제1 스페이서층을 식각 마스크로 이용하여 상기 제1 라인층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴을 형성하는 단계와,
    상기 복수의 제1 라인 패턴 각각의 사이의 공간을 채우는 상기 복수의 제1 스페이스 매립 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  16. 제15항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 제1 레벨 패턴층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 제2 스페이서층을 형성하는 단계와,
    상기 제2 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 제2 스페이서층의 일부, 상기 복수의 제1 라인 패턴의 일부, 및 상기 복수의 제1 스페이스 매립 패턴의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 패턴 형성 방법.
  17. 기판 상에 몰드층을 형성하는 단계와,
    상기 몰드층 위에 피쳐층을 형성하는 단계와,
    상기 피쳐층 위에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴과 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 스페이스 매립 패턴이 하나씩 교대로 배치된 제1 레벨 패턴층을 형성하는 단계와,
    상기 복수의 제1 스페이스 매립 패턴 중 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 라인 패턴 영역에 있는 부분을 제거하여 상기 제2 방향을 따라 연장되는 제2 방향 패턴 공간을 형성하는 단계와,
    상기 제2 방향 패턴 공간을 제2 매립막으로 채워 상기 복수의 제1 라인 패턴과 상기 제2 매립막과의 조합으로 이루어지는 망상 구조 패턴을 형성하는 단계와,
    상기 망상 구조 패턴을 통해 상기 복수의 제1 스페이스 매립 패턴을 제거하여 상기 피쳐층을 노출시키는 단계와,
    상기 망상 구조 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각하여 피쳐 패턴을 형성하는 단계와,
    상기 피쳐 패턴을 식각 마스크로 이용하여 상기 몰드층을 식각하여, 상기 몰드층을 관통하는 복수의 홀을 형성하는 단계와,
    상기 복수의 홀 내에 복수의 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계에서는, 상기 제2 라인 패턴 영역에 포함되는 상기 복수의 제1 라인 패턴 및 상기 복수의 제1 스페이스 매립 패턴 중 적어도 일부를 제거하여 상기 제2 방향을 따라 단속적으로 또는 연속적으로 연장되는 상기 제2 방향 패턴 공간을 형성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 레벨 패턴층을 형성하는 단계는
    상기 피쳐층 위에 제1 라인층을 형성하는 단계와,
    상기 제1 라인층 위에 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 기준 라인 패턴을 형성하는 단계와,
    상기 제1 라인층 위에서 상기 복수의 제1 기준 라인 패턴의 양 측벽을 덮는 제1 스페이서층을 형성하는 단계와,
    상기 제1 스페이서층을 식각 마스크로 이용하여 상기 제1 라인층을 식각하여 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제1 라인 패턴을 형성하는 단계와,
    상기 복수의 제1 라인 패턴 각각의 사이의 공간을 채우는 상기 복수의 제1 스페이스 매립 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 방향 패턴 공간을 형성하는 단계는
    상기 제1 레벨 패턴층 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 기준 라인 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴의 양 측벽을 균일한 두께로 덮는 제2 스페이서층을 형성하는 단계와,
    상기 제2 스페이서층 위에서 상기 복수의 제2 기준 라인 패턴 각각의 사이에 하나씩 배치되는 복수의 더블링 패턴을 형성하는 단계와,
    상기 복수의 제2 기준 라인 패턴 및 상기 복수의 더블링 패턴을 식각 마스크로 이용하여 상기 제2 스페이서층의 일부, 상기 복수의 제1 라인 패턴의 일부, 및 상기 복수의 제1 스페이스 매립 패턴의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
KR1020150186780A 2015-12-24 2015-12-24 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법 KR102387944B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150186780A KR102387944B1 (ko) 2015-12-24 2015-12-24 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US15/291,780 US9960039B2 (en) 2015-12-24 2016-10-12 Method of forming pattern and method of manufacturing integrated circuit device by using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150186780A KR102387944B1 (ko) 2015-12-24 2015-12-24 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170076479A KR20170076479A (ko) 2017-07-04
KR102387944B1 true KR102387944B1 (ko) 2022-04-18

Family

ID=59087386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150186780A KR102387944B1 (ko) 2015-12-24 2015-12-24 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법

Country Status (2)

Country Link
US (1) US9960039B2 (ko)
KR (1) KR102387944B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872993B (zh) 2017-12-04 2021-09-14 联华电子股份有限公司 半导体结构的布局、半导体装置及其形成方法
CN110707005B (zh) 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
KR20200085512A (ko) * 2019-01-07 2020-07-15 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070112547A (ko) 2006-05-22 2007-11-27 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20100134418A (ko) 2009-06-15 2010-12-23 주식회사 하이닉스반도체 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
KR101145336B1 (ko) 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치의 콘택홀 형성방법
KR101145335B1 (ko) 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 장치의 콘택 홀 제조 방법
KR101709172B1 (ko) * 2010-11-25 2017-02-22 삼성전자 주식회사 반도체 소자의 제조방법
KR20120120666A (ko) 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR101708375B1 (ko) 2011-04-29 2017-02-21 에스케이하이닉스 주식회사 반도체 장치의 홀 패턴 제조 방법
KR20130070347A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR101903477B1 (ko) 2012-01-11 2018-10-02 삼성전자주식회사 반도체 장치의 제조 방법
KR102065481B1 (ko) * 2012-12-06 2020-01-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20140129787A (ko) * 2013-04-30 2014-11-07 에스케이하이닉스 주식회사 하드마스크구조물 및 그를 이용한 반도체장치의 미세 패턴 형성 방법
US9240329B2 (en) 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR102403736B1 (ko) * 2015-11-02 2022-05-30 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20170076479A (ko) 2017-07-04
US9960039B2 (en) 2018-05-01
US20170186613A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
US9953981B2 (en) Methods of manufacturing semiconductor devices having buried contacts and related semiconductor devices
CN109427788B (zh) 半导体器件
US9437560B2 (en) Semiconductor device including landing pad
KR101926610B1 (ko) 반도체 소자 및 그 제조 방법
US10468415B2 (en) Semiconductor device and semiconductor package including the same
US9012321B1 (en) Method of manufacturing semiconductor device
KR102032369B1 (ko) 랜딩 패드를 구비하는 반도체 소자
KR102036345B1 (ko) 반도체 소자
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
US20220052057A1 (en) Semiconductor memory device and method of manufacturing the same
US9269720B1 (en) Methods of fabricating semiconductor devices
US9362289B2 (en) Semiconductor device including landing pad
US20160118331A1 (en) Semiconductor device and method of manufacturing the same
KR20180007543A (ko) 반도체 소자
US20240120196A1 (en) Semiconductor devices including a support pattern on a lower electrode structure
KR102387944B1 (ko) 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US11398392B2 (en) Integrated circuit device and method of manufacturing the same
KR20200039074A (ko) 반도체 장치 및 이의 제조 방법
CN107039266B (zh) 半导体器件的制造方法
US11688689B2 (en) Electronic devices including stair step structures, and related memory devices, systems, and methods
US20230262962A1 (en) Integrated circuit device
KR20220082148A (ko) 반도체 메모리 소자
KR20110111141A (ko) 커패시터 및 그 형성 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant