CN107039266B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN107039266B
CN107039266B CN201610974184.0A CN201610974184A CN107039266B CN 107039266 B CN107039266 B CN 107039266B CN 201610974184 A CN201610974184 A CN 201610974184A CN 107039266 B CN107039266 B CN 107039266B
Authority
CN
China
Prior art keywords
pillar
masks
forming
mask
interval
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610974184.0A
Other languages
English (en)
Other versions
CN107039266A (zh
Inventor
金湳健
李赞美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107039266A publication Critical patent/CN107039266A/zh
Application granted granted Critical
Publication of CN107039266B publication Critical patent/CN107039266B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件的制造方法包括：在基板上形成隔离层和由隔离层限定的有源区；在基板上形成绝缘层；在绝缘层上形成多个柱掩模，所述多个柱掩模彼此间隔开第一间隔和小于第一间隔的第二间隔；在所述多个柱掩模上形成间隔物；通过部分地去除间隔物，在其中所述多个柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用所述多个柱掩模和所述掩模桥蚀刻绝缘层，形成暴露有源区的接触孔。

Description

半导体器件的制造方法
技术领域
本发明构思涉及半导体器件以及其制造方法，更具体而言，涉及具有接触孔的半导体器件、该半导体器件的制造方法以及形成该接触孔的方法。
背景技术
随着半导体器件的集成度继续增加，对于半导体器件的组件的设计规则继续减小。具体地，栅极长度，其是包括许多晶体管的半导体器件的设计规则的标准，继续减小，并且用于电连接在不同高度的导电层的接触孔的尺寸继续减小。
发明内容
本发明构思的示例实施方式能够提供具有改善的可靠性的半导体器件以及其制造方法。
本发明构思的示例实施方式还能够提供半导体器件以及其制造方法，该半导体器件能够减小或防止位线接触缺陷从而允许改善的可靠性。
本发明构思的示例实施方式还能够提供形成接触孔的方法，其能够形成特定形状的接触孔。
然而，本发明构思的示例实施方式不限于此处阐述的那些。对于本发明构思所属的领域中的普通技术人员而言，通过参考以下给出的本发明构思的详细描述，本发明构思的以上和其它示例实施方式将变得更加明显。
本发明构思的示例实施方式提供一种半导体器件的制造方法，该制造方法包括：在基板上形成隔离层和由隔离层限定的有源区；在隔离层和有源区上形成绝缘层；在绝缘层上形成多个柱掩模，所述多个柱掩模互相间隔开第一间隔和小于第一间隔的第二间隔；在所述多个柱掩模上形成间隔物；通过部分地去除间隔物，在其中所述多个柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用所述多个柱掩模和所述掩模桥蚀刻绝缘层，形成暴露有源区的接触孔。
在本发明构思的一些实施方式中，形成间隔物包含在所述多个柱掩模上共形地形成间隔物。
在本发明构思的一些实施方式中，形成间隔物包含形成在其中所述多个柱掩模彼此间隔开第二间隔的区域中将被合并的间隔物。
在本发明构思的一些实施方式中，形成掩模桥包含使用被合并的间隔物形成掩模桥。
在本发明构思的一些实施方式中，间隔物具有第一厚度并且第二间隔是第一厚度的2倍或更小倍。
在本发明构思的一些实施方式中，第一间隔是第二间隔的2至4倍大。
在本发明构思的一些实施方式中，所述多个柱掩模在第一方向上具有第一直径并且在垂直于第一方向的第二方向上具有小于第一直径的第二直径。
在本发明构思的一些实施方式中，第一直径是第二直径的1至1.3倍大。
在本发明构思的一些实施方式中，形成所述多个柱掩模包含形成彼此邻近的第一至第四柱掩模；以及形成第一至第四柱掩模包含在第一方向上形成第一和第二柱掩模以及在垂直于第一方向的第二方向上形成第三和第四柱掩模。
在本发明构思的一些实施方式中，第一间隔包括第一方向间隔和小于第一方向间隔的第二方向间隔，第一方向间隔在第一和第二柱掩模之间延伸，第二方向间隔在第三和第四柱掩模之间延伸。
在本发明构思的一些实施方式中，第一方向间隔是第二方向间隔的1.2至1.6倍大。
在本发明构思的一些实施方式中，所述多个柱掩模包括硅氧化物、硅氮化物、多晶硅或硬掩模上旋涂(SOH)材料的至少一种。
在本发明构思的一些实施方式中，该制造方法还包含在接触孔中形成位线接触以及在位线接触上形成位线。
在本发明构思的一些实施方式中，所述多个柱掩模包含圆柱、椭圆柱和/或具有圆化角的矩形柱。
在本发明构思的一些实施方式中，所述多个柱掩模是具有圆化角的矩形柱并且包含它们的相应角彼此面对的一对相邻的柱掩模以及它们的相应边彼此面对的一对相邻的柱掩模。
在本发明构思的一些实施方式中，第一间隔是在它们的相应角彼此面对的所述一对相邻的柱掩模之间的间隔，并且第二间隔是在它们的相应边彼此面对的所述一对相邻的柱掩模之间的间隔。
在本发明构思的一些实施方式中，第一间隔是第二间隔的2至4倍大。
在本发明构思的一些实施方式中，形成掩模桥包含通过部分地去除间隔物而暴露绝缘层的顶表面的部分，绝缘层的顶表面的所述暴露部分是矩形。
在本发明构思的一些实施方式中，形成接触孔包含通过蚀刻绝缘层的顶表面的暴露部分而形成矩形接触孔。
根据本发明构思的其它示例实施方式，一种半导体器件的制造方法包含：在基板上形成隔离层和由隔离层限定的有源区；在隔离层和有源区上形成绝缘层；在绝缘层上形成第一至第四柱掩模，第一至第四柱掩模围绕绝缘层的一区域并且互相间隔开第一间隔和小于第一间隔的第二间隔；在第一至第四柱掩模上形成间隔物；通过部分地去除间隔物，在其中第一至第四柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用第一至第四柱掩模和掩模桥蚀刻绝缘层，形成暴露有源区的接触孔，其中形成接触孔包含通过蚀刻由第一至第四柱掩模和掩模桥暴露的绝缘层的所述区域的顶表面而形成矩形接触孔。
在本发明构思的一些实施方式中，形成间隔物包含形成在其中第一至第四柱掩模彼此间隔开第二间隔的区域中将被合并的间隔物。
在本发明构思的一些实施方式中，形成掩模桥包含使用被合并的间隔物形成掩模桥。
在本发明构思的一些实施方式中，间隔物具有第一厚度并且第二间隔是第一厚度的2倍或更小倍。
在本发明构思的一些实施方式中，第一间隔是第二间隔的2至4倍大。
在本发明构思的一些实施方式中，形成第一至第四柱掩模包含在第一方向上形成第一和第二柱掩模以及在垂直于第一方向的第二方向上形成第三和第四柱掩模。
在本发明构思的一些实施方式中，第一间隔包括第一方向间隔和小于第一方向间隔的第二方向间隔，第一方向间隔在第一和第二柱掩模之间延伸，第二方向间隔在第三和第四柱掩模之间延伸。
在本发明构思的一些实施方式中，第一方向间隔是第二方向间隔的1.2至1.6倍大。
在本发明构思的一些实施方式中，第一至第四柱掩模是具有圆化角的矩形柱，第一和第二柱掩模的相应角彼此面对，以及第三和第四柱掩模的相应边彼此面对。
在本发明构思的一些实施方式中，第一至第四柱掩模在第一方向上具有第一直径并且在第二方向上具有第二直径，第一直径是第二直径的1至1.3倍大。
本发明构思的其它示例实施方式提供一种半导体器件的制造方法，该方法包括：在基板上形成隔离层和由隔离层限定并且互相间隔开的多个有源区；形成交叉所述多个有源区的多条栅电极线；在基板上形成绝缘层；在绝缘层上形成互相间隔开第一间隔和小于第一间隔的第二间隔的多个柱掩模；在所述多个柱掩模上形成间隔物；通过部分地去除间隔物，在其中所述多个柱掩模互相间隔开第二间隔的区域中形成掩模桥；通过使用所述多个柱掩模和掩模桥蚀刻所述多条栅电极线之间的绝缘层而形成暴露所述多个有源区的接触孔；在接触孔中形成位线接触；以及在位线接触上形成交叉所述多条栅电极线的至少之一的位线。
在本发明构思的一些实施方式中，形成间隔物包含在所述多个柱掩模上共形地形成在其中所述多个柱掩模互相间隔开第二间隔的区域中将合并的间隔物。
在本发明构思的一些实施方式中，形成掩模桥包含使用合并的间隔物形成掩模桥，间隔物具有第一厚度，并且第二间隔是第一厚度的2倍或更小倍。
在本发明构思的一些实施方式中，第一间隔可以是第二间隔的2至4倍大。
在本发明构思的一些实施方式中，所述多个柱掩模在第一方向上具有第一直径并且在垂直于第一方向的第二方向上具有小于第一直径的第二直径。
在本发明构思的一些实施方式中，第一直径是第二直径的1至1.3倍大。
在本发明构思的一些实施方式中，形成所述多个柱掩模包含：形成彼此邻近的第一至第四柱掩模，形成第一至第四柱掩模包含在第一方向上形成第一和第二柱掩模以及在垂直于第一方向的第二方向上形成第三和第四柱掩模，第一间隔包括第一方向间隔和小于第一方向间隔的第二方向间隔，第一方向间隔在第一和第二柱掩模之间延伸，第二方向间隔在第三和第四柱掩模之间延伸。
在本发明构思的一些实施方式中，第一方向间隔是第二方向间隔的1.2至1.6倍大。
根据本发明构思的其它实例实施方式，一种形成接触孔的方法包含：在目标层上形成互相间隔开第一间隔和小于第一间隔的第二间隔的多个柱掩模；在所述多个柱掩模上共形地形成在其中所述多个柱掩模互相间隔开第二间隔的区域中将合并的具有第一厚度的间隔物；通过部分地去除被合并的间隔物，在其中第一至第四柱掩模互相间隔开第二间隔的区域中形成掩模桥；以及通过使用所述多个柱掩模和掩模桥蚀刻目标层，形成接触孔，其中第二间隔是第一厚度的2倍或更小倍。
在本发明构思的一些实施方式中，第一间隔是第二间隔的2至4倍大。
在本发明构思的一些实施方式中，所述多个柱掩模在第一方向上具有第一直径并且在垂直于第一方向的第二方向上具有小于第一直径的第二直径。
在本发明构思的一些实施方式中，第一直径是第二直径的1至1.3倍大。
在本发明构思的一些实施方式中，形成所述多个柱掩模包含形成彼此邻近的第一至第四柱掩模；以及形成第一至第四柱掩模包含在第一方向上形成第一和第二柱掩模以及在垂直于第一方向的第二方向上形成第三和第四柱掩模。
在本发明构思的一些实施方式中，第一间隔包括第一方向间隔和小于第一方向间隔的第二方向间隔，第一方向间隔在第一和第二柱掩模之间延伸，第二方向间隔在第三和第四柱掩模之间延伸。
在本发明构思的一些实施方式中，第一方向间隔是第二方向间隔的1.2至1.6倍大。
在本发明构思的一些实施方式中，所述多个柱掩模包含圆柱、椭圆柱和/或具有圆化角的矩形柱。
在本发明构思的一些实施方式中，所述多个柱掩模是具有圆化角的矩形柱，并且包含其相应角彼此面对的一对相邻的柱掩模以及其相应边彼此面对的一对相邻的柱掩模。
在本发明构思的一些实施方式中，第一间隔是在它们的相应角彼此面对的所述一对相邻的柱掩模之间的间隔，并且第二间隔是在它们的相应边彼此面对的所述一对相邻的柱掩模之间的间隔。
在本发明构思的一些实施方式中，第一间隔是第二间隔的2至4倍大。
根据本发明构思的其它实例实施方式，一种半导体器件包含：基板，包括隔离层和由隔离层限定并且互相间隔开的多个有源区；多条栅电极线，在所述多个有源区上并且在第二方向上延伸以交叉所述多个有源区；多条位线，在所述多个有源区上并且布置在所述多条栅电极线之间并且在第一方向上延伸以交叉所述多个有源区，第一方向不同第二方向；以及多个位线接触，设置在所述多条位线和所述多个有源区之间并且具有电连接到所述多条位线的顶表面，其中所述多个位线接触的顶表面包括矩形顶表面和非矩形顶表面。
在本发明构思的一些实施方式中，所述多个位线接触以格子形式布置为互相间隔开。
根据本发明构思的其它示例实施方式，一种半导体器件的制造方法包含：在基板上形成绝缘层；在绝缘层上形成多个间隔开的柱掩模，给定的柱掩模与和其相邻的第一柱掩模间隔开第一距离并且与和其相邻的第二柱掩模间隔开大于第一距离的第二距离；形成掩模桥，该掩模桥桥接第一距离从而连接给定的柱掩模到第一柱掩模，但是不桥接第二距离，使得给定的柱掩模不通过掩模桥连接到第二柱掩模；以及使用所述多个间隔开的柱掩模和掩模桥作为蚀刻掩模蚀刻绝缘层以在绝缘层中形成接触孔。
在本发明构思的一些实施方式中，形成掩模桥包含：在所述多个间隔开的柱掩模上共形地形成与第一距离FD的至少一半那样厚的间隔物层；以及局部地去除间隔物层，使得间隔物层保留在给定的柱掩模和第一柱掩模之间而没有保留在给定的柱掩模和第二柱掩模之间。
在一些实施方式中，给定的柱掩模、第一和第二柱掩模是具有边和角的矩形柱掩模，其中给定的柱掩模的一边面对第一柱掩模的一边以限定第一距离，并且其中给定的柱掩模的一角面对第二柱掩模的一角以限定第二距离。
在本发明构思的一些实施方式中，给定的柱掩模、第一和第二柱掩模是具有全部沿第一方向延伸的长轴以及全部沿不同于第一方向的第二方向延伸的短轴的椭圆形柱掩模，其中第一距离不沿第一方向或第二方向延伸，并且其中第二距离沿第一方向或第二方向延伸。
在本发明构思的一些实施方式中，该方法还包括在接触孔中形成存储器件的位线接触。
其它特征和方面将从以下详细描述、附图和权利要求明显。
附图说明
通过参考附图详细描述示例实施方式，本发明构思的以上和其它方面及特征将变得更加明显，在图中：
图1是根据本发明构思的一些示例实施方式的半导体器件的布局图。
图2是沿图1的线A-A'截取的截面图。
图3是图1的半导体器件的电路图。
图4至38示出根据本发明构思的示例实施方式的半导体器件的制造方法的中间步骤。
图39和40示出根据本发明构思的其它实例实施方式的半导体器件的制造方法的中间步骤。
图41是根据本发明构思的其它实例实施方式的半导体器件的布局图。
图42是包括通过根据本发明构思的一些示例实施方式的半导体器件的制造方法获得的半导体器件的电子系统的框图。
图43是通过根据本发明构思的一些示例实施方式的制造方法获得的半导体器件可应用于其的一示例半导体系统的示意图。
具体实施方式
本发明构思的优点和特征以及实现其的方法可以通过参考以下不同实施方式的详细描述和附图而被更容易地理解。然而，本发明构思可以以许多不同的形式实现且不应被理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整并且将向本领域的技术人员全面传达本公开的构思的原理，本发明构思将仅由权利要求限定。在图中，为了清晰，夸大了层和区域的厚度。
将理解，当元件或层被称为“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另一元件或层时，没有居间元件或层存在。相同的附图标记始终指代相同的元件。在此使用时，术语“和/或”包括一个或更多相关列举项目的任意和所有组合。
还将理解，当一层被称为“在”另一层或基板“上”时，它可以直接在所述另一层或基板上，或者也可以存在居间层。相反，当一元件被称为“直接在”另一元件“上”时，不存在居间元件。
将理解，虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而不脱离本发明构思的教导。
在描述本发明构思的文本中(尤其是在权利要求的文本中)使用的术语“一”和“所述”以及类似指示物将被理解为涵盖单数和复数二者，除非在此另有表示或者与上下文明显冲突。术语“包含”、“具有”、“包括”和“含有”(以及其变形)等将被理解为开放式术语(即，指的是“包括，但不限于”)，除非另外说明。
除非另外地定义，在此使用的所有技术和科学术语具有与本发明构思所属的领域中的普通技术人员通常理解的相同含义。注意到，在此提供的任何和所有示例或示例性术语的使用仅旨在更好地说明本发明构思，而不是对本发明构思的范围的限制，除非另作说明。此外，除非另外限定，在通用字典中定义的所有术语不能被过度地解释。
在下文中，将参考附图描述根据本发明构思的示例实施方式的半导体器件、其制造方法以及形成接触孔的方法。形成接触孔的方法可以通过用于形成位线接触的位线接触孔的形成来实施，但是本发明构思不限于此。也就是，用于各种目的的各种孔可以通过形成接触孔的方法形成。
在下文中，将参考图1至3描述根据本发明构思的一些示例实施方式的半导体器件。
图1是根据本发明构思的一些示例实施方式的半导体器件的布局图。图2是沿图1的线A-A'截取的截面图。图3是图1的半导体器件的电路图。
参考图1至3，根据本发明构思的一些示例实施方式的半导体器件包括基板100、沟槽110、栅绝缘层112、栅电极120、盖图案122、源/漏区107、接触孔150、位线接触160、位线170、第一层间绝缘层200a、第二层间绝缘层200b、金属接触插塞190、下电极300、上沟槽350、支撑物400、电介质层500以及上电极600。
基板100可以被分成隔离层105和有源区103。有源区103通过使用基板100的隔离层105形成隔离区而被限定。更具体而言，参考图1，有源区103形成为在第三方向DR1上延伸，栅电极线(即，字线)111形成为在与第三方向DR1形成锐角的第二方向Y1上延伸，并且位线170形成为在与第三方向DR1形成锐角的第一方向X1上延伸。下电极300，其是圆筒形，可以形成在每个有源区103的两端。
术语“由两个方向形成的角度”，在此使用时，可以表示通过所述两个方向形成的两个角度中的较小者。例如，如果两个角度是120°和60°，则具体的角度可以表示60°的角度。因此，如图1所示，通过第三方向DR1和第二方向Y1形成的角度可以是θ1，并且通过第三方向DR1和第一方向X1形成的角度可以是θ2。
角度θ1和θ2可以被设为锐角，以便保证连接有源区103和位线170的位线接触160与连接有源区103和存储器件的接触插塞之间的足够距离。角度θ1和θ2可以分别是例如45°和45°，分别是30°和60°，或分别是60°和30°，但是本发明构思不限于此。
再次参考图1，位线接触160的顶表面可以是矩形。也就是，在图1至3的示例实施方式中，位线接触160可以设置在矩形接触孔中，并因而可以具有矩形的顶表面。随后将详细地描述矩形接触孔的形成。
再次参考图2，沟槽110可以形成在有源区103中，并且栅绝缘层112、栅电极120和盖图案122可以分别顺序地形成在沟槽110中。源/漏区107可以形成在每个沟槽110的两侧。沟槽110可以是掩埋沟槽，但是本发明构思不限于此。栅电极120和它们的相应对的源/漏区107可以用作掩埋沟道阵列晶体管(BCAT)。
第一层间绝缘层200a可以形成在BCAT上，连接到位线170的位线接触160可以形成为穿透第一层间绝缘层200a。第二层间绝缘层200b可以形成在位线170上，并且在一些实施方式中形成为覆盖位线170，第一和第二层间绝缘层200a和200b可以使用硅氧化物诸如硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、正硅酸乙酯(TEOS)玻璃和/或高密度等离子体(HDP)-化学气相沉积(CVD)形成。
金属接触插塞190可以形成为穿透第一和第二层间绝缘层200a和200b。金属接触插塞190可以电连接在第一和第二层间绝缘层200a和200b之间的元件。金属接触插塞190可以包含例如钨(W)，但是本发明构思不限于此。
蚀刻停止层250可以设置在第一和第二层间绝缘层200a和200b上并且设置在下电极300的侧部。蚀刻停止层250可以由具有低蚀刻速度的材料形成，并且可以用作用于蚀刻工艺的终点层。在图1至3的示例实施方式中，蚀刻停止层250可以包含例如SiON和/或SiN。在其它实施方式中，可以不提供蚀刻停止层250。
下电极300可以形成在金属接触插塞190上。下电极300可以是圆筒形。下电极300可以与上电极600和电介质层500一起用作电容器。下电极300可以由导电材料形成。例如，导电材料可以是TiN、TaN、W、钌(Ru)和/或铂(Pt)，但是本发明构思不限于此。
下电极300可以呈伸长的叠层的形状。可以形成多个下电极300的阵列。支撑物400可以分别形成在下电极300中。电介质层500和上电极600可以形成在下电极300和支撑物400上。下电极300可以形成在每个有源区103的两端。
上沟槽350可以形成在下电极300中。更具体而言，由于上沟槽350的存在，下电极300可以变成圆筒形。上沟槽350可以形成在下电极300中以节省用于形成下电极300的导电材料。然而，上沟槽350的存在会在结构上减弱下电极300，因而，可以提供支撑物400以加强下电极300。
支撑物400可以形成在上沟槽350中。更具体而言，支撑物400可以完全填充上沟槽350。支撑物400的顶表面可以在与下电极300的顶表面相同的平面上。表述“在相同的平面上”，在此使用时，可以涵盖其中在支撑物400的顶表面和下电极300的顶表面之间存在微小高度差的示例。
电介质层500可以在下电极300、支撑物400和蚀刻停止层250上，并且在一些实施方式中可以覆盖下电极300、支撑物400和蚀刻停止层250。电介质层500可以减小，并且在一些实施方式中可以阻挡，电荷在下电极300和上电极600之间的传输。电介质层500不传输电荷通过其，但是可以允许下电极300和上电极600由于下电极300和上电极600之间的电压差而通电。电介质层500可以由Al2O3、HfO2、镧基氧化物、ZrO2、Ta2O5、TiO2、SrTiO3、BaSrTiO3和/或其组合形成，但是本发明构思不限于此。
上电极600可以形成在电介质层500上。上电极600可以与电介质层500和下电极300一起形成电容器。也就是，上电极600可以与下电极300一起收集电荷。上电极600可以由与下电极300几乎相同的材料形成。例如，上电极600可以包含TiN、TaN、W、Ru和/或Pt，但是本发明构思不限于此。
再次参考图3，半导体器件可以由其中字线110和位线170形成网格结构的电路图表示。半导体器件可以是动态随机存取存储器(DRAM)装置，在其中晶体管和电容器设置在由字线110和位线170形成的格子结构的每个单元中。
更具体而言，栅绝缘层112、栅电极120和盖图案122，其全部形成在沟槽110中，可以一起用作图3的单元C的晶体管的栅极。因为在图2中示出两个栅极，所以显然图2是半导体器件的两个单元的截面图。源/漏区107，其形成在每个沟槽110的两侧，可以用作单元C的晶体管的源极和漏极。下电极300、电介质层500和上电极600可以一起用作单元C的电容器。
在下文中，将参考图4至38描述根据本发明构思的一些示例实施方式的半导体器件的制造方法。
形成接触孔的方法也将与该制造方法一起被描述。也就是，该制造方法包括形成接触孔的方法。然而，形成接触孔的方法和该制造方法可以彼此独立。也就是，形成接触孔的方法不限于被用于该制造方法中，而是可以用于形成用于各种目的的各种孔。
图4至38是示出根据本发明构思的示例实施方式的半导体器件的制造方法的中间步骤的示意图。
更具体而言，图13是示出根据本发明构思的示例实施方式的半导体器件的制造方法的中间步骤的透视图，图14是如从方向S看到的图13的透视图。图15(a)是沿图14的线A-A截取的截面图，图15(b)是沿图14的线B-B截取的截面图。图17是示出该制造方法的中间步骤的透视图，图18是如从方向S看到的图17的透视图。图19(a)是沿图18的线A-A截取的截面图，图19(b)是沿图18的线B-B截取的截面图。图20是示出该制造方法的中间步骤的透视图，图21是如从方向S看到的图20的透视图。图22(a)是沿图21的线A-A截取的截面图，图22(b)是沿图21的线B-B截取的截面图。图23是示出该制造方法的中间步骤的透视图，图24是如从方向S看到的图23的透视图。图25(a)是沿图24的线A-A截取的截面图，图25(b)是沿图24的线B-B截取的截面图。
图4是沿图1的线A-A截取的基板100的截面图。也就是，图4至38的示例实施方式可以提供，但是不限于，图1至3的根据示例实施方式的半导体器件的制造方法。因而，在下文中，将省略相同或相似元件的任何重复描述。
参考图4，隔离层105形成在基板100上。
基板100可具有在其中基底基板和外延层层叠的结构，但是本发明构思不限于此。基板100可以是硅基板、砷化镓基板、硅锗基板、陶瓷基板、石英基板和/或玻璃基板，和/或可以是绝缘体上半导体(SOI)基板。在以下描述中，假设基板100是硅基板。
通过形成隔离层105，有源区103可以被限定在基板100上。有源区103可以由隔离层105诸如浅沟槽隔离(STI)限定。
有源区103可以对应于图1的有源区103。因此，如图1所示，多个隔离区103可以在基板100上形成为互相隔开。
此后，掩模图案199形成在基板100上。
掩模图案199暴露在其中将形成沟槽110的区域。掩模图案199可以使用氧化物层、氮化物层或氮氧化物层形成，但是本发明构思不限于此。
参考图6，沟槽110形成在其中没有形成掩模图案199的区域中。沟槽(未示出)可以另外地形成在隔离层105中。沟槽110可以形成为各种形状。例如，沟槽110可以形成为具有以相对于沟槽110的底表面的预定角度倾斜的侧部，如图6所示。沟槽110可以形成为具有圆化的底边缘。
参考图7，绝缘层112p形成在沟槽110的顶表面和掩模图案199的顶表面上。
绝缘层112p共形地形成在沟槽110中和掩模图案199上。绝缘层112p可以包含例如硅氧化物、硅氮化物和/或硅氮氧化物，和/或可以包含例如高介电常数材料。高介电常数材料可以包括例如铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铌酸铅锌，但是本发明构思不限于此。
参考图8，电极材料120p形成为覆盖绝缘层112p。
电极材料120p可以使用导电材料诸如例如金属或多晶硅形成，但是本发明构思不限于此。
参考图9，通过蚀刻电极材料120p，栅电极120形成为至少局部地填充沟槽110。
也就是，栅电极120可以是凹槽的形式。栅电极120的顶表面可以低于基板100的顶表面。电极材料120p的蚀刻可以使用回蚀工艺执行。
参考图10，盖材料122p可以形成在栅电极120上，并且在一些实施方式中，可以形成为填充沟槽110。
盖材料122p可以是例如氧化物层、氮化物层和/或氮氧化物层，但是本发明构思不限于此。
参考图11，盖材料122p、绝缘层112p和掩模图案199可以被蚀刻以暴露基板100的顶表面。
盖材料122p、绝缘层112p和掩模图案199的蚀刻可以使用例如化学机械抛光(CMP)执行。结果，盖材料122p可以被蚀刻成盖图案122，并且绝缘层112p可以被蚀刻成栅绝缘层112。栅绝缘层112可以仅形成在沟槽110中。掩模图案199可以全部被去除。也就是，盖图案122p、栅绝缘层112、有源区103和隔离层105的顶表面可以在相同的平面中，但是本发明构思不限于此。
此后，源/漏区107形成在有源区103中。源/漏区107可以形成在每个沟槽110的两侧。
参考图12，缓冲层131和绝缘层133形成在有源区103和隔离层105上。
更具体而言，缓冲层131可以形成在有源区103和隔离层105上，并且绝缘层133可以形成在缓冲层131上。备选地，绝缘层133可以直接形成在有源区103和隔离层105上而没有形成缓冲层131。
绝缘层133可以使用硅氧化物、硅氮化物和/或多晶硅形成。缓冲层131可以设置在绝缘层133和有源区103之间，并且可以帮助绝缘层133的形成同时减小或防止对有源区103的损坏。
在下文中，将参考图13至25描述在图12的基板100的区域D中形成接触孔150的方法，并且在图13至25中，为了方便起见，基板100的在区域D下面的部分被从图示省略。
在下文中，将参考图12至26描述根据本发明构思的示例实施方式的形成接触孔的方法。在下文中，将描述图12至26的示例实施方式，以其中接触孔150形成在沟槽110之间的有源区103中为例，但是本发明构思不限于此。
参考图13至15，柱掩模135形成在绝缘层133上。
更具体而言，可以形成多个柱掩模135。柱掩模135可以设置为互相间隔开。柱掩模135可以在绝缘层133上形成为在第三方向Z上延伸的柱。柱掩模135可以使用硅氧化物、硅氮化物、多晶硅和/或硬掩模上旋涂(SOH)材料形成。
在下文中，将参考图16(a)-16(d)描述柱掩模135的布置。图16(a)-16(d)是图14的区域C的放大透视图。区域C可以是单位区域C。在图12至26的示例实施方式中，单位区域C可以是在其中可以形成至少一个接触孔150的区域。
参考图16(a)-16(b)，在单位区域C中，可以提供第一至第四柱掩模135a至135d。第一至第四柱掩模135a至135d可以彼此邻近地设置并且可以围绕在其中间的区域。在第一至第四柱掩模135a至135d的中间的区域可以是将被蚀刻以形成接触孔的区域。
图16(a)示出其中第一至第四柱掩模135a至135d是椭圆形的示例，图16(b)示出其中第一至第四柱掩模135a至135d是具有圆化角的矩形的示例。
如图16(a)-16(b)所示，第一和第二柱掩模135a和135b可以沿第一方向X1设置，第三和第四柱掩模135c和135d可以沿第二方向Y1设置。第一方向X1和第二方向Y1可以彼此垂直。
第一和第二柱掩模135a和135b，其沿第一方向X1延伸，可以彼此间隔开第一方向间隔Ga。第三和第四柱掩模135c和135d，其沿第二方向Y1延伸，可以彼此间隔开第二方向间隔Gb。第一方向间隔Ga和第二方向间隔Gb可以被共同称为第一间隔。
第一柱掩模135a可以与第三和第四柱掩模135c和135d间隔开第二间隔Gc。第二柱掩模135b可以与第三和第四柱掩模135c和135d间隔开第二间隔Gc。第三柱掩模135c可以与第一和第二柱掩模135a和135b间隔开第二间隔Gc。第四柱掩模135d可以与第一和第二柱掩模135a和135b间隔开第二间隔Gc。
第二间隔Gc可以小于第一和第二方向间隔Ga和Gb，即，第一间隔。第一方向间隔Ga可以与第二方向间隔Gb相同(如图16(a)所示)，或大于(如图16(b)所示)第二方向间隔Gb。
更具体而言，第一间隔可以是第二间隔Gc的2至4倍大。响应于第一方向间隔Ga大于第二方向间隔Gb，第一方向间隔Ga可以是第二间隔Gc的1.2至1.6倍大。
例如，第二间隔Gc可以是8nm至12nm，第一方向间隔Ga可以是30nm至40nm，第二方向间隔Gb可以是20nm至30nm。然而，本发明构思不限于这个示例。也就是，第一方向间隔Ga、第二方向间隔Gb和第二间隔Gc可以取决于将形成在柱掩模135上的间隔物137的厚度和类型而变化。
在以下描述中，假设第二间隔Gc是10nm，第一方向间隔Ga是35nm，并且第二方向间隔Gb是25nm，但是本发明构思不限于此。
第一至第四柱掩模135a至135d的每个可以在第一方向X1上具有第一直径La并且在第二方向Y1上具有第二直径Lb。
也就是，在其中第一至第四柱掩模135a至135d是椭圆形的示例中，如图16(a)所示，第一至第四柱掩模135a至135d的长直径(长轴)可以被称为第一直径La，第一至第四柱掩模135a至135d的短直径(短轴)可以被称为第二直径Lb。在其中第一至第四柱掩模135a至135d是具有圆化角的矩形的示例中，如图16(b)所示，第一至第四柱掩模135a至135d在第一方向X1上的对角线距离可以被称为第一直径La，第一至第四柱掩模135a至135d在第二方向Y1上的对角线距离可以被称为第二直径Lb。
第一直径La可以与第二直径Lb相同，或大于第二直径Lb。第一直径La可以是第二直径Lb的1至1.3倍大。第一直径La可以是70nm至80nm，第二直径Lb可以是60nm至70nm。然而，本发明构思不限于这个示例。
在以下描述中，假设第一直径La是75nm并且第二直径Lb是65nm，但是本发明构思不限于此。
图16(c)和16(d)类似于图16(a)和16(b)，但是使用不同的术语。参考图16(c)，也显示了多个间隔开的柱掩模。给定的柱掩模GPM与和其相邻的第一柱掩模FPM间隔开第一距离FD，并且与和其相邻的第二柱掩模SPM间隔开大于第一距离FD的第二距离SD。还提供了第三柱掩模TPM。在图16(c)中，给定的第一和第二柱掩模GPM、FPM和SPM分别是具有全部沿第一方向X1延伸的长轴MAJA以及全部在不同于第一方向X1的第二方向Y1上延伸的短轴MINA的椭圆形柱掩模。还如所示的，第一距离FD不沿第一方向X1或第二方向Y1延伸，并且第二距离SD沿第一方向X1或第二方向Y1延伸。图16(d)示出在其中给定的第一和第二柱掩模GPM、FPM和SPM分别是具有边和角的矩形柱掩模的其它实施方式。所述角可以如图所示地被圆化。给定柱掩模GPM的一边面对第一柱掩模FPM的一边以限定第一距离FD，给定柱掩模GPM的一角面对第二柱掩模SPM的一角以限定第二距离SD。
参考图17至19，间隔物137形成在柱掩模135上。
间隔物137可以共形地形成在柱掩模135上。间隔物137可以通过沉积工艺诸如原子层沉积(ALD)形成。间隔物136可以使用硅氧化物、硅氮化物、多晶硅和/或碳层形成，但是本发明构思不限于此。
因为间隔物137形成于在其间具有第一方向间隔Ga、第二方向间隔Gb和第二间隔Gc的柱掩模135上，所以间隔物137可以在柱掩模153之间具有第二间隔Gc的区域中彼此接触。
也就是，参考图18的区域b，间隔物135可以彼此接触，并因而可以合并。图18的区域a可以是将被蚀刻或蚀刻剂将被注入其中的蚀刻区域。
再次参考图19，间隔物135可以在柱掩模135上形成为具有第一宽度W1。为了使间隔物137在柱掩模153之间具有第二间隔Gc的区域中合并或彼此接触，第一宽度W1可以是第二间隔Gc的长度的至少一半。也就是，第二间隔Gc的长度可以是第一宽度W1的2倍或更小倍数，但是本发明构思不限于此。
间隔物137彼此合并或接触的区域可以取决于在柱掩模135上的间隔物137的厚度而变化。
参考图20至22，掩模桥137a通过局部地去除间隔物137而形成。
因为间隔物137由于在湿法蚀刻工艺期间注入到蚀刻区域a中的蚀刻剂而被局部地蚀刻掉，所以可以形成掩模桥137a，但是本发明构思不限于湿法蚀刻工艺。也就是，各种其它蚀刻工艺诸如干蚀刻可以用于形成掩模桥137a。
掩模桥137a可以形成在图18的区域b中。也就是，掩模桥137a可以形成在其中间隔物137彼此合并或接触的区域中。
更具体而言，被注入到蚀刻区域a中的蚀刻剂可以随时间以均匀的速度蚀刻间隔物137。因为间隔物137相对较厚地形成在其中柱掩模135之间具有第二间隔Gc的区域中，所以掩模桥137a形成在其中柱掩模135之间具有第二间隔Gc的区域中，如图20所示。
在柱掩模135之间具有第二间隔Gc的区域中，掩模桥137a的形状和厚度可以取决于间隔物137彼此合并或接触的区域而变化。
再次参考图21，蚀刻区域a，其被掩模桥137a和柱掩模135围绕，通常可以是矩形。
再次参考图21，相对于图16(c)和16(d)，形成桥接第一距离FD从而连接给定的柱掩模GPM到第一柱掩模FPM的掩模桥137a，而不桥接第二距离SD使得给定柱掩模GPM没有通过掩模桥137a连接到第二柱掩模SPM。如图18-19中示出的，掩模桥137a通过以下形成：在所述多个间隔开的柱掩模上共形地形成与第一距离FD的至少一半那样厚的间隔物层137；以及局部地去除间隔物层137使得间隔物层137a保留在给定柱掩模GPM和第一柱掩模FPM之间而没有保留在给定柱掩模GPM和第二柱掩模SPM之间。
参考图23至25，通过使用掩模桥137a和柱掩模135作为掩模图案化绝缘层133，形成包括接触孔150的绝缘层图案133a。
如图24所示，因为图23的蚀刻区域a通常是矩形，所以接触孔150的敞开的顶部可以是矩形。有源区103，其设置在接触孔150下面，可以通过接触孔150的敞开的顶部暴露。
图23至25示出一示例，在其中绝缘层图案133a的顶表面暴露，但是掩模桥137a或柱掩模135可以局部地保留在绝缘层图案133a上。
因为柱掩模135之间具有第一方向间隔Ga、第二方向间隔Gb和第二间隔Gc，所以间隔物137可以形成为在柱掩模135上方彼此合并或接触，结果，可以形成矩形的蚀刻区域a。也就是，因为掩模图案是矩形的，所以通过蚀刻从蚀刻区域a获得的接触孔150可以形成为矩形。在此使用时，“矩形”意指可具有直边和尖角的四边形，但是该四边形还可以具有稍微圆化的角和/或边。
因此，接触孔150可以被设置为彼此相距足够的距离，因而，可以确保足够的接触面积。
参考图26，接触孔150可以形成在层间绝缘层200a中以暴露有源区103。层间绝缘层200a可以包括绝缘层图案133a和缓冲层图案131a。
参考图27，位线接触160可以形成在接触孔150中。位线接触160的形状可以由接触孔150的形状确定，因而，位线接触160的顶表面可以是矩形。
位线接触160可以包含导电材料。例如，位线接触160可以包含多晶硅、金属硅化物化合物、导电金属氮化物和/或金属，但是本发明构思不限于此。
参考图28，位线170，其电连接到位线接触160，可以形成在位线接触160上。
更具体而言，位线接触160和位线170的矩形顶表面可以彼此接触地放置，因而，位线接触160和位线170可以彼此电连接。
位线170可以包含导电材料。例如，位线170可以包含多晶硅、金属硅化物化合物、导电金属氮化物和/或金属，但是本发明构思不限于此。
参考图29，第二层间绝缘层200b可以形成在基板100上，并且在一些实施方式中可以覆盖位线170。
第二层间绝缘层200b可以包含例如硅氧化物、硅氮化物和/或硅氮氧化物。第二层间绝缘层200b可以是单层或多层。
参考图30，接触插塞孔180可以形成在第一和第二层间绝缘层200a和200b中以穿透第一和第二层间绝缘层200a和200b。
接触插塞孔180穿透第一和第二层间绝缘层200a和200b并且暴露有源区103。
图31示出其中接触插塞孔180暴露有源区103和隔离层105二者的示例，但是本发明构思不限于这个示例。也就是，接触插塞孔180可以形成为仅暴露有源区103。
参考图31，金属接触插塞190可以形成在接触插塞孔180中。
金属接触插塞190可以包含导电材料。例如，金属接触插塞190可以包含多晶硅、金属硅化物化合物、导电金属氮化物和/或金属，但是本发明构思不限于此。
此后，参考图32，形成蚀刻停止层250和模制氧化物层271。
更具体而言，蚀刻停止层250形成在第一和第二层间绝缘层200a和200b以及金属接触插塞190上，并且在一些实施方式中形成为覆盖第一和第二层间绝缘层200a和200b以及金属接触插塞190。蚀刻停止层250可以由具有低蚀刻速度的材料形成，并且可以用作用于蚀刻工艺的终点层。在图4至38的示例实施方式中，蚀刻停止层250可以包含例如SiON和/或SiN。在一些实施方式中，可以不提供蚀刻停止层250。
此后，模制氧化物层271形成在蚀刻停止层250上。模制氧化物层271可以随后被图案化成用于形成下电极300的沟槽。模制氧化物层271可以形成为具有足够的高度以形成充分长的下电极300。
此后，参考图33，通过蚀刻模制氧化物层271和蚀刻停止层250，形成下电极孔280。
更具体而言，模制氧化物层271和蚀刻停止层250被蚀刻直到暴露金属接触插塞190的顶表面。结果，下电极孔280形成在模制氧化物层271和蚀刻停止层250中。
参考图34，下电极层300p形成在下电极孔280和模制氧化物层271上，并且在一些实施方式中形成为覆盖下电极孔280和模制氧化物层271。
如图34所示，下电极层300p可以共形地形成在模制氧化物层271上。例如，CVD和/或ALD可以用于形成下电极层300p，但是本发明构思不限于此。
因为下电极层300p形成为与模制氧化物层271的形状一致，所以上沟槽350可以形成在下电极层300p上，如图34所示。
下电极层300p可以由第一导电材料形成。例如，第一导电材料可以包含TiN、TaN、W、Ru和/或Pt，但是本发明构思不限于此。
此后，参考图35，支撑物层400p形成在上沟槽350中，并且在一些实施方式中形成为完全填充上沟槽350。支撑物层400p还可以形成在下电极层300p的顶表面上，并且在一些实施方式中，形成为覆盖下电极层300p的顶表面。支撑物层400p可以包含导电材料。
此后，参考图36，下电极层300p和支撑物层400p可以被蚀刻直到暴露模制氧化物层271的顶表面。由于下电极层300p和支撑物层400p的蚀刻，可以实现单元之间的节点分隔。
下电极层300p和支撑物层400p的蚀刻可以使用CMP执行。响应下电极层300p的上部分被蚀刻掉，可以形成下电极300。响应支撑物层400p的上部分被蚀刻掉，可以形成支撑物400。支撑物400的顶表面可以在与下电极300的顶表面相同的平面上。表述“在相同的平面上”，在此使用时，甚至可以涵盖其中在支撑物400的顶表面和下电极300的顶表面之间存在微小高度差的示例。
此后，参考图37，剩余的模制氧化物层271被全部蚀刻掉。因此，仅蚀刻停止层250可以保留在每个下电极300的侧部上，因而，每个下电极300的外壁可以被暴露。因此，存在下电极300由于施加到其上的热或机械应力而可能倒塌或可能部分地剥离的风险。然而，在图4至38的示例实施方式中，支撑物400被提供来减小或防止下电极300的倒塌。在其它实施方式中，可以不提供支撑物400。
此后，参考图38，电介质层500可以形成在蚀刻停止层250、下电极300和支撑物400上，并且在一些实施方式中，可以形成为覆盖蚀刻停止层250、下电极300和支撑物400。电介质层500可以由Al2O3、HfO2、镧基氧化物、ZrO2、Ta2O5、TiO2、SrTiO3、BaSrTiO3和/或其组合形成。
此后，再次参考图1和38，上电极600可以形成在电介质层500上。上电极600可以由TiN、TaN、W、Ru和/或Pt形成。
下电极300、电介质层500和上电极600可以一起形成电容器，并因而可以用作存储器件。在图4至38的示例实施方式中，电容器可以用于用作DRAM的存储器件，但是本发明构思不限于此。也就是，图4至38的示例实施方式也可以应用到典型电容器和/或其它微电子器件的制造。
在下文中，将参考图39和40描述根据本发明构思的另一示例实施方式的半导体器件的制造方法。
图39和40是示出根据本发明构思的另一示例实施方式的半导体器件的制造方法的中间步骤的示意图。
图39和40的示例实施方式基本上与图4至38的示例实施方式相同，除了每个单位区域的形状之外。因此，在图4至40中，相同的附图标记表示相同的元件，因而，将省略其任何重复的描述。
图40的中间步骤可以对应于图13的中间步骤，如在根据图4至38的示例实施方式的制造方法中执行的。因此，图40的中间步骤之后的中间步骤可以用图3至12的中间步骤替换。
图39是根据本发明构思的另一示例实施方式的半导体器件的制造方法的中间步骤的透视图，图40是如从方向S看到的图39的透视图。
参考图39和40，柱掩模135的六边形布置可以提供在单位区域C1中。
在六边形的顶点处的柱掩模135可以互相间隔开第二距离Gc。在图4至38的示例实施方式中，间隔物137可以在其中柱掩模135互相间隔开第二间隔Gc的区域中彼此合并或接触，因而，可以形成掩模桥137a。在图39和40的示例实施方式中，被单位区域C1中的掩模桥137a和柱掩模135围绕的蚀刻区域a可以是六边形。
此后，可以执行图17至38的操作，由此获得半导体器件。通过根据图39和40的示例实施方式的制造方法获得的半导体器件可以包括具有六边形的顶表面的接触孔150以及具有六边形的顶表面的位线接触160。
图4至38的示例实施方式以及图39和40的示例实施方式仅是示例，而不用于限制接触孔150的形状以及位线接触160的形状。也就是，通过使用从间隔物137获得的柱掩模135和掩模桥137a的各种布置，接触孔150可以形成为除这里阐述的形状之外的各种形状。
在下文中，将参考图41描述根据本发明构思的另一示例实施方式的半导体器件。
根据图41的示例实施方式的半导体器件与根据图1至3的示例实施方式的半导体器件1基本上相同，除了它包括具有非矩形顶表面的位线接触之外。因此，在图1至3和图41中，相同的附图标记表示相同的元件，因而，将省略其任何重复的描述。
图41是根据本发明构思的另一示例实施方式的半导体器件的布局图。
参考图41，半导体器件可以包括是矩形的位线接触160以及是非矩形的位线接触161。
非矩形的位线接触161可以由于在半导体器件的制造期间柱掩模135的未对准或倒塌而形成。位线接触161可以规则地布置成格子形式，但是位线接触161的布置没有被特别限制。
图42是包括通过根据本发明构思的一些示例实施方式的半导体器件的制造方法获得的半导体器件的电子系统的框图。
参考图42，电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140和总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以经由总线1150彼此连接。总线1150对应于数据通过其传送的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或能够执行类似和/或其它功能的逻辑元件。I/O器件1120可以包括键区、键盘和显示装置。存储器件1130可以存储数据和/或命令。接口1140可以发送数据到通信网络或从通信网络接收数据。接口1140可以是有线和/或无线型。例如，接口1140可以包括天线或有线/无线收发器。虽然未明确地示出，但是电子系统1100可以包括高速DRAM和/或静态随机存取存储器(SRAM)作为用于改善控制器1110的操作的操作存储器。通过根据本发明构思的一些示例实施方式的制造方法获得的半导体器件可以提供在存储器件1130内部或可以提供作为控制器1110、I/O器件1120和/或接口1140的部分。
电子系统1100可以应用到个人数字助理(PDA)、便携式计算机、网络本、无线电话、手机、移动式电话、数字音乐播放器、存储卡和/或能够在无线环境中传送和/或接收信息的任何类型的电子产品。
图43是通过根据本发明构思的一些示例实施方式的制造方法获得的半导体器件可应用于其的一示例半导体系统的示意图。更具体而言，图43示出平板PC。通过根据本发明构思的一些示例实施方式的制造方法获得的半导体器件可以用于平板PC和/或笔记本式电脑中。然而，通过根据本发明构思的一些示例实施方式的制造方法获得的半导体器件也可以用于除此处阐述的那些以外的各种集成电路(IC)装置中。
本发明构思的示例实施方式已经参考附图被描述。然而，本领域的技术人员将理解，可以对所公开的实施方式进行许多变化和变形而基本上不脱离本发明构思的原理。因此，本发明构思的所公开的实施方式仅用于一般性和描述性的意义而不用于限制。
本申请要求享有2015年11月6日在韩国知识产权局提交的韩国专利申请第10-2015-0155993号的优先权，其公开通过整体引用合并于此。

Claims (20)

1.一种半导体器件的制造方法，包括：
在基板上形成隔离层和由所述隔离层限定的有源区；
在所述隔离层和所述有源区上形成绝缘层；
在所述绝缘层上形成多个柱掩模，所述多个柱掩模互相间隔开第一间隔和小于所述第一间隔的第二间隔；
在所述多个柱掩模上形成间隔物；
通过部分地去除所述间隔物，在其中所述多个柱掩模互相间隔开所述第二间隔的区域中形成掩模桥；以及
通过使用所述多个柱掩模和所述掩模桥蚀刻所述绝缘层，形成暴露所述有源区的接触孔。
2.根据权利要求1所述的制造方法，其中所述形成所述间隔物包含在所述多个柱掩模上共形地形成所述间隔物。
3.根据权利要求2所述的制造方法，其中所述形成所述间隔物包含将所述间隔物形成为在其中所述多个柱掩模互相间隔开所述第二间隔的区域中合并。
4.根据权利要求3所述的制造方法，其中所述形成所述掩模桥包含使用合并的所述间隔物形成所述掩模桥。
5.根据权利要求2所述的制造方法，其中所述间隔物具有第一厚度并且所述第二间隔是所述第一厚度的2倍或更小倍。
6.根据权利要求1所述的制造方法，其中所述形成所述多个柱掩模包含形成彼此邻近的第一至第四柱掩模；以及所述形成所述第一至第四柱掩模包含在第一方向上形成所述第一和第二柱掩模以及在垂直于所述第一方向的第二方向上形成所述第三和第四柱掩模。
7.根据权利要求6所述的制造方法，其中所述第一间隔包括第一方向间隔和小于所述第一方向间隔的第二方向间隔，所述第一方向间隔在所述第一和第二柱掩模之间延伸，所述第二方向间隔在所述第三和第四柱掩模之间延伸。
8.根据权利要求1所述的制造方法，其中所述多个柱掩模包含圆柱、椭圆柱和/或具有圆化角的矩形柱。
9.根据权利要求8所述的制造方法，其中所述多个柱掩模是具有圆化角的矩形柱并且包含它们的相应角彼此面对的一对相邻的柱掩模以及它们的相应边彼此面对的一对相邻的柱掩模。
10.根据权利要求9所述的制造方法，其中所述第一间隔是在它们的相应角彼此面对的所述一对相邻的柱掩模之间的间隔，并且所述第二间隔是在它们的相应边彼此面对的所述一对相邻的柱掩模之间的间隔。
11.一种半导体器件的制造方法，包括：
在基板上形成隔离层和由所述隔离层限定的有源区；
在所述有源区和所述隔离层上形成绝缘层；
在所述绝缘层上形成第一至第四柱掩模，所述第一至第四柱掩模围绕所述绝缘层的区域并且互相间隔开第一间隔和小于所述第一间隔的第二间隔；
在所述第一至第四柱掩模上形成间隔物；
通过部分地去除所述间隔物，在其中所述第一至第四柱掩模互相间隔开所述第二间隔的区域中形成掩模桥；以及
通过使用所述第一至第四柱掩模和所述掩模桥蚀刻所述绝缘层，形成暴露所述有源区的接触孔，
其中所述形成所述接触孔包含通过蚀刻由所述第一至第四柱掩模和所述掩模桥暴露的所述绝缘层的所述区域的顶表面而形成矩形接触孔。
12.根据权利要求11所述的制造方法，其中所述形成所述第一至第四柱掩模包含在第一方向上形成所述第一和第二柱掩模以及在垂直于所述第一方向的第二方向上形成所述第三和第四柱掩模。
13.根据权利要求12所述的制造方法，其中所述第一间隔包括第一方向间隔和小于所述第一方向间隔的第二方向间隔，所述第一方向间隔在所述第一和第二柱掩模之间延伸，所述第二方向间隔在所述第三和第四柱掩模之间延伸。
14.根据权利要求12所述的制造方法，其中所述第一至第四柱掩模是具有圆化角的矩形柱，所述第一和第二柱掩模的相应的角彼此面对，以及所述第三和第四柱掩模的相应的边彼此面对。
15.根据权利要求13所述的制造方法，还包括：
在所述接触孔中形成位线接触；以及
在所述位线接触上形成位线。
16.一种半导体器件的制造方法，包括：
在基板上形成绝缘层；
在所述绝缘层上形成多个间隔开的柱掩模，给定的柱掩模与和其相邻的第一柱掩模间隔开第一距离并且与和其相邻的第二柱掩模间隔开大于所述第一距离的第二距离；
形成掩模桥，该掩模桥桥接所述第一距离从而连接所述给定的柱掩模到所述第一柱掩模，但是不桥接所述第二距离，使得所述给定的柱掩模不通过所述掩模桥连接到所述第二柱掩模；以及
使用所述多个间隔开的柱掩模和所述掩模桥作为蚀刻掩模，蚀刻所述绝缘层以在所述绝缘层中形成接触孔。
17.根据权利要求16所述的制造方法，其中所述形成掩模桥包括：
在所述多个间隔开的柱掩模上共形地形成与所述第一距离的至少一半那样厚的间隔物层；以及
部分地去除所述间隔物层，使得所述间隔物层保留在所述给定的柱掩模和所述第一柱掩模之间而没有保留在所述给定的柱掩模和所述第二柱掩模之间。
18.根据权利要求16所述的制造方法，其中所述给定的柱掩模、所述第一和第二柱掩模是具有边和角的矩形柱掩模，其中所述给定的柱掩模的一边面对所述第一柱掩模的一边以限定所述第一距离并且其中所述给定的柱掩模的一角面对所述第二柱掩模的一角以限定所述第二距离。
19.根据权利要求16所述的制造方法，其中所述给定的柱掩模、所述第一和第二柱掩模是具有全部沿第一方向延伸的长轴以及全部沿不同于所述第一方向的第二方向延伸的短轴的椭圆形柱掩模，其中所述第一距离没有沿所述第一方向或所述第二方向延伸并且其中所述第二距离沿所述第一方向或所述第二方向延伸。
20.根据权利要求16所述的制造方法，还包括：
在所述接触孔中形成存储器件的位线接触。
CN201610974184.0A 2015-11-06 2016-11-04 半导体器件的制造方法 Active CN107039266B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0155993 2015-11-06
KR1020150155993A KR102258317B1 (ko) 2015-11-06 2015-11-06 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법

Publications (2)

Publication Number Publication Date
CN107039266A CN107039266A (zh) 2017-08-11
CN107039266B true CN107039266B (zh) 2021-10-22

Family

ID=58663714

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610974184.0A Active CN107039266B (zh) 2015-11-06 2016-11-04 半导体器件的制造方法

Country Status (3)

Country Link
US (1) US9875932B2 (zh)
KR (1) KR102258317B1 (zh)
CN (1) CN107039266B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756102B2 (en) * 2017-11-23 2020-08-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory structure and manufacturing method thereof
KR102462051B1 (ko) * 2018-01-05 2022-11-01 도쿄엘렉트론가부시키가이샤 진보된 콘택 홀 패터닝 방법
CN115249658B (zh) * 2021-04-28 2024-06-21 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1531061A (zh) * 2003-03-17 2004-09-22 ������������ʽ���� 接触孔形成方法、薄膜半导体装置的制法、电子器件及其制法
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
CN103779352A (zh) * 2012-10-18 2014-05-07 三星电子株式会社 半导体器件及其制造方法
CN103972066A (zh) * 2013-01-24 2014-08-06 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541049B1 (ko) 2003-07-03 2006-01-11 삼성전자주식회사 디램 셀들을 갖는 반도체 장치 및 그 제조방법
KR100555564B1 (ko) 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
US20080299722A1 (en) 2007-05-29 2008-12-04 Jessica Hartwich Manufacturing method for forming a recessed channel transistor, method for forming a corresponding integrated semiconductor memory device and corresponding self-aligned mask structure
KR101303180B1 (ko) * 2007-11-09 2013-09-09 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
KR101076881B1 (ko) 2008-12-26 2011-10-25 주식회사 하이닉스반도체 반도체 소자의 배선 및 형성 방법
KR101102766B1 (ko) 2009-09-18 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20110108712A (ko) * 2010-03-29 2011-10-06 주식회사 하이닉스반도체 반도체 장치의 콘택 홀 제조 방법
KR20120003741A (ko) 2010-07-05 2012-01-11 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
KR20120004605A (ko) 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101129922B1 (ko) 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101161770B1 (ko) 2010-10-04 2012-07-03 에스케이하이닉스 주식회사 반도체 장치 제조방법
KR101729330B1 (ko) 2010-12-30 2017-04-25 에스케이하이닉스 주식회사 매몰된 게이트를 갖는 반도체 소자의 콘택 플러그 형성방법
KR101827353B1 (ko) 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR20130053278A (ko) 2011-11-15 2013-05-23 에스케이하이닉스 주식회사 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
KR20130089120A (ko) 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 미세 패턴들을 포함하는 반도체 소자 제조방법
KR101883656B1 (ko) 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법
KR101926027B1 (ko) 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20140091845A (ko) 2013-01-14 2014-07-23 삼성전자주식회사 증착 확장된 활성영역을 갖는 반도체 및 반도체 제조 방법
US9070705B2 (en) 2013-03-15 2015-06-30 Semiconductor Components Industries, Llc HEMT semiconductor device and a process of forming the same
KR102037063B1 (ko) 2013-03-15 2019-11-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150019922A (ko) * 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 홀 패턴 제조 방법, 전자 장치 및 그 제조 방법
US9425200B2 (en) 2013-11-07 2016-08-23 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
KR102188883B1 (ko) * 2013-12-13 2020-12-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160005856A (ko) * 2014-07-07 2016-01-18 삼성전자주식회사 반도체 소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1531061A (zh) * 2003-03-17 2004-09-22 ������������ʽ���� 接触孔形成方法、薄膜半导体装置的制法、电子器件及其制法
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法
CN103779352A (zh) * 2012-10-18 2014-05-07 三星电子株式会社 半导体器件及其制造方法
CN103972066A (zh) * 2013-01-24 2014-08-06 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
US9875932B2 (en) 2018-01-23
CN107039266A (zh) 2017-08-11
KR102258317B1 (ko) 2021-06-01
KR20170053455A (ko) 2017-05-16
US20170133266A1 (en) 2017-05-11

Similar Documents

Publication Publication Date Title
US10283509B2 (en) Semiconductor device and method for fabricating the same
US9576902B2 (en) Semiconductor device including landing pad
US9972527B2 (en) Semiconductor device including air spacer
US8987860B2 (en) Semiconductor device
US9263536B2 (en) Methods of fabricating semiconductor devices with electrode support patterns
US9123550B2 (en) Semiconductor devices using air spaces to separate conductive structures and methods of manufacturing the same
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
KR102251816B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US9269720B1 (en) Methods of fabricating semiconductor devices
US10658289B2 (en) Semiconductor devices having nonlinear bitline structures
US9484219B2 (en) Methods of fabricating memory devices using wet etching and dry etching
CN106972017B (zh) 半导体器件
CN107039266B (zh) 半导体器件的制造方法
US10199328B2 (en) Semiconductor device and method for fabricating the same
KR20140083756A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US20230247822A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant