CN1531061A - 接触孔形成方法、薄膜半导体装置的制法、电子器件及其制法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 138
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000012528 membrane Substances 0.000 title claims description 7
- 238000007493 shaping process Methods 0.000 title 1
- 239000007788 liquid Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000011810 insulating material Substances 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims description 194
- 230000015572 biosynthetic process Effects 0.000 claims description 96
- 239000000463 material Substances 0.000 claims description 41
- 238000000576 coating method Methods 0.000 claims description 29
- 239000011248 coating agent Substances 0.000 claims description 28
- 239000011368 organic material Substances 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 239000011344 liquid material Substances 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 10
- 229910010272 inorganic material Inorganic materials 0.000 claims description 9
- 239000011147 inorganic material Substances 0.000 claims description 9
- 230000005855 radiation Effects 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000012530 fluid Substances 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 238000004381 surface treatment Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000001704 evaporation Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 239000011521 glass Substances 0.000 abstract description 13
- 238000004380 ashing Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000013036 cure process Methods 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 208000034189 Sclerosis Diseases 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004132 cross linking Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003618 dip coating Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 150000002902 organometallic compounds Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- WNEODWDFDXWOLU-QHCPKHFHSA-N 3-[3-(hydroxymethyl)-4-[1-methyl-5-[[5-[(2s)-2-methyl-4-(oxetan-3-yl)piperazin-1-yl]pyridin-2-yl]amino]-6-oxopyridin-3-yl]pyridin-2-yl]-7,7-dimethyl-1,2,6,8-tetrahydrocyclopenta[3,4]pyrrolo[3,5-b]pyrazin-4-one Chemical compound C([C@@H](N(CC1)C=2C=NC(NC=3C(N(C)C=C(C=3)C=3C(=C(N4C(C5=CC=6CC(C)(C)CC=6N5CC4)=O)N=CC=3)CO)=O)=CC=2)C)N1C1COC1 WNEODWDFDXWOLU-QHCPKHFHSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 230000003760 hair shine Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
一种不使用真空装置形成接触孔的方法,将与多晶硅膜(14)的源极区域(16)、漏极区域(18)及栅电极(34)之上的接触孔形成区域对应的位置的抗蚀剂膜曝光,显影,形成掩模柱(40)。之后,在除去了掩模柱(40)的整个玻璃基板(10)上涂敷液体绝缘材料,形成绝缘层(42)。接着,灰化除去掩模柱(40),形成可以贯通绝缘层(42)、栅极绝缘膜(26)的第2接触孔(44)、第1接触孔(28)。
Description
技术领域
本发明涉及形成于半导体装置的层间绝缘膜等上的接触孔的形成方法以及薄膜半导体装置的制造方法、电子器件的制造方法、电子器件。
背景技术
近年来,作为电子器件的半导体装置,为了实现高集成化正在进行布线的多层化。而且,具有多层布线的半导体装置,在通过层间绝缘膜电连接配设的上下布线图案时,是在层间绝缘膜上形成接触孔,通过该接触孔来进行的。以往,接触孔一般如专利文献1所述,如下那样地形成。
首先,在基板上成膜金属等导电材料,并对其进行蚀刻以形成下层布线层。接着,在下层布线层之上形成层间绝缘膜。然后,在层间绝缘膜之上涂敷光致抗蚀剂膜(photo resist),利用光刻法(photolithography)将其曝光、显影,使对应于接触孔的部分开口以形成抗蚀膜。接下来,将抗蚀膜作为掩模干法蚀刻层间绝缘膜,通过设置贯通了层间绝缘膜的开口,从而形成接触孔。之后,除去抗蚀膜,在层间绝缘膜上形成借助接触孔与下层布线层电连接的上层布线层。
(专利文献1)特开2001-267320号公报
如上所述,以往的接触孔是通过在绝缘膜之上涂敷光致抗蚀剂并形成图案,将已形成图案的抗蚀膜作为掩模干法蚀刻绝缘膜,在绝缘膜上设置贯通孔来形成的。因此,以往的接触孔的形成方法,为了干法蚀刻绝缘膜,需要高价的真空装置。而且,由于是使用了真空装置的处理,故在形成接触孔时需要多的时间与工夫及能量,真空装置的保养也不容易。
另外,干法蚀刻时,产生向带电粒子的基板的冲击或基板表面的电荷积蓄等所导致的等离子体损伤(plasma damage),存在使半导体装置的电特性恶化的问题。再有,干法蚀刻时存在难以充分确保绝缘膜与下层的导电膜的蚀刻中的选择比的问题,存在下层的导电膜被蚀刻,而不能电阻性的电导通的问题。还有,干法蚀刻时也存在光致抗蚀剂硬化,蚀刻后难除去光致抗蚀剂的问题。
发明内容
本发明为了解决上述以往技术的缺点,其目的在于提供一种不使用真空装置来形成接触孔的方法。
为了达成上述目的,本发明的接触孔形成方法,是用来电连接隔着绝缘膜设置的第1导电部与第2导电部的接触孔的形成方法,其特征在于,具有:在上述第1导电部上的接触孔的形成区域上设置掩模部件的掩模形成工序;在已除去上述掩模部件的整个基板上形成绝缘膜的绝缘膜形成工序;和除去上述掩模部件,在上述绝缘膜上形成贯通孔的掩模部件除去工序。
即,本发明在形成接触孔的位置上设置掩模部件,并在其周围形成绝缘膜。之后,由于一旦除去掩模部件,则在绝缘膜上形成贯通孔,故可以将其作为接触孔。因此,根据本发明,为了形成接触孔,没有必要干法蚀刻绝缘膜,不需要高价的真空装置。因此,在可以迅速地进行接触孔的形成的同时,可以节省形成接触孔的工夫与能量,可以降低电子器件的成本。另外,本发明由于不使用干法蚀刻等方法,故不会产生等离子体损伤或光致抗蚀剂硬化等问题。再有,在本发明中,对下层的导电层的暴露是相当于掩模部件(例如光致抗蚀剂)的除去剂,不蚀刻导电层。因此,能形成稳定的接触孔。
掩模形成工序可以具有:在整个上述基板上形成由上述掩模部件构成的掩模部件膜的成膜工序;和除去掩模部件膜的不要部分,只在上述接触孔的形成区域上残留上述掩模部件膜的图案形成工序。
或者,掩模形成工序可以具有:选择性地向上述接触孔的形成区域供给含有掩模形成材料的液体材料的选择涂敷工序;和固化已涂敷的上述液体材料的固化工序。此时,由于不需要除去工序,故可以简化制造过程。而且,选择涂敷工序可以通过使用液滴喷出装置的液滴喷出法进行。
另外,掩模形成工序具有将上述接触孔的形成区域亲液化,将其周围疏液化的表面处理工序,选择涂敷工序可以在其表面处理工序以后进行。这种情况下,针对已亲液化的区域可以更可靠地进行液体材料的选择性涂敷。
在掩模部件由光致抗蚀剂等有机材料构成的情况下,上述成膜工序可以构成为具有:涂敷液体有机材料的涂敷工序;和固化上述液体有机材料,以形成有机膜的固化工序,上述图案形成工序,可以构成为具有:曝光上述有机膜的曝光工序;和显影已曝光的上述有机膜的显影工序。因此,可以直接利用以往的半导体装置等的制造工序,可以避免新设备的负担。液体有机材料的涂敷可以利用旋转涂敷或浸渍涂敷等来进行。而且,作为液体有机材料,可以使用将有机材料分散于所定溶剂中而进行溶解的材料或硬化前的材料为液状的材料等的液状有机材料。
再有,在掩模部件为有机材料的情况下,上述掩模形成工序优选具有:选择性地向上述接触孔的形成区域供给液体有机材料的选择涂敷工序;和固化涂敷完的上述液体有机材料的固化工序。液体有机材料向接触孔形成区域的选择性供给可以利用喷墨式打印机的打印头等定量喷出装置来进行。在选择性地向接触孔的形成区域供给液体有机材料时,希望进行将接触孔的形成区域亲液化,将其周围疏液化的表面处理工序,之后进行选择涂敷工序。由此,可以提高液体有机材料向接触孔的形成区域的润湿性、附着性,可以防止液体有机材料扩散到周围,可以可靠地将掩模部件配置于接触孔的形成区域上。
在掩模部件由光致抗蚀剂等有机材料构成的情况下,最好设有将设于接触孔的形成区域上的掩模部件配置于实质上不存在氧与水的气氛下,一边将上述掩模部件加热到所定温度,一边在掩模部件上照射紫外线的硬化工序。具体地讲,可以在减压条件下进行硬化工序。若将掩模部件配置于减压条件下,则溶存于掩模部件内的水份从掩模部件脱离。而且,利用紫外线的照射,可以不会受到水份的影响,从而促进交联反应,可以令掩模部件致密,可以提高耐热性、耐化学性。在上述硬化工序后可以追加将掩模部件加热到上述所定温度以上的温度下的热处理工序。由此,可以做成更致密且耐热性、耐化学性优良的掩模部件,同时,在之后进行的绝缘膜形成工序的热处理中,可以使来自掩模部件的气体释放降低。
再有,希望由有机材料形成的掩模部件进行疏液处理。若疏液处理掩模部件,则在通过涂敷液体绝缘材料来形成绝缘膜时,可以防止液体绝缘材料附着于掩模部件上面,可以容易地进行掩模部件的除去。疏液处理可以通过在已活化的氟等中暴露掩模部件来进行。活性的氟可以通过将四氟化碳(CF4)等氟系的气体在大气压状态下生成等离子体(即大气压等离子体),而容易地得到。而且,若利用疏液性的光致抗蚀剂形成掩模部件,则疏液处理是不需要的。
在掩模部件为铝等无机材料时,上述成膜工序是对基板例如利用蒸镀等成膜无机掩模部件,从而形成上述掩模部件膜,上述图案形成工序例如可以利用光刻技术来将上述掩模部件膜形成图案。对无机掩模部件的基板的蒸镀,可以使用真空蒸镀或溅射等物理蒸镀、CVD等化学蒸镀。上述光刻技术是利用光刻法在掩模部件膜上面形成抗蚀剂掩模,使用该抗蚀剂掩模来蚀刻掩模部件膜的方法。
形成绝缘膜的绝缘膜形成工序可以具有:在上述基板上涂敷液体绝缘材料的绝缘材料涂敷工序;和固化涂敷完的上述液体绝缘材料的绝缘材料固化工序。由此,不使用真空装置等即能形成绝缘膜,可以达到工序的简化、成本降低的目的。
作为这种情况下使用的液体绝缘材料,可以使用具有硅氧烷键的SOG(Spin On Glass)、聚硅氨烷、聚酰亚胺、低介电常数材料(即Low-K材料)等。另外,上述液体绝缘材料并不一定具有绝缘性,最终得到的膜为绝缘膜即可。而且,这些液体绝缘材料,可以在溶解于有机溶剂并涂敷后,一般通过进行热处理来形成绝缘膜。因此,希望加热液体绝缘材料来进行绝缘材料固化工序。
掩模除去工序中的掩模部件的除去,在掩模部件由有机材料形成的情况下,可以利用大气压下或减压下的氧等离子体的灰化(ashing)、臭氧的灰化或通常的光致抗蚀剂剥落液来进行。另外,在掩模部件由无机材料构成的情况下,可以通过将该无机材料浸泡在可溶解的蚀刻液体内,来除去掩模部件。当然也可以进行旋转蚀刻。在利用这种方法的掩模部件的除去中,由于可以选择对下层的导电层完全没有影响的方法,故可以稳定对接触孔进行开口。
接下来,将上述绝缘膜做成多层形成的结构,可以包括:在上述第1导电部上的接触孔形成区域上设置第1掩模部件的第1掩模部件形成工序;在已除去上述第1掩模部件的整个基板上形成第1绝缘膜的第1绝缘膜形成工序;除去上述第1掩模部件,在上述第1绝缘膜上形成第1贯通孔的第1掩模部件除去工序;在已形成于上述第1绝缘膜之上的第1贯通孔上设置第2掩模部件的第2掩模部件形成工序;在已除去上述第2掩模部件的整个第1绝缘膜上形成第2绝缘膜的第2绝缘膜形成工序;和除去上述第2掩模部件,在上述第2绝缘膜上形成与上述第1贯通孔同轴的第2贯通孔的第2掩模部件除去工序。由此,能形成贯通多层绝缘膜的接触孔,例如可以实现连接第1导电层与第3导电层的多层布线。
或者,做成使上述绝缘膜多层形成的结构,可以包括:在上述第1导电部上的接触孔形成区域上设置第1掩模部件的第1掩模部件形成工序;在已除去上述第1掩模部件的整个基板上形成第1绝缘膜的第1绝缘膜形成工序;在上述第1掩模部件上设置第2掩模部件的第2掩模部件形成工序;在已除去上述第2掩模部件的整个第1绝缘膜上形成第2绝缘膜的第2绝缘膜形成工序;和除去上述第1掩模部件及第2掩模部件,在上述第1绝缘膜及第2绝缘膜上形成贯通孔的掩模部件除去工序。这种情况下也能实现具有贯通多层绝缘膜的接触孔的多层布线结构,再有,与在每层绝缘膜上形成·除去掩模部件的上述方法相比,可简化制造过程。
接着,本发明的薄膜半导体装置的制造方法,是在基板上形成薄膜半导体装置的方法,其特征在于,具有:在上述基板上形成含有源极及漏极区域的半导体膜的工序;在上述源极及上述漏极区域上的接触插头形成区域上设置第1掩模部件的工序;在除了上述接触插头形成区域以外的上述半导体膜上涂敷液体材料,形成栅极绝缘膜的工序;除去上述第1掩模部件的工序;在上述栅极绝缘膜上设置开口栅电极形成区域的第2掩模部件的工序;在已开口的上述栅电极形成区域上涂敷液体材料,以形成栅电极的工序;除去上述第2掩模部件的工序;在上述源极及上述漏极区域的接触插头形成区域上及栅电极的接触插头形成区域上设置第3掩模部件的工序;在除了上述接触插头形成区域以外的上述栅电极及上述栅极绝缘膜上涂敷液体材料,形成层间绝缘膜的工序;除去上述第3掩模部件的工序;和在上述第3掩模部件除去后,在上述接触插头形成区域上涂敷液体材料,形成接触插头的工序。根据这种方法,没有必要为了形成接触插头而进行干法蚀刻,也不需要高价的真空装置。因此,可以迅速地进行接触插头的形成动作,同时可以节省形成该接触插头用的工夫与能量,可以降低该薄膜半导体装置的制造成本。
而且,在上述薄膜半导体装置的制造方法中,也可以具有:在上述层间绝缘膜及上述接触插头上设置开口电极形成区域的第4掩模部件的工序;和在已开口的上述电极形成区域上涂敷液体材料,以形成电极的工序。
接着,本发明的电子器件的制造方法,是使用了上述本发明的接触孔形成方法的制造方法,其特征在于,具有:向已形成的接触孔填充导电材料的工序;和在填充完的导电材料上形成所定图案的布线的工序。根据这种方法,可以简便地制造电特性优良、可靠性高的电子器件。而且,这种情况下作为接触孔的填充材料及布线的形成材料,可以使用相同或不同的导电性材料。
还有,本发明的电子器件的制造方法,作为不同的方式,也可以具有一边向已形成的接触孔内填充导电材料,一边在含有该接触孔的绝缘层上形成所定图案的布线的工序。这样通过在同一工序中进行接触孔的填充与布线的形成,能达到制造过程的简化的目的。
而且,本发明的电子器件,其特征在于,具有利用上述接触孔形成方法而形成的接触孔。由此,可以得到上述的效果。
附图说明
图1是表示实施方式的电子器件的制造工序的一部分的说明图。
图2是说明接着第1实施方式的图1的工序的图。
图3是第2实施方式的接触孔形成方法的主要部分工序图。
图4是第3实施方式的接触孔形成方法的工序图。
图5是第4实施方式的接触孔形成方法的说明图。
图中:10-玻璃基板,12-底层绝缘膜,14-第1导电部(多晶硅膜),16-源极区域,18-漏极区域,20-沟道区域,22、36-掩模部件膜(抗蚀膜),24、40、70-掩模部件(掩模柱),26、42-绝缘膜(栅极绝缘膜、绝缘层),28-第1接触孔,34-栅电极,44-第2接触孔,46-接触插头,52-第2导电层(布线),60-基板,64-第1导电部(硅膜),66-掩模部件膜,74-接触孔,80-定量喷出装置,82-液体掩模部件,88-接触孔形成区域。
具体实施方式
以下,参照附图说明本发明的实施例。
根据附图详细地说明本发明的接触孔形成方法及使用该方法制造出的电子器件的最佳实施方式。
图1、图2是利用了本发明的第1实施方式的接触孔形成方法的电子器件的制造工序的一例。该制造工序是在形成液晶面板等开关电路时使用了实施方式的接触孔形成方法的工序,是连接由低温聚硅(LTPS)构成的薄膜晶体管(TFT)与布线的方法的工序图。
首先,如图1(1)所示,在玻璃基板10的表面上形成二氧化硅等底层绝缘膜12。该底层绝缘膜12可以在玻璃基板10上涂敷包含具有硅氧烷键的SOG等绝缘材料的液体材料(液体绝缘材料),烧结,使其加热分解而形成。由此,不必使用高价的真空装置等,可以节省成膜所需投入的能量或时间等。液体绝缘材料的涂敷在选择实施方式时,可以利用所谓的旋转涂敷(spin coat)来进行。然而,液体绝缘材料的涂敷也可以利用浸渍涂敷(dip coat)或液体喷雾化学沉积法(Liquid Source Misted ChemicalDeposition:LSMCD)、狭缝涂敷(slit coat)等来进行。
另外,液体绝缘材料的涂敷也可以利用所谓的喷墨式打印机的打印头等定量喷出装置来进行。若使用该定量喷出装置,则由于能只涂敷所希望的部分,故可以节省材料。再有,作为液体绝缘材料,可以使用将聚硅氨烷、聚酰亚胺、Low-K材料等分散地溶解到二甲苯等所定溶剂中的材料。
接下来,在底层绝缘膜12上形成多晶硅膜14。该多晶硅膜14可以如下所述地形成。首先,在底层绝缘膜12上例如形成氟树脂膜等疏液性膜(图中未示出)。而且,在该疏液膜的元件形成区域上照射紫外线等,分解除去元件形成区域的疏液膜,并进行图案形成,做成疏液堤。然后,在元件形成区域上涂敷液体氢化硅,并使其干燥。
接着,烧结并热分解已干燥的氢化硅的膜,形成非晶体硅膜。接下来,在整个玻璃基板10上照射紫外线,分解除去疏液堤后,在非晶体硅膜上照射XeCl等准分子激光,退火,将非晶体硅膜多晶化,做成多晶硅膜14。
接下来,覆盖多晶硅膜14与底层绝缘膜12,在整个玻璃基板10上涂敷液体有机材料即光致抗蚀剂。而且,在70~90℃的温度下干燥(预烘干prebake)涂敷完的光致抗蚀剂,如图1(1)的2点划线所示,形成抗蚀剂膜(掩模部件膜)22。而且,液体有机材料可以是感光性树脂(例如聚酰亚胺)。另外,液体有机材料的涂敷与上述液体绝缘材料的涂敷同样,可以使用旋转涂敷、浸渍涂敷、LSMCD、狭缝涂敷、定量喷出装置进行的涂敷。
然后,利用光刻法曝光、显影抗蚀剂膜22,在成为第1导电部的多晶硅膜14上的接触孔形成区域上只残留抗蚀剂膜22,形成掩模柱(掩模部件)24。该掩模柱(mask pillar)24形成为与形成接触孔的绝缘膜的厚度同等、或其以上的高度。另外,可以形成得比形成该绝缘膜得液体成膜材料的涂敷厚度高。再有,掩模柱24根据需要进行硬化处理。掩模柱24的硬化处理,在实施方式中如下所述地进行。
首先,将已形成掩模柱24的玻璃基板10搬入图中未示出的真空容器内,将真空容器内减压为例如1.3kPa(10Torr)以下,如0.2Torr左右。而且,将掩模柱24加热到所定温度,例如100~150℃(例如130℃)左右的通常的光致抗蚀剂的后烘(post bake)温度,同时在掩模柱24上照射几分钟波长254nm左右的紫外线。由此,掩模柱24的溶存的水份被脱水,利用紫外线使交联反应促进。而且,由于掩模柱24不受到氧或水份的影响,故促进交联反应,变得致密,耐热性、耐化学性提高。
接着,掩模柱24的硬化处理,可以根据需要进行将掩模柱24加热到后烘温度以上的热处理。该热处理例如在300℃~450℃的温度下进行10分钟左右。由此,可以做成耐热性、耐化学性非常优良的掩模柱,能使用各种液体成膜材料。而且,紫外线照射气氛除了减压状态以外,例如也可以是实际不存在氧及水份的气氛(例如氮气氛)。
然后,如本图(2)所示,在已除去掩模柱24的整个玻璃基板10上形成栅极绝缘膜26。该栅极绝缘膜26可以与底层绝缘膜12同样地形成。而且,除去掩模柱24,如本图(3)所示,形成贯通了栅极绝缘膜26的第1接触孔28。
而且,希望掩模柱24在涂敷用于形成栅极绝缘膜26的液体绝缘材料前进行疏液处理。由此,可以防止液体绝缘材料附着在掩模柱24的上面,可以容易地进行掩模柱24的除去。掩模柱的疏液处理可以通过利用等离子体分解含有四氟化碳等氟原子的气体,生成活性的氟单原子或离子,在该活性的氟中暴露掩模柱24来进行。
接下来,如图1(4)所示,覆盖栅极绝缘膜26,形成抗蚀剂30。接着对抗蚀剂30进行图案形成,在与栅电极对应的位置上形成开口部32。而且,向开口部32供给含有导电材料的液体材料(例如以有机金属化合物为主要成分的液体材料),将其热处理,形成栅电极34。然后,除去抗蚀剂30。而且抗蚀剂30也可以用疏液膜构成。
在这里,含有导电材料的液体材料,虽然可以利用LSMCD或旋转涂敷、狭缝涂敷等向开口部32提供,但例如也可以利用喷墨式打印机的打印头等定量喷出装置选择性地向开口部32供给。由此,在达到液体材料的节约的同时,可以防止液体材料向开口部周围附着,另外可以容易地形成所希望厚度的栅电极34。
接下来,将栅电极34作为掩模,向多晶硅膜14注入适宜的杂质(例如,形成p型导电层时为硼离子),在形成图1(5)所示的源极区域16及漏极区域18的同时,与栅电极34整合,形成沟道区域20。然后,如本图(5)所示,在整个玻璃基板10上形成作为掩模部件的抗蚀膜36。接着,利用光刻法将抗蚀膜36曝光、显影。
而且,如图2(1)所示,在与成为接触孔形成区域的第1接触孔28对应的位置及栅电极34的所定位置上形成由抗蚀膜36构成的掩模柱40。这些掩模柱40中与多晶硅膜14的源极区域16与漏极区域18对应的位置上的掩模柱,下端通过第1接触孔28与源极区域16及漏极区域18的上面接触。根据需要,该掩模柱40进行与上述同样的硬化处理。
再有,掩模柱40,如图2(1)的右侧所示,栅极绝缘膜26之上的部分可以形成得比第1接触孔28大。由此,如后所述,在除去掩模柱40而形成的接触孔中形成台阶{参照同图(2)},接触孔的阶梯覆盖(stepcoverage)扩大,可以防止接触孔内的断线。
接着,如图2(2)所示,在掩模柱40的周围即除去掩模柱40后的整个玻璃基板10上形成由二氧化硅等构成的绝缘膜42。该绝缘膜42与底层绝缘膜12同样,可以利用LSMCD或旋转涂敷、狭缝涂敷等涂敷液体绝缘材料,对其进行热处理来形成。由此,表面的平坦化成为可能。然后,灰化除去掩模柱40,在绝缘膜42上形成第2接触孔44。此时,也使第1接触孔28贯通。而且,绝缘膜42除了使用了液体材料的涂敷方法以外,例如也能利用溅射等来形成。
接下来,如本图(3)所示,使用图中未示出的定量喷出装置,向接触孔28、44供给以有机金属化合物为主要成分的液体接触形成材料。之后,烧结固化接触孔28、44内的液体接触形成材料,做成接触插头46。而且,在使接触孔28、44贯通时,优选在整个基板上照射紫外线,将第1接触孔28的底面即成为第1导电部的源极区域16、漏极区域18、栅电极34的接触插头形成区域进行亲液处理。通过对这些区域进行亲液处理,可以提高与接触插头46的密接性、接合性,减小电阻。
还有,覆盖绝缘层42形成抗蚀剂48。而且,利用未图示的掩模,在抗蚀剂48上照射紫外线,进行图案形成,在抗蚀剂48上形成布线沟槽50。之后,例如利用定量喷出装置向布线沟槽50供给使构成透明导电膜的ITO的微粉末或金属微粒分散到有机溶剂而成的液体布线材料,将其热处理,形成成为第2导电部的布线52。由此,作为第1导电部的源极区域16、漏极区域18、栅电极34与作为第2导电部的布线52通过设于接触孔内接触插头46电连接。该布线52也可以与图中未示出的液晶面板的透明电极一体形成。接着,除去抗蚀剂48{参照图2(4)}。然后,覆盖布线52,形成二氧化硅、氮化硅(SiN)等钝化膜(passivation)。
而且,作为形成接触插头46及布线52的导电材料,可以采用相同或不同的材料。另外,可以在同一工序中形成接触插头46及布线52,即一边向接触孔28、44内填充导电材料,一边在布线沟槽50内形成布线52。这种情况下,形成接触插头46及布线52的导电材料使用相同的材料。
这样,在实施方式中,通过在接触孔的形成位置上设置掩模柱后,在掩模柱周围形成绝缘膜,除去掩模柱来形成接触孔。因此,在实施方式中,不进行绝缘膜的蚀刻即可形成接触孔,不需要高价的真空装置,可以削减工序数目,达到工序的简化的目的。另外,在可以迅速地进行接触孔的形成的同时,可以节省形成接触孔的工夫与能量,可以降低电子器件的成本。而且,在实施方式中,除去掩模柱40以形成接触孔,由于只向接触孔供给液体插头形成材料,故可以大幅度地削减接触插头的形成材料的使用量。
图3是说明第2实施方式的接触孔形成方法的主要部分工序图。在图3中,首先与上述第1实施方式相同,在玻璃基板10的表面上形成底层绝缘膜12,在其上设置多晶硅膜14。之后,覆盖多晶硅膜14与底层绝缘膜12,形成本图中未示出的抗蚀膜。接着,将抗蚀膜曝光显影,如图3(1)所示,在多晶硅膜14的形成接触孔的预定位置上形成掩模柱24。再有,在硬化处理、疏液处理掩模柱24后,在掩模柱24周围形成由二氧化硅等构成的栅极绝缘膜26。
然后,如本图(2)所示,在残留掩模柱24的状态中,在栅极绝缘膜26上形成抗蚀剂30。而且,利用未图示的掩模,在抗蚀剂30上照射紫外线,进行图案形成,在抗蚀剂30上形成开口部32。接着,向开口部32内注入液体电极材料并烧结,从而在栅极绝缘膜26上形成栅电极34。之后,除去抗蚀剂30。
接下来,将栅电极34作为掩模,向多晶硅膜14上注入杂质,如图3(3)所示,形成源极区域16及漏极区域18。然后,覆盖栅电极34及栅极绝缘膜26,形成抗蚀膜36。还有,曝光显影抗蚀膜36并进行图案形成,如本图(4)所示,在掩模柱24之上与栅电极34的所定位置上形成掩模柱40。然后,硬化处理、疏液处理掩模柱40,再如本图(5)所示,在掩模柱40的周围形成绝缘膜42。而且,除去掩模柱24、40,在绝缘膜42上形成第2接触孔44,同时在其下方的栅极绝缘膜26上形成第1接触孔28。之后,进行上述图2(3)、(4)的工序,完成TFT。
这样,在该第2实施方式的接触孔形成方法中,由于将形成栅极绝缘膜26时设置的掩模柱24与由抗蚀膜36构成的掩模柱40一同除去,故可以进一步达到工序的简化的目的。
图4是说明本发明的第3实施方式的接触孔形成方法的工序图,是利用所谓的光刻法来形成接触孔的工序图。而且,在该第3实施方式中,如图4(1)所示,在硅晶片或玻璃等的基板60的上面隔着绝缘膜62形成成为已使杂质扩散的第1导电部的硅膜64。
因此,在该第3实施方式的接触孔形成方法中,如图4(1)所示,首先在硅膜64上成膜由铝(Al)或铜(Cu)等无机材料构成的掩模部件膜66。该由无机材料构成的掩模部件膜66利用真空蒸镀或溅射等物理蒸镀、CVD等化学蒸镀来形成。
接下来,在掩模部件膜66上涂敷光致抗蚀剂并使其干燥,形成抗蚀膜68。然后,利用光刻法曝光显影抗蚀膜68,如本图(2)所示,只在与掩模部件膜66的接触孔形成区域对应的位置上残留抗蚀膜68。再有,将基板60浸渍在能溶解掩模部件膜66的蚀刻液内,进行掩模部件膜66的蚀刻。由此,如图4(3)所示,只在抗蚀膜68的下方将掩模部件膜66作为掩模柱70残留下来。
接着,利用灰化等除去抗蚀膜68后,如本图(4)所示,在已除去掩模柱70的整个基板60上形成绝缘膜72。接下来,在已形成掩模柱70的状态下,进行针对绝缘膜72的热处理,使该绝缘膜72硬化。再有,将设置了绝缘膜72的基板60浸渍于蚀刻液内,将作为掩模部件的掩模柱70蚀刻并除去。由此,如本图(5)所示,形成贯通了绝缘膜72的接触孔74。之后,与上述同样,在绝缘膜72上形成图中未示出的布线层,通过设于接触孔74内的接触插头等电连接该布线层与硅膜64。
这样,通过使用由无机材料构成的掩模部件,通过选择与第1导电部的材质对应的接触材料,可以消除形成接触孔用的蚀刻对下部导电部的伤。因此,可以改善与接触孔内配置的导电性材料的密接性、接合性,减小连接电阻。另外,在进行形成掩模柱70的蚀刻时,即使是所谓的过度蚀刻的情况,也不会对下层的硅膜64造成损伤,可靠地形成掩模柱70。因此,由于该掩模柱70形成的接触孔74可靠地形成,故没有与其他导电部的短路或耐压不足等产生的可能性。
而且,作为掩模部件,在使用无感光性的聚酰亚胺等有机材料时,通过形成有机材料构成的掩模部件膜,并将其进行上述的光刻处理,可以形成掩模柱,可以形成接触孔。
图5是第4实施方式的说明图。该实施方式的接触孔形成方法是利用喷墨式打印机的打印头等定量喷出装置80涂敷液体掩模材料82,来形成掩模部件。这种情况下,例如只向绝缘基板84上形成的下部导电部(第1导电部)86的接触孔形成区域88选择性地供给液体掩模材料82。而且,通过固化已向接触孔形成区域88供给的液体掩模材料82,从而在接触孔形成区域88上形成掩模部件。
而且,这种情况下,在接触孔形成区域88上涂敷液体掩模材料82前,希望亲液化处理接触孔形成区域88,同时疏液化处理其周围90。由此,可以防止液体掩模材料82向接触孔形成区域88的周围90扩散。另外,可以提高液体掩模材料针对接触孔形成区域88的润湿性,提高液体掩模材料的附着性,增多液体掩模材料向接触孔形成区域88的供给量。而且,周围90的疏液处理,可以在周围90形成氟树脂等疏液膜来进行。
本发明并未限于上述实施方式,可以在不脱离本发明宗旨的范围内进行各种变更。例如,上述实施方式的各构成可以省略一部分,或与上述不同地任意组合。
Claims (27)
1.一种接触孔形成方法,形成用于电连接隔着绝缘膜设置的第1导电部与第2导电部的接触孔,其特征在于,
具有:
在上述第1导电部上的接触孔的形成区域上设置掩模部件的掩模形成工序;
在已除去上述掩模部件的整个基板上形成绝缘膜的绝缘膜形成工序;和
除去上述掩模部件,在上述绝缘膜上形成贯通孔的掩模部件除去工序。
2.根据权利要求1所述的接触孔形成方法,其特征在于,上述掩模形成工序具有:
在整个上述基板上形成由上述掩模部件构成的掩模部件膜的成膜工序;和
除去掩模部件膜的不要部分,只在上述接触孔的形成区域上残留上述掩模部件膜的图案形成工序。
3.根据权利要求1所述的接触孔形成方法,其特征在于,上述掩模形成工序具有:
选择性地向上述接触孔的形成区域供给含有掩模形成材料的液体材料的选择涂敷工序;和
固化已涂敷的上述液体材料的固化工序。
4.根据权利要求3所述的接触孔形成方法,其特征在于,上述选择涂敷工序通过使用液滴喷出装置的液滴喷出法来进行。
5.根据权利要求3或4所述的接触孔形成方法,其特征在于,
上述掩模形成工序具有将上述接触孔的形成区域亲液化,将其周围疏液化的表面处理工序,
所述选择涂敷工序在上述表面处理工序以后进行。
6.根据权利要求3~5中任一项所述的接触孔形成方法,其特征在于,
上述掩模部件由有机材料构成,
在上述选择涂敷工序中选择性地向上述接触孔的形成区域供给液体有机材料,在所述固化工序中固化涂敷完的上述液体有机材料。
7.根据权利要求2所述的接触孔形成方法,其特征在于,
上述掩模部件由有机材料构成,
上述成膜工序具有:涂敷液体有机材料的涂敷工序;和固化上述液体有机材料,以形成有机膜的固化工序,
上述图案形成工序具有:曝光上述有机膜的曝光工序;和显影已曝光的上述有机膜的显影工序。
8.根据权利要求6或7所述的接触孔形成方法,其特征在于,具有将设于上述接触孔的形成区域上的上述掩模部件配置于实质上不存在氧与水的气氛下,一边将上述掩模部件加热到所定温度,一边在掩模部件上照射紫外线的硬化工序。
9.根据权利要求6或7所述的接触孔形成方法,其特征在于,具有将设于上述接触孔的形成区域上的上述掩模部件配置于减压条件下,一边将上述掩模部件加热到所定温度,一边在掩模部件上照射紫外线的硬化工序。
10.根据权利要求8或9所述的接触孔形成方法,其特征在于,上述硬化工序具有在上述紫外线的照射后,将所述掩模部件加热到上述所定温度以上的温度的热处理工序。
11.根据权利要求6~10中任一项所述的接触孔形成方法,其特征在于,疏液处理上述掩模部件。
12.根据权利要求2所述的接触孔形成方法,其特征在于,
上述掩模部件由无机材料构成,
上述成膜工序通过在上述基板上全面形成无机掩模材料来形成上述掩模部件膜,
上述图案形成工序将由上述无机材料构成的掩模部件膜进行图案形成。
13.根据权利要求2所述的接触孔形成方法,其特征在于,
上述掩模部件由无机材料构成,
上述成膜工序通过在上述基板上蒸镀或溅射无机掩模材料来形成上述掩模部件膜,
上述图案形成工序光刻上述掩模部件膜。
14.根据权利要求1~13中任一项所述的接触孔形成方法,其特征在于,
上述绝缘膜形成工序具有:在上述基板上涂敷液体绝缘材料的绝缘材料涂敷工序;和固化涂敷完的上述液体绝缘材料的绝缘材料固化工序。
15.根据权利要求14所述的接触孔形成方法,其特征在于,上述绝缘材料固化工序是通过加热上述液体绝缘材料来进行。
16.根据权利要求1~15中任一项所述的接触孔形成方法,其特征在于,
上述绝缘膜包含第1及第2绝缘膜,
包括:
在上述第1导电部上的接触孔形成区域上设置第1掩模部件的第1掩模部件形成工序;
在已除去上述第1掩模部件的整个基板上形成第1绝缘膜的第1绝缘膜形成工序;
除去上述第1掩模部件,在上述第1绝缘膜上形成第1贯通孔的第1掩模部件除去工序;
在已形成于上述第1绝缘膜之上的第1贯通孔上设置第2掩模部件的第2掩模部件形成工序;
在已除去上述第2掩模部件的整个第1绝缘膜上形成第2绝缘膜的第2绝缘膜形成工序;和
除去上述第2掩模部件,在上述第2绝缘膜上形成与上述第1贯通孔同轴的第2贯通孔的第2掩模部件除去工序。
17.根据权利要求1~15中任一项所述的接触孔形成方法,其特征在于,
形成多层形成上述绝缘膜的结构,
包括:
在上述第1导电部上的接触孔形成区域上设置第1掩模部件的第1掩模部件形成工序;
在已除去上述第1掩模部件的整个基板上形成第1绝缘膜的第1绝缘膜形成工序;
在上述第1掩模部件上设置第2掩模部件的第2掩模部件形成工序;
在已除去上述第2掩模部件的整个第1绝缘膜上形成第2绝缘膜的第2绝缘膜形成工序;和
除去上述第1掩模部件及第2掩模部件,在上述第1绝缘膜及第2绝缘膜上形成贯通孔的掩模部件除去工序。
18.一种薄膜半导体装置的制造方法,在基板上形成薄膜半导体装置,其特征在于,
具有:
在上述基板上形成含有源极及漏极区域的半导体膜的工序;
在上述源极及上述漏极区域上的接触插头形成区域上设置第1掩模部件的工序;
在除了上述接触插头形成区域以外的上述半导体膜上涂敷液体材料,形成栅极绝缘膜的工序;
除去上述第1掩模部件的工序;
在上述栅极绝缘膜上设置开口栅电极形成区域的第2掩模部件的工序;
在已开口的上述栅电极形成区域上涂敷液体材料,以形成栅电极的工序;
除去上述第2掩模部件的工序;
在上述源极及上述漏极区域的接触插头形成区域上及栅电极的接触插头形成区域上设置第3掩模部件的工序;
在除了上述接触插头以外的上述栅电极及上述栅极绝缘膜上涂敷液体材料,形成层间绝缘膜的工序;
除去上述第3掩模部件的工序;和
在上述第3掩模部件除去后,在上述接触插头形成区域上涂敷液体材料,形成接触插头的工序。
19.根据权利要求18所述的薄膜半导体装置的制造方法,其特征在于,
具有:
在上述层间绝缘膜及上述接触插头上设置开口电极形成区域的第4掩模部件的工序;和
在已开口的上述电极形成区域上涂敷液体材料,以形成电极的工序。
20.一种薄膜半导体装置的制造方法,在基板上形成薄膜半导体装置,其特征在于,
具有:
在上述基板上形成含有源极及漏极区域的半导体膜的工序;
在上述源极及上述漏极区域上的接触插头形成区域上设置第1掩模部件的工序;
在除了上述接触插头形成区域以外的上述半导体膜上涂敷液体材料,形成栅极绝缘膜的工序;
除去上述第1掩模部件的工序;
在上述栅极绝缘膜上设置开口栅电极形成区域的第2掩模部件的工序;
在已开口的上述栅电极形成区域上涂敷液体材料,以形成栅电极的工序;
除去上述第2掩模部件的工序;
在上述源极及上述漏极区域的接触插头形成区域上及栅电极的接触插头形成区域上设置第3掩模部件的工序;
在除了上述接触插头形成区域以外的上述栅电极及上述栅极绝缘膜上涂敷液体材料,形成层间绝缘膜的工序;
除去上述第3掩模部件的工序;
除去上述第3掩模部件后,在上述层间绝缘膜上设置开口电极形成区域的第4掩模部件的工序;和
在上述接触插头形成区域及已开口的上述电极形成区域上涂敷液体材料,形成接触插头及电极的工序。
21.一种薄膜半导体装置的制造方法,在基板上形成薄膜半导体装置,其特征在于,
具有:
在上述基板上形成含有源极及漏极区域的半导体膜的工序;
在上述源极及上述漏极区域上的接触插头形成区域上设置第1掩模部件的工序;
在除了上述接触插头形成区域以外的上述半导体膜上涂敷液体材料,形成栅极绝缘膜的工序;
在上述栅极绝缘膜上设置开口栅电极形成区域的第2掩模部件的工序;
在已开口的上述栅电极形成区域上涂敷液体材料,以形成栅电极的工序;
除去上述第2掩模部件的工序;
在上述第1掩模部件上以及栅极电极的接触插头形成区域上设置第3掩模部件的工序;
在除了上述接触插头形成区域以外的上述栅电极及上述栅极绝缘膜上涂敷液体材料,形成层间绝缘膜的工序;
除去上述第1掩模部件及上述第3掩模部件的工序;和
在除去上述第1掩模部件及上述第3掩模部件后,在上述接触插头形成区域上涂敷液体材料,形成接触插头的工序。
22.根据权利要求21所述的薄膜半导体装置的制造方法,其特征在于,
具有:
在上述层间绝缘膜及上述接触插头上设置开口电极形成区域的第4掩模部件的工序;和
在已开口的上述电极形成区域上涂敷液体材料,以形成电极的工序。
23.一种薄膜半导体装置的制造方法,在基板上形成薄膜半导体装置,其特征在于,
具有:
在上述基板上形成含有源极及漏极区域的半导体膜的工序;
在上述源极及上述漏极区域上的接触插头形成区域上设置第1掩模部件的工序;
在除了上述接触插头形成区域以外的上述半导体膜上涂敷液体材料,形成栅极绝缘膜的工序;
在上述栅极绝缘膜上设置开口栅电极形成区域的第2掩模部件的工序;
在已开口的上述栅电极形成区域上涂敷液体材料,以形成栅电极的工序;
除去上述第2掩模部件的工序;
在上述第1掩模部件上以及栅极电极的接触插头形成区域上设置第3掩模部件的工序;
在除了上述接触插头形成区域以外的上述栅电极及上述栅极绝缘膜上涂敷液体材料,形成层间绝缘膜的工序;
除去上述第1掩模部件及上述第3掩模部件的工序;
除去上述第1掩模部件及上述第3掩模部件后,在上述层间绝缘膜以及所述接触插头上设置开口电极形成区域的第4掩模部件的工序;和
在上述接触插头形成区域及已开口的上述电极形成区域上涂敷液体材料,形成接触插头及电极的工序。
24.一种电子器件的制造方法,其特征在于,使用了权利要求1~17中任一项所述的接触孔形成方法,
具有:
向已形成的接触孔填充导电材料的工序;和
在填充完的导电材料上形成所定图案的布线的工序。
25.一种电子器件的制造方法,其特征在于,使用了权利要求1~17中任一项所述的接触孔形成方法,具有一边向已形成的接触孔内填充导电材料,一边在含有该接触孔的绝缘层上形成所定图案的布线的工序。
26.一种电子器件的制造方法,其特征在于,具有利用权利要求1~17中任一项所述的接触孔形成方法而形成的接触孔。
27.一种电子器件的制造方法,其特征在于,具有利用权利要求18~23中任一项所述的薄膜半导体装置的制造方法而形成的薄膜半导体装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003072498 | 2003-03-17 | ||
JP2003072498 | 2003-03-17 | ||
JP2004013228A JP2004304162A (ja) | 2003-03-17 | 2004-01-21 | コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス |
JP2004013228 | 2004-01-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1531061A true CN1531061A (zh) | 2004-09-22 |
CN100380626C CN100380626C (zh) | 2008-04-09 |
Family
ID=33421757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2004100396490A Expired - Fee Related CN100380626C (zh) | 2003-03-17 | 2004-03-12 | 接触孔形成方法、薄膜半导体装置的制法、电子器件及其制法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7179733B2 (zh) |
JP (1) | JP2004304162A (zh) |
KR (1) | KR100606947B1 (zh) |
CN (1) | CN100380626C (zh) |
TW (1) | TWI232543B (zh) |
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- 2004-03-08 KR KR1020040015390A patent/KR100606947B1/ko not_active IP Right Cessation
- 2004-03-09 US US10/795,366 patent/US7179733B2/en not_active Expired - Fee Related
- 2004-03-12 TW TW093106725A patent/TWI232543B/zh not_active IP Right Cessation
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Publication number | Publication date |
---|---|
TW200425405A (en) | 2004-11-16 |
TWI232543B (en) | 2005-05-11 |
KR20040082280A (ko) | 2004-09-24 |
US20040242008A1 (en) | 2004-12-02 |
CN100380626C (zh) | 2008-04-09 |
KR100606947B1 (ko) | 2006-08-01 |
JP2004304162A (ja) | 2004-10-28 |
US7179733B2 (en) | 2007-02-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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