JP3526548B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP3526548B2 JP2000362625A JP2000362625A JP3526548B2 JP 3526548 B2 JP3526548 B2 JP 3526548B2 JP 2000362625 A JP2000362625 A JP 2000362625A JP 2000362625 A JP2000362625 A JP 2000362625A JP 3526548 B2 JP3526548 B2 JP 3526548B2
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electrodes
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semiconductor
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隆一 佐原
和美 渡瀬
隆博 隈川
憲幸 戒能
望 下石坂
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Panasonic Holdings Corp
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Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報通信機器又は
事務用電子機器等に利用される半導体集積回路部を内蔵
し、該半導体集積回路部と外部機器の端子とを接続する
配線又は電極を備えた高密度実装が可能な半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、高密度化又は
高機能化に伴って、半導体装置の小型化又は高密度化が
要求されるようになってきた。そこで、半導体ウェハに
ＣＳＰ（チップサイズパッケージ）を作り込む技術（特
開平８−１０２４６６）が用いられるようになってきて
いる。半導体ウェハに作り込まれたＣＳＰは、半導体ウ
ェハがチップ状に分割された後においてもウェハレベル
ＣＳＰと呼ばれている。
【０００３】以下、従来の半導体装置及びその製造方法
について図面を参照しながら説明する。
【０００４】図５は従来の半導体装置、具体的には従来
のウェハレベルＣＳＰの断面図である。
【０００５】従来のウェハレベルＣＳＰにおいては、図
５に示すように、各半導体チップ形成領域に半導体素子
（図示省略）が設けらた半導体ウェハ１００上に、各半
導体素子と電気的に接続する複数の素子電極１０１が形
成されている。半導体ウェハ１００の表面は、各素子電
極１０１を露出させる複数の開口部１０２ａが設けられ
たパッシベーション膜１０２によって覆われている。パ
ッシベーション膜１０２上には、各開口部１０２ａを介
して各素子電極１０１と接続された複数のＣｕ配線１０
３が形成されていると共に、各Ｃｕ配線１０３の表面は
Ｎｉめっき層１０４によって覆われている。パッシベー
ション膜１０２の上には、Ｎｉめっき層１０４を含む各
Ｃｕ配線１０３を覆うようにカバーコート膜（保護膜）
１０５が形成されている。カバーコート膜１０５には、
各Ｃｕ配線１０３（Ｎｉめっき層１０４を含む）の一部
よりなり、２次元状に配置されている複数の外部電極１
０６を露出させる複数の開口部１０５ａが形成されてい
ると共に、各外部電極１０６の直上には、各開口部１０
５ａを介して各外部電極１０６と接続された複数の半田
バンプ１０７が外部電極端子として形成されている。
【０００６】従来のウェハレベルＣＳＰの製造方法は概
略次の通りである。
【０００７】まず、各半導体チップ形成領域に半導体素
子及び該半導体素子と電気的に接続された複数の素子電
極１０１が形成された半導体ウェハ１００の上に全面に
亘って、スピンコート法によりパッシベーション膜１０
２を形成した後、公知のフォトリソグラフィ技術及びエ
ッチング技術を用いて、各素子電極１０１を露出させる
複数の開口部１０２ａをパッシベーション膜１０２に形
成する。
【０００８】次に、半導体ウェハ１００の上にパッシベ
ーション膜１０２を介して複数のＣｕ配線１０３を、各
半導体チップ形成領域の内部に延在すると共に各開口部
１０２ａを介して各素子電極１０１と接続するように形
成した後、各Ｃｕ配線１０３上に無電解めっき技術によ
りＮｉめっき層１０４を形成する。
【０００９】次に、各Ｃｕ配線１０３を覆うようにカバ
ーコート膜１０５を形成した後、公知のフォトリソグラ
フィ技術及びエッチング技術を用いて、各Ｃｕ配線１０
３の一部よりなり、２次元状に配置されている複数の外
部電極１０６を露出させる複数の開口部１０５ａをカバ
ーコート膜１０５に形成する。その後、各外部電極１０
６の直上に、各開口部１０５ａを介して各外部電極１０
６と接続された複数の半田バンプ１０７を外部電極端子
として形成する。
【００１０】以上に説明したように、従来の半導体装置
であるウェハレベルＣＳＰによると、各素子電極１０１
の配置に関わらず、各素子電極１０１と接続される各外
部電極１０６を２次元的に設けることができるので、半
導体装置を小型化でき、それによって情報通信機器等を
小型化することができる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、半導体素子と素子電極とを接続
する配線（例えばＡｌ配線）の抵抗に加えて、素子電極
と外部電極とを接続する配線（例えばＣｕ配線）の抵抗
が存在するために信号遅延が増大するので、半導体装置
と外部機器との間で信号の高速伝送が困難になるという
問題が生じる。
【００１２】前記に鑑み、本発明は、半導体装置を小型
化しつつ、半導体装置と外部機器との間で信号の高速伝
送を実現できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体装置は、少なくとも１つの半
導体素子が設けられた半導体基板と、半導体基板上に形
成され且つ半導体素子と電気的に接続された第１の素子
電極及び第２の素子電極と、第１の素子電極及び第２の
素子電極を覆うように形成された絶縁膜と、絶縁膜に形
成され且つ第１の素子電極の少なくとも一部を露出させ
る第１の開口部と、絶縁膜に形成され且つ第２の素子電
極の少なくとも一部を露出させる第２の開口部と、第１
の素子電極の直上に形成され且つ第１の開口部を介して
第１の素子電極と接続された第１の外部電極と、絶縁膜
の上に形成された第２の外部電極と、絶縁膜の上に形成
され、一端が第２の開口部を介して第２の素子電極と接
続され且つ他端が第２の外部電極と接続された接続配線
とを備えている。
【００１４】本発明の半導体装置によると、第１の素子
電極の直上に形成され且つ第１の素子電極と接続された
第１の外部電極を備えている。このため、第１の素子電
極と第１の外部電極とを配線を介さずに接続できるの
で、第１の素子電極と第１の外部電極との間の抵抗を小
さくして信号遅延を低減できる。従って、半導体装置と
外部機器との間で信号の高速伝送が可能となる。
【００１５】また、本発明の半導体装置によると、半導
体基板上の絶縁膜の上に形成された第２の外部電極と、
該絶縁膜の上に形成され、一端が第２の素子電極と接続
され且つ他端が第２の外部電極と接続された接続配線と
を備えている。このため、第２の素子電極の配置に関わ
らず、第２の素子電極と電気的に接続される第２の外部
電極を２次元的に設けることができるので、狭い面積に
多数の外部電極端子を設けることが可能となる。従っ
て、多ピン化に対応できる小型化された半導体装置を実
現できる。
【００１６】さらに、本発明の半導体装置によると、半
導体基板上に形成された導電膜をパターン化して、第１
の外部電極、第２の外部電極及び接続配線を一体的に形
成することによって、第１の外部電極、第２の外部電極
及び接続配線を簡単に形成できるので、製造コストを低
減できる。
【００１７】本発明の半導体装置において、半導体基板
は半導体ウェハであってもよいし、半導体ウェハがチッ
プ状に分割されたものであってもよい。
【００１８】本発明の半導体装置において、絶縁膜は絶
縁性の弾性材料よりなることが好ましい。
【００１９】このようにすると、半導体装置をマザーボ
ード上に実装した場合に、半導体装置の加熱又は冷却に
伴って半導体装置とマザーボードとの間の熱膨張率の差
に起因して半導体装置とマザーボードとの接続部に応力
が発生しても、該応力が、弾性材料よりなる絶縁膜つま
り弾性体層によって緩和される。このため、外部電極又
は接続配線等の導電パターンに断線が生じる可能性が低
減するので、信頼性の高い配線構造を実現できる。
【００２０】本発明の半導体装置において、第１の開口
部及び第２の開口部のそれぞれの壁面、又は該壁面のう
ち少なくとも上端の近傍及び下端の近傍は半導体基板の
表面に対して９０°未満の傾斜を有していることが好ま
しい。
【００２１】このようにすると、外部電極又は接続配線
等の導電パターンが急峻な段差をまたぐことがないの
で、該導電パターンが形成しやすくなると共に該導電パ
ターンが断線しにくくなる。
【００２２】本発明の半導体装置において、半導体基板
上に形成され且つ半導体素子と電気的に接続された一対
の第３の素子電極と、絶縁膜に形成され且つ一対の第３
の素子電極のそれぞれの少なくとも一部を露出させる一
対の第３の開口部と、絶縁膜の上に形成され且つ両端が
一対の第３の開口部のそれぞれを介して一対の第３の素
子電極のそれぞれと接続されたコイルとをさらに備えて
いることが好ましい。
【００２３】このようにすると、半導体基板上に形成さ
れた導電膜をパターン化してコイルを形成することによ
って、従来の半導体プロセスでは形成が困難であった高
Ｌ（インダクタンス）値のコイルを実現できるので、高
周波用の半導体素子に対応することができる。
【００２４】本発明の半導体装置において、第１の外部
電極、第２の外部電極及び接続配線を覆うように形成さ
れ且つ導電性材料をはじく特性を有する保護膜と、保護
膜に形成され且つ第１の外部電極の少なくとも一部を露
出させる第４の開口部と、保護膜に形成され且つ第２の
外部電極の少なくとも一部を露出させる第５の開口部
と、第１の外部電極の直上に形成され且つ第４の開口部
を介して第１の外部電極と接続された第１の外部電極端
子と、第２の外部電極の直上に形成され且つ第５の開口
部を介して第２の外部電極と接続された第２の外部電極
端子とをさらに備えていることが好ましい。
【００２５】このようにすると、半導体装置をマザーボ
ード上に実装するときに、第１の外部電極、第２の外部
電極又は接続配線と、マザーボードの配線又は電極との
間の好ましくない電気的短絡を防止しつつ、マザーボー
ド上への実装を確実に行なうことができる。
【００２６】第１の外部電極端子及び第２の外部電極端
子を備えている場合、第１の外部電極端子及び第２の外
部電極端子として、金属ボール、導電性突起、又は第１
の外部電極及び第２の外部電極のそれぞれの一部を用い
てもよい。但し、いずれの場合においても、第１の外部
電極と第１の外部電極端子との接合点を保護膜が覆って
いることが好ましい。
【００２７】本発明の半導体装置において、第１の素子
電極及び第２の素子電極を除く半導体基板の表面を覆う
パッシベーション膜をさらに備え、絶縁膜はパッシベー
ション膜の上側に形成されていることが好ましい。
【００２８】このようにすると、半導体装置の信頼性を
より向上させることができる。
【００２９】パッシベーション膜を備えている場合、半
導体基板上に形成され且つ半導体素子と電気的に接続さ
れた一対の第３の素子電極と、パッシベーション膜の上
に形成され且つ両端が一対の第３の素子電極のそれぞれ
と接続されたコイルとをさらに備え、絶縁膜はコイルを
覆っていることが好ましい。
【００３０】このようにすると、半導体基板上に形成さ
れた導電膜をパターン化してコイルを形成することによ
って、従来の半導体プロセスでは形成が困難であった高
Ｌ値のコイルを実現できるので、高周波用の半導体素子
に対応することができる。
【００３１】本発明に係る半導体装置の製造方法は、少
なくとも１つの半導体素子が設けられた半導体基板上
に、半導体素子と電気的に接続された第１の素子電極及
び第２の素子電極を形成する第１の工程と、第１の素子
電極及び第２の素子電極を覆うように絶縁膜を形成する
第２の工程と、絶縁膜における第１の素子電極及び第２
の素子電極のそれぞれの上側の部分を選択的に除去する
ことによって、第１の素子電極の少なくとも一部を露出
させる第１の開口部、及び第２の素子電極の少なくとも
一部を露出させる第２の開口部を形成する第３の工程
と、絶縁膜の上に導電膜を第１の開口部及び第２の開口
部が埋まるように形成して導電膜をパターン化すること
により、第１の素子電極の直上に、第１の開口部を介し
て第１の素子電極と接続された第１の外部電極を形成す
ると共に、絶縁膜の上に、第２の外部電極と、一端が第
２の開口部を介して第２の素子電極と接続され且つ他端
が第２の外部電極と接続された接続配線とを形成する第
４の工程とを備えている。
【００３２】本発明の半導体装置の製造方法によると、
第１の素子電極の直上に、第１の素子電極と接続された
第１の外部電極を形成するため、第１の素子電極と第１
の外部電極とを配線を介さずに接続できるので、第１の
素子電極と第１の外部電極との間の抵抗を小さくして信
号遅延を低減できる。従って、半導体装置と外部機器と
の間で信号の高速伝送が可能となる。
【００３３】また、本発明の半導体装置の製造方法によ
ると、半導体基板上の絶縁膜の上に、第２の外部電極
と、一端が第２の素子電極と接続され且つ他端が第２の
外部電極と接続された接続配線とを形成する。このた
め、第２の素子電極の配置に関わらず、第２の素子電極
と電気的に接続される第２の外部電極を２次元的に設け
ることができるので、狭い面積に多数の外部電極端子を
設けることが可能となる。従って、多ピン化に対応でき
る小型化された半導体装置を実現できる。
【００３４】さらに、本発明の半導体装置によると、半
導体基板上に形成された導電膜をパターン化することに
より、第１の外部電極、第２の外部電極及び接続配線を
一体的に形成するため、第１の外部電極、第２の外部電
極及び接続配線を簡単に形成できるので、製造コストを
低減できる。
【００３５】本発明の半導体装置の製造方法において、
半導体基板は半導体ウェハであり、第４の工程の後に、
半導体ウェハをチップ状に分割する工程をさらに備えて
いることが好ましい。
【００３６】このようにすると、半導体ウェハの各半導
体チップ形成領域に外部電極又は接続配線等を一括して
形成できるので、製造コストを大きく低減できる。尚、
本発明の半導体装置の製造方法において、半導体基板は
半導体ウェハがチップ状に分割されたものであってもよ
い。
【００３７】本発明の半導体装置の製造方法において、
絶縁膜は絶縁性の弾性材料よりなることが好ましい。
【００３８】このようにすると、半導体装置をマザーボ
ード上に実装した場合に、半導体装置の加熱又は冷却に
伴って半導体装置とマザーボードとの間の熱膨張率の差
に起因して半導体装置とマザーボードとの接続部に応力
が発生しても、該応力が、弾性材料よりなる絶縁膜つま
り弾性体層によって緩和される。このため、外部電極又
は接続配線等の導電パターンに断線が生じる可能性が低
減するので、信頼性の高い配線構造を実現できる。
【００３９】本発明の半導体装置の製造方法において、
第３の工程は、第１の開口部及び第２の開口部を、それ
ぞれの壁面、又は該壁面のうち少なくとも上端の近傍及
び下端の近傍が半導体基板の表面に対して９０°未満の
傾斜を有するように形成することが好ましい。
【００４０】このようにすると、外部電極又は接続配線
等の導電パターンが急峻な段差をまたぐことがないの
で、該導電パターンが形成しやすくなると共に該導電パ
ターンが断線しにくくなる。
【００４１】本発明の半導体装置の製造方法において、
第１の工程は、半導体基板上に、半導体素子と電気的に
接続された一対の第３の素子電極を形成する工程を含
み、第３の工程は、絶縁膜における一対の第３の素子電
極の上側の部分を選択的に除去することによって、一対
の第３の素子電極のそれぞれの少なくとも一部を露出さ
せる一対の第３の開口部を形成する工程を含み、第４の
工程は、導電膜をパターン化することによって、絶縁膜
の上に、両端が一対の第３の開口部のそれぞれを介して
一対の第３の素子電極のそれぞれと接続されたコイルを
形成する工程を含むことが好ましい。
【００４２】このようにすると、従来の半導体プロセス
では形成が困難であった高Ｌ値のコイルを実現できるの
で、高周波用の半導体素子に対応することができる。
【００４３】本発明の半導体装置の製造方法において、
第４の工程の後に、第１の外部電極、第２の外部電極及
び接続配線を覆うように、導電性材料をはじく特性を有
する保護膜を形成した後、保護膜における第１の外部電
極及び第２の外部電極のそれぞれの上側の部分を選択的
に除去することによって、第１の外部電極の少なくとも
一部を露出させる第４の開口部、及び第２の外部電極の
少なくとも一部を露出させる第５の開口部を形成する第
５の工程をさらに備えていることが好ましい。
【００４４】このようにすると、半導体装置をマザーボ
ード上に実装するときに、第１の外部電極、第２の外部
電極又は接続配線と、マザーボードの配線又は電極との
間の好ましくない電気的短絡を防止しつつ、はんだ等の
接続部材を用いて第１の外部電極又は第２の外部電極と
マザーボードの配線又は電極とを簡単に接続できる。
【００４５】第５の工程を備えている場合、第５の工程
は、第１の外部電極の直上に、第４の開口部を介して第
１の外部電極と接続された第１の外部電極端子を形成す
ると共に、第２の外部電極の直上に、第５の開口部を介
して第２の外部電極と接続された第２の外部電極端子を
形成する工程を含むことが好ましい。
【００４６】このようにすると、半導体装置のマザーボ
ード上への実装を極めて簡単に行なうことができる。
【００４７】本発明の半導体装置の製造方法において、
第１の工程は、半導体基板上に、半導体素子と電気的に
接続された一対の第３の素子電極を形成する工程を含
み、第１の工程と第２の工程との間に、第１の素子電
極、第２の素子電極及び一対の第３の素子電極を除く半
導体基板の表面を覆うパッシベーション膜を形成した
後、パッシベーション膜の上に、両端が一対の第３の素
子電極のそれぞれと接続されたコイルを形成する工程を
さらに備え、絶縁膜は、パッシベーション膜及びコイル
を覆うことが好ましい。
【００４８】このようにすると、半導体装置の信頼性を
より向上させることができる。また、半導体基板上に形
成された導電膜をパターン化してコイルを形成すること
によって、従来の半導体プロセスでは形成が困難であっ
た高Ｌ値のコイルを実現できるので、高周波用の半導体
素子に対応することができる。
【００４９】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置及びその製造方法について図面を参照しなが
ら説明する。
【００５０】図１は一実施形態に係る半導体装置の平面
図であり、図２は図１のＩ−Ｉ線の断面図である。尚、
図１においては、一実施形態に係る半導体装置の上面を
一部切り欠いて示している。また、図１又は図２におい
て図示は省略しているが、半導体基板１０には、トラン
ジスタ等の少なくとも１つの半導体素子より構成される
半導体集積回路が形成されている。さらに、本実施形態
において、半導体基板１０は半導体ウェハであってもよ
いし、半導体ウェハがチップ状に分割されたものであっ
てもよい。
【００５１】図１及び図２に示すように、半導体基板１
０の主面の内部には複数の高速信号用素子電極１１が設
けられていると共に、半導体基板１０の主面の周縁部に
は複数の通常信号用素子電極１２が設けられている。ま
た、半導体基板１０の主面の内部には一対のコイル接続
用素子電極１３が設けられている。尚、各素子電極１１
〜１３は、半導体基板１０に設けられた半導体集積回路
を構成する半導体素子と電気的に接続されている。
【００５２】半導体基板１０上には絶縁性の低弾性率材
料よりなる低弾性率層１４が各素子電極１１〜１３を覆
うように形成されていると共に、低弾性率層１４には、
各高速信号用素子電極１１のパッド形成領域を露出させ
る複数の第１の開口部１４ａ、各通常信号用素子電極１
２のパッド形成領域を露出させる複数の第２の開口部１
４ｂ、及び一対のコイル接続用素子電極１３のそれぞれ
のパッド形成領域を露出させる一対の第３の開口部１４
ｃが形成されている。尚、各開口部１４ａ〜１４ｃのそ
れぞれの壁面は半導体基板１０の表面に対して９０°未
満の傾斜を有している。
【００５３】各開口部１４ａ〜１４ｃを含む低弾性率層
１４の上には、例えば厚さ０．２μｍ程度のＴｉＷ膜及
び例えば厚さ０．５μｍ程度のＣｕ膜の積層膜よりなる
薄膜金属層１５と、例えば厚さ１０μｍ程度のＣｕ膜よ
りなる厚膜金属層１６とから構成された導電パターン２
０が形成されている。導電パターン２０は、各開口部１
４ａ〜１４ｃに形成され且つ各素子電極１１〜１３と接
続された複数のパッド２１と、各高速信号用素子電極１
１の直上に形成され且つパッド２１を介して各高速信号
用素子電極１１と接続された複数の高速信号用ランド２
２と、低弾性率層１４の上に形成された複数の通常信号
用ランド２３と、低弾性率層１４の上に形成され、一端
がパッド２１を介して各通常信号用素子電極１２と接続
され且つ他端が各通常信号用ランド２３と接続された複
数の接続配線２４と、低弾性率層１４の上に形成され且
つ両端がパッド２１を介して一対のコイル接続用素子電
極１３のそれぞれと接続されたコイル２５とを含んでい
る。尚、各高速信号用ランド２２は、各高速信号用素子
電極１１と外部機器との間で信号を入出力するための第
１の外部電極として機能し、各通常信号用ランド２３
は、各通常信号用素子電極１２と外部機器との間で信号
を入出力するための第２の外部電極として機能する。
【００５４】低弾性率層１４の上には導電性材料をはじ
く特性を有するソルダーレジスト膜１７が導電パターン
２０を覆うように形成されていると共に、ソルダーレジ
スト膜１７には、各高速信号用ランド２２の少なくとも
一部を露出させる複数の第４の開口部１７ａと、各通常
信号用ランド２３の少なくとも一部を露出させる複数の
第５の開口部１７ｂとが形成されている。各高速信号用
ランド２２の直上には、金属ボールよりなり且つ第４の
開口部１７ａを介して各高速信号用ランド２２と接続さ
れた複数の第１の外部電極端子１８が形成されていると
共に、各通常信号用ランド２３の直上には、金属ボール
よりなり且つ第５の開口部１７ｂを介して各通常信号用
ランド２３と接続された複数の第２の外部電極端子１９
が形成されている。
【００５５】以下、図１及び図２に示す一実施形態に係
る半導体装置を製造する方法について、図３（ａ）〜
（ｄ）及び図４（ａ）〜（ｄ）に示す工程断面図を参照
しながら説明する。
【００５６】まず、図３（ａ）に示すように、半導体基
板１０の主面に、複数の高速信号用素子電極１１、複数
の通常信号用素子電極１２、及び一対のコイル接続用素
子電極１３を形成する。
【００５７】次に、半導体基板１０上に、感光性を有す
る厚さ２０μｍ程度の絶縁材料を塗布して乾燥させるこ
とによって、各素子電極１１〜１３を覆うように低弾性
率層１４を形成した後、公知の露光技術及び現像技術を
用いて、図３（ｂ）に示すように、低弾性率層１４に、
各高速信号用素子電極１１のパッド形成領域を露出させ
る複数の第１の開口部１４ａ、各通常信号用素子電極１
２のパッド形成領域を露出させる複数の第２の開口部１
４ｂ、及び一対のコイル接続用素子電極１３のそれぞれ
のパッド形成領域を露出させる一対の第３の開口部１４
ｃを形成する。このとき、例えば現像後に行なう硬化工
程で低弾性率層１４に対して急激に熱を加えることによ
り、低弾性率層１４に樹脂フローを起こさせ、それによ
って各開口部１４ａ〜１４ｃのそれぞれの壁面が半導体
基板１０の表面に対して９０°未満の傾斜を有するよう
に加工する。
【００５８】次に、図３（ｃ）に示すように、各開口部
１４ａ〜１４ｃを含む低弾性率層１４の上に、スパッタ
リング法、真空蒸着法、ＣＶＤ法又は無電解めっき法等
によって、例えば厚さ０．２μｍ程度のＴｉＷ膜及び例
えば厚さ０．５μｍ程度のＣｕ膜の積層膜よりなる薄膜
金属層１５を形成する。
【００５９】次に、薄膜金属層１５の上にポジ型感光性
レジストを塗布した後、塗布されたレジストにおける導
電パターン形成領域のみが感光するように露光を行な
い、その後、レジストの感光部を除去すると共にレジス
トの非感光部を硬化することによって、図３（ｄ）に示
すように、導電パターン形成領域以外の他の領域を覆う
メッキレジスト膜３０を形成する。
【００６０】次に、図４（ａ）に示すように、薄膜金属
層１５におけるメッキレジスト膜３０が形成されていな
い部分の上に、つまり薄膜金属層１５における導電パタ
ーン形成領域の上に、例えば電解めっき等の厚膜形成技
術を用いて厚さ１０μｍ程度のＣｕ膜よりなる厚膜金属
層１６を選択的に形成する。
【００６１】次に、図４（ｂ）に示すように、メッキレ
ジスト膜３０を溶融して除去した後、薄膜金属層１５の
露出部分、言い換えると、薄膜金属層１５における導電
パターン形成領域以外の他の部分を溶融して除去する。
具体的には、薄膜金属層１５を構成するＣｕ膜に対して
は塩化第二銅溶液よりなるエッチング液を用いてエッチ
ングを行なうと共に、薄膜金属層１５を構成するＴｉＷ
膜に対しては過酸化水素水溶液よりなるエッチング液を
用いてエッチングを行なう。このようにすると、厚膜金
属層１６よりも薄膜金属層１５の方が層厚が薄いので、
薄膜金属層１５の露出部分のみが先行的に除去される。
図４（ｂ）に示す工程によって、薄膜金属層１５と厚膜
金属層１６とからなる導電パターン２０が形成される。
具体的には、各開口部１４ａ〜１４ｃには、各素子電極
１１〜１３と接続された複数のパッド２１が形成され
る。各高速信号用素子電極１１の直上には、パッド２１
を介して各高速信号用素子電極１１と接続された複数の
高速信号用ランド２２が形成される。低弾性率層１４の
上には、複数の通常信号用ランド２３と、一端がパッド
２１を介して各通常信号用素子電極１２と接続され且つ
他端が各通常信号用ランド２３と接続された複数の接続
配線２４と、両端がパッド２１を介して一対のコイル接
続用素子電極１３のそれぞれと接続されたコイル２５と
が形成される。
【００６２】次に、低弾性率層１４の上に感光性ソルダ
ーレジストを塗布して乾燥させることによって、導電パ
ターン２０を覆うようにソルダーレジスト膜１７を形成
した後、公知のフォトリソグラフフィー技術を用いて、
図４（ｃ）に示すように、ソルダーレジスト膜１７に、
各高速信号用ランド２２の少なくとも一部を露出させる
複数の第４の開口部１７ａ、及び各通常信号用ランド２
３の少なくとも一部を露出させる複数の第５の開口部１
７ｂを形成する。
【００６３】次に、図４（ｄ）に示すように、各高速信
号用ランド２２又は各通常信号用ランド２３の上に第４
の開口部１７ａ又は第５の開口部１７ｂを介して、はん
だ、はんだめっきされた銅、又はニッケル等よりなる金
属ボールを載置した後、該金属ボールと各高速信号用ラ
ンド２２又は各通常信号用ランド２３とを溶融接合する
ことによって、各高速信号用ランド２２と接続された複
数の第１の外部電極端子１８、及び各通常信号用ランド
２３と接続された複数の第２の外部電極端子１９を形成
する。このとき、導電パターン２０のうち各高速信号用
ランド２２及び各通常信号用ランド２３を除く部分は、
溶融した金属ボールからソルダーレジスト膜１７によっ
て保護される。
【００６４】以上に説明した図３（ａ）〜（ｄ）及び図
４（ａ）〜（ｄ）に示す工程によって、図１及び図２に
示す一実施形態に係る半導体装置を得ることができる。
【００６５】本発明の一実施形態によると、高速信号用
素子電極１１の直上に、パッド２１を介して高速信号用
素子電極１１と接続された高速信号用ランド２２が形成
されているため、高速信号用素子電極１１と高速信号用
ランド２２とを配線を介さずに接続できる。このため、
高速信号用素子電極１１と高速信号用ランド２２との間
の抵抗を小さくして信号遅延を低減できるので、半導体
装置と外部機器との間で信号の高速伝送が可能となる。
【００６６】また、本発明の一実施形態によると、半導
体基板１０上の低弾性率層１４の上に、通常信号用ラン
ド２３と、一端がパッド２１を介して通常信号用素子電
極１２と接続され且つ他端が通常信号用ランド２３と接
続された接続配線２４とが形成されている。このため、
通常信号用素子電極１２の配置に関わらず、通常信号用
素子電極１２と電気的に接続される通常信号用ランド２
３を２次元的に設けることができるので、狭い面積に多
数の外部電極端子を設けることが可能となる。従って、
多ピン化に対応できる小型化された半導体装置を実現で
きる。
【００６７】また、本発明の一実施形態によると、半導
体基板１０上に形成された導電膜をパターン化すること
により、高速信号用ランド２２、通常信号用ランド２３
及び接続配線２４がそれぞれ導電パターン２０の一部と
して一体的に形成されているため、高速信号用ランド２
２、通常信号用ランド２３及び接続配線２４を簡単に形
成できるので、製造コストを低減できる。
【００６８】また、本発明の一実施形態によると、高速
信号用ランド２２及び通常信号用ランド２３等を含む導
電パターン２０が低弾性率層１４を介して半導体基板１
０上に形成されている。このため、半導体装置をプリン
ト基板等のマザーボード上に実装した場合に、半導体装
置の加熱又は冷却に伴って半導体装置とマザーボードと
の間の熱膨張率の差に起因して半導体装置とマザーボー
ドとの接続部に応力が発生しても、該応力が低弾性率層
１４によって緩和される。その結果、導電パターン２０
に断線が生じる可能性が低減するので、信頼性の高い配
線構造を実現できる。
【００６９】また、本発明の一実施形態によると、高速
信号用素子電極１１を露出させる第１の開口部１４ａ、
通常信号用素子電極１２を露出させる第２の開口部１４
ｂ、及び一対のコイル接続用素子電極１３のそれぞれを
露出させる一対の第３の開口部１４ｃのそれぞれの壁面
は、半導体基板１０の表面に対して９０°未満の傾斜を
有している。このため、導電パターン２０が急峻な段差
をまたぐことがないので、導電パターン２０が形成しや
すくなると共に導電パターン２０が断線しにくくなる。
【００７０】また、本発明の一実施形態によると、半導
体基板１０上に形成された導電膜をパターン化すること
により、両端がパッド２１を介して一対のコイル接続用
素子電極１３のそれぞれと接続されたコイル２５が低弾
性率層１４の上に形成されている。このため、従来の半
導体プロセスでは形成が困難であった高Ｌ値のコイルを
実現できるので、高周波用の半導体素子に対応すること
ができる。
【００７１】また、本発明の一実施形態によると、導電
性材料をはじく特性を有するソルダーレジスト膜１７が
導電パターン２０を覆うように形成されていると共に、
高速信号用ランド２２及び通常信号用ランド２３のそれ
ぞれの直上に、高速信号用ランド２２及び通常信号用ラ
ンド２３のそれぞれと接続された第１の外部電極端子１
８及び第２の外部電極端子１９が形成されている。この
ため、半導体装置をマザーボード上に実装するときに、
高速信号用ランド２２、通常信号用ランド２３又は接続
配線２４と、マザーボードの配線又は電極との間の好ま
しくない電気的短絡を防止しつつ、マザーボード上への
実装を確実に行なうことができる。また、第１の外部電
極端子１８及び第２の外部電極端子１９として金属ボー
ルを用いているため、半導体装置のマザーボード上への
実装を極めて簡単に行なうことができる。
【００７２】尚、本発明の一実施形態において、半導体
基板１０は半導体ウェハであり、図３（ａ）〜（ｄ）及
び図４（ａ）〜（ｄ）に示す工程の後に、半導体ウェハ
をチップ状に分割する工程を備えていることが好まし
い。このようにすると、半導体ウェハの各半導体チップ
形成領域に低弾性率層１４又は導電パターン２０等を一
括して形成できるので、製造コストを大きく低減でき
る。
【００７３】また、本発明の一実施形態において、半導
体基板１０の主面上における高速信号用素子電極１１、
通常信号用素子電極１２又は一対のコイル接続用素子電
極１３の配置位置は特に限定されるものではない。
【００７４】また、本発明の一実施形態において、低弾
性率層１４に設けられた第１の開口部１４ａ、第２の開
口部１４ｂ、及び一対の第３の開口部１４ｃのそれぞれ
の壁面が半導体基板１０の表面に対して９０°未満の傾
斜を有していたが、これに代えて、各開口部１４ａ〜１
４ｃの壁面のうち少なくとも上端の近傍及び下端の近傍
が半導体基板１０の表面に対して９０°未満の傾斜を有
していてもよい。
【００７５】また、本発明の一実施形態において、第１
の外部電極端子１８及び第２の外部電極端子１９として
金属ボールを用いたが、これに代えて、導電性突起、又
は高速信号用ランド２２及び通常信号用ランド２３のそ
れぞれの一部を用いてもよい。但し、いずれの場合にお
いても、高速信号用ランド２２と第１の外部電極端子１
８との接合点をソルダーレジスト膜１７が覆っているこ
とが好ましい。
【００７６】また、本発明の一実施形態において、各素
子電極１１〜１３を除く半導体基板１０の表面を覆うパ
ッシベーション膜を備えており、該パッシベーション膜
の上側に低弾性率層１４が形成されていることが好まし
い。このようにすると、半導体装置の信頼性をより向上
させることができる。この場合、パッシベーション膜の
上に、両端がパッド２１を介して一対のコイル接続用素
子電極１３のそれぞれと接続されたコイルを形成すると
共に、該コイルを低弾性率層１４によって覆ってもよ
い。
【００７７】また、本発明の一実施形態において、低弾
性率層１４の厚さ、つまり低弾性率層１４となる絶縁材
料の塗布厚さを２０μｍ程度に設定したが、これに限ら
れず、３〜１５０μｍの範囲内に設定してもよい。但
し、低弾性率層１４の厚さは、低弾性率層１４の形成後
の工程で支障のない範囲で厚い方がよく、５０μｍ程度
以上に設定することが好ましい。
【００７８】また、本発明の一実施形態において、低弾
性率層１４となる絶縁材料は低弾性率を有する絶縁性の
ポリマーであれば特に限定されず、例えばエステル結合
型ポリイミド又はエポキシアクリレート等を用いること
ができる。
【００７９】また、本発明の一実施形態において、低弾
性率層１４の弾性率（ヤング率）は１０〜２０００ｋｇ
／ｍｍ2 の範囲内であることが好ましく、さらには１０
〜１０００ｋｇ／ｍｍ2 の範囲内であることがより好ま
しい。また、低弾性率層１４の線膨張係数は５〜２００
ｐｐｍ／℃の範囲内であることが好ましく、さらには１
０〜１００ｐｐｍ／℃の範囲内であることがより好まし
い。
【００８０】また、本発明の一実施形態において、半導
体基板１０上に、感光性を有する液状の絶縁材料を塗布
して乾燥させることによって低弾性率層１４を形成した
後、公知の露光技術及び現像技術を用いて、低弾性率層
１４に第１の開口部１４ａ、第２の開口部１４ｂ及び一
対の第３の開口部１４ｃを形成したが、これに代えて、
感光性を有するフィルム状の絶縁材料膜を低弾性率層１
４として半導体基板１０に貼り合わせた後、公知の露光
技術及び現像技術を用いて、低弾性率層１４に各開口部
１４ａ〜１４ｃを形成してもよい。
【００８１】また、本発明の一実施形態において、低弾
性率層１４として感光性を有する絶縁材料を用いたが、
これに代えて、感光性を有しない絶縁材料を用いてもよ
い。この場合、感光性を有しない絶縁材料よりなる低弾
性率層１４に対して、レーザー若しくはプラズマ等によ
る機械的加工、又はエッチング等の化学的加工を行なう
ことによって、各開口部１４ａ〜１４ｃを形成すること
ができる。
【００８２】また、本発明の一実施形態において、薄膜
金属層１５を構成する金属材料又は厚膜金属層１６を構
成する金属材料としてＣｕを用いたが、これに代えて、
Ｃｒ、Ｗ、Ｔｉ、Ｎｉ又はＡｕ等を用いてもよい。ま
た、薄膜金属層１５及び厚膜金属層１６のそれぞれを構
成する金属材料として互いに異なる材料を用いる場合、
図４（ｂ）に示すエッチング工程で薄膜金属層１５のみ
を選択的にエッチングできるエッチャントを用いてもよ
い。
【００８３】また、本発明の一実施形態において、図４
（ｂ）に示すエッチング工程で薄膜金属層１５に対して
ウェットエッチングを行なったが、これに代えて、ドラ
イエッチングを行なってもよい。このとき、メッキレジ
スト膜３０の除去後に、公知のフォトリソグラフィー技
術を用いて、厚膜金属層１６の上に所定のパターン形状
を有するエッチングレジスト膜を形成することにより厚
膜金属層１６を保護してもよい。また、メッキレジスト
膜３０としてポジ型レジストを用いたが、これに代え
て、ネガ型レジストを用いてもよいことは言うまでもな
い。
【００８４】
【発明の効果】本発明によると、第１の素子電極と第１
の外部電極とを配線を介さずに接続できるため、第１の
素子電極と第１の外部電極との間の抵抗を小さくして信
号遅延を低減できるので、半導体装置と外部機器との間
で信号の高速伝送が可能となる。また、第２の素子電極
の配置に関わらず、第２の素子電極と電気的に接続され
る第２の外部電極を２次元的に設けることができるた
め、狭い面積に多数の外部電極端子を設けることが可能
となるので、多ピン化に対応できる小型化された半導体
装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の平面図
である。
【図２】図１のＩ−Ｉ線の断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半
導体装置の製造方法の各工程を示す断面図である。
【図５】従来の半導体装置の断面図である。
【符号の説明】
１０ 半導体基板 １１ 高速信号用素子電極 １２ 通常信号用素子電極 １３ 一対のコイル接続用素子電極 １４ 低弾性率層 １４ａ 第１の開口部 １４ｂ 第２の開口部 １４ｃ 第３の開口部 １５ 薄膜金属層 １６ 厚膜金属層 １７ ソルダーレジスト膜 １７ａ 第４の開口部 １７ｂ 第５の開口部 １８ 第１の外部電極端子 １９ 第２の外部電極端子 ２０ 導電パターン ２１ パッド ２２ 高速信号用ランド ２３ 通常信号用ランド ２４ 接続配線 ２５ コイル ３０ メッキレジスト膜
フロントページの続き (72)発明者 戒能 憲幸 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 下石坂 望 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平８−222571（ＪＰ，Ａ) 特開 平９−64049（ＪＰ，Ａ) 特開 平11−68018（ＪＰ，Ａ) 特開 平３−159152（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12,21/60

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの半導体素子が設けられ
    た半導体基板と、 前記半導体基板上に形成され且つ前記半導体素子と電気
    的に接続された、高速伝送用の高速信号が通過する第１
    の素子電極及び前記高速信号よりも低速の通常信号が通
    過する第２の素子電極と、 前記第１の素子電極及び第２の素子電極を覆うように形
    成された絶縁膜と、 前記絶縁膜に形成され且つ前記第１の素子電極の少なく
    とも一部を露出させる第１の開口部と、 前記絶縁膜に形成され且つ前記第２の素子電極の少なく
    とも一部を露出させる第２の開口部と、 前記第１の素子電極の直上に形成され且つ前記第１の開
    口部を介して前記第１の素子電極と接続された第１の外
    部電極と、 前記絶縁膜の上に形成された第２の外部電極と、 前記絶縁膜の上に形成され、一端が前記第２の開口部を
    介して前記第２の素子電極と接続され且つ他端が前記第
    ２の外部電極と接続された接続配線とを備え、 前記半導体基板上に形成され且つ前記半導体素子と電気
    的に接続された一対の第３の素子電極と、 前記絶縁膜に形成され且つ前記一対の第３の素子電極の
    それぞれの少なくとも一部を露出させる一対の第３の開
    口部と、 前記絶縁膜の上に形成され且つ両端が前記一対の第３の
    開口部のそれぞれを介して前記一対の第３の素子電極の
    それぞれと接続されたコイルとをさらに備えていること
    を特徴とする半導体装置。
  2. 【請求項２】 少なくとも１つの半導体素子が設けられ
    た半導体基板と、 前記半導体基板上に形成され且つ前記半導体素子と電気
    的に接続された、高速伝送用の高速信号が通過する第１
    の素子電極及び前記高速信号よりも低速の通常信号が通
    過する第２の素子電極と、 前記第１の素子電極及び第２の素子電極を覆うように形
    成された絶縁膜と、 前記絶縁膜に形成され且つ前記第１の素子電極の少なく
    とも一部を露出させる第１の開口部と、 前記絶縁膜に形成され且つ前記第２の素子電極の少なく
    とも一部を露出させる第２の開口部と、 前記第１の素子電極の直上に形成され且つ前記第１の開
    口部を介して前記第１の素子電極と接続された第１の外
    部電極と、 前記絶縁膜の上に形成された第２の外部電極と、 前記絶縁膜の上に形成され、一端が前記第２の開口部を
    介して前記第２の素子電極と接続され且つ他端が前記第
    ２の外部電極と接続された接続配線とを備え、 前記第１の素子電極及び第２の素子電極を除く前記半導
    体基板の表面を覆うパッシベーション膜をさらに備え、 前記絶縁膜は前記パッシベーション膜の上側に形成さ
    れ、 前記半導体基板上に形成され且つ前記半導体素子と電気
    的に接続された一対の第３の素子電極と、 前記パッシベーション膜の上に形成され且つ両端が前記
    一対の第３の素子電極のそれぞれと接続されたコイルと
    をさらに備え、 前記絶縁膜は前記コイルを覆っていることを特徴とする
    半導体装置。
  3. 【請求項３】 少なくとも１つの半導体素子が設けられ
    た半導体基板上に、前記半導体素子と電気的に接続され
    た、高速伝送用の高速信号が通過する第１の素子電極及
    び前記高速信号よりも低速の通常信号が通過する第２の
    素子電極を形成する第１の工程と、 前記第１の素子電極及び第２の素子電極を覆うように絶
    縁膜を形成する第２の工程と、 前記絶縁膜における前記第１の素子電極及び第２の素子
    電極のそれぞれの上側の部分を選択的に除去することに
    よって、前記第１の素子電極の少なくとも一部を露出さ
    せる第１ の開口部、及び前記第２の素子電極の少なくと
    も一部を露出させる第２の開口部を形成する第３の工程
    と、 前記絶縁膜の上に導電膜を前記第１の開口部及び第２の
    開口部が埋まるように形成して前記導電膜をパターン化
    することにより、前記第１の素子電極の直上に、前記第
    １の開口部を介して前記第１の素子電極と接続された第
    １の外部電極を形成すると共に、前記絶縁膜の上に、第
    ２の外部電極と、一端が前記第２の開口部を介して前記
    第２の素子電極と接続され且つ他端が前記第２の外部電
    極と接続された接続配線とを形成する第４の工程とを備
    え、 前記第１の工程は、前記半導体基板上に、前記半導体素
    子と電気的に接続された一対の第３の素子電極を形成す
    る工程を含み、 前記第３の工程は、前記絶縁膜における前記一対の第３
    の素子電極の上側の部分を選択的に除去することによっ
    て、前記一対の第３の素子電極のそれぞれの少なくとも
    一部を露出させる一対の第３の開口部を形成する工程を
    含み、 前記第４の工程は、前記導電膜をパターン化することに
    よって、前記絶縁膜の上に、両端が前記一対の第３の開
    口部のそれぞれを介して前記一対の第３の素子電極のそ
    れぞれと接続されたコイルを形成する工程を含むことを
    特徴とする半導体装置の製造方法。
  4. 【請求項４】 少なくとも１つの半導体素子が設けられ
    た半導体基板上に、前記半導体素子と電気的に接続され
    た、高速伝送用の高速信号が通過する第１の素子電極及
    び前記高速信号よりも低速の通常信号が通過する第２の
    素子電極を形成する第１の工程と、 前記第１の素子電極及び第２の素子電極を覆うように絶
    縁膜を形成する第２の工程と、 前記絶縁膜における前記第１の素子電極及び第２の素子
    電極のそれぞれの上側の部分を選択的に除去することに
    よって、前記第１の素子電極の少なくとも一部を露出さ
    せる第１の開口部、及び前記第２の素子電極の少なくと
    も一部を露出させる第２の開口部を形成する第３の工程
    と、 前記絶縁膜の上に導電膜を前記第１の開口部及び第２の
    開口部が埋まるように形成して前記導電膜をパターン化
    することにより、前記第１の素子電極の直上に、前記第
    １の開口部を介して前記第１の素子電極と接続された第
    １の外部電極を形成すると共に、前記絶縁膜の上に、第
    ２の外部電極と、一端が前記第２の開口部を介して前記
    第２の素子電極と接続され且つ他端が前記第２の外部電
    極と接続された接続配線とを形成する第４の工程とを備
    え、 前記第１の工程は、前記半導体基板上に、前記半導体素
    子と電気的に接続された一対の第３の素子電極を形成す
    る工程を含み、 前記第１の工程と前記第２の工程との間に、前記第１の
    素子電極、第２の素子電極及び一対の第３の素子電極を
    除く前記半導体基板の表面を覆うパッシベーション膜を
    形成した後、前記パッシベーション膜の上に、両端が前
    記一対の第３の素子電極のそれぞれと接続されたコイル
    を形成する工程をさらに備え、 前記絶縁膜は、前記パッシベーション膜及びコイルを覆
    うことを特徴とする半導体装置の製造方法。
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
JP3813079B2 (ja) * 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
EP1306898A1 (en) * 2001-10-29 2003-05-02 Dialog Semiconductor GmbH Sub-milliohm on-chip interconnection
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
JP3792635B2 (ja) * 2001-12-14 2006-07-05 富士通株式会社 電子装置
JP2003188313A (ja) * 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP2003297922A (ja) * 2002-04-02 2003-10-17 Umc Japan 半導体装置及び半導体装置の製造方法
JP3616605B2 (ja) 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP4229642B2 (ja) * 2002-06-18 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体集積回路用インダクタ及びその製造方法
US6891248B2 (en) * 2002-08-23 2005-05-10 Micron Technology, Inc. Semiconductor component with on board capacitor
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
JP3983199B2 (ja) 2003-05-26 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
JP4016340B2 (ja) 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
US7244671B2 (en) * 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
US7919864B2 (en) * 2003-10-13 2011-04-05 Stmicroelectronics S.A. Forming of the last metallization level of an integrated circuit
US7095116B1 (en) * 2003-12-01 2006-08-22 National Semiconductor Corporation Aluminum-free under bump metallization structure
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4010298B2 (ja) * 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7207096B2 (en) * 2004-01-22 2007-04-24 International Business Machines Corporation Method of manufacturing high performance copper inductors with bond pads
US7068138B2 (en) 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7342312B2 (en) * 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
JP2006222374A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体チップ
TWI257136B (en) * 2005-03-16 2006-06-21 Advanced Semiconductor Eng Method for manufacturing a bump of wafer level package
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
JP4572759B2 (ja) 2005-07-06 2010-11-04 セイコーエプソン株式会社 半導体装置及び電子機器
KR100664310B1 (ko) * 2005-07-13 2007-01-04 삼성전자주식회사 웨이퍼 레벨 인캡슐레이션 칩 및 인캡슐레이션 칩 제조방법
CN1901163B (zh) * 2005-07-22 2011-04-13 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
JP4572343B2 (ja) * 2006-03-03 2010-11-04 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP4544181B2 (ja) 2006-03-03 2010-09-15 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP2008016502A (ja) * 2006-07-03 2008-01-24 Sharp Corp Ｒｆ集積回路及びその製造方法
US8860178B2 (en) * 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
JP2008205422A (ja) * 2006-07-03 2008-09-04 Nec Electronics Corp 半導体装置
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
US8241954B2 (en) * 2007-12-03 2012-08-14 Stats Chippac, Ltd. Wafer level die integration and method
JP4458307B2 (ja) * 2008-01-28 2010-04-28 株式会社村田製作所 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法
JP6039182B2 (ja) 2009-06-30 2016-12-07 日本電気株式会社 半導体装置、該装置に用いられる実装基板及び該実装基板の製造方法
US8368153B2 (en) * 2010-04-08 2013-02-05 United Microelectronics Corp. Wafer level package of MEMS microphone and manufacturing method thereof
JP2011222738A (ja) 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
WO2011152255A1 (ja) * 2010-06-02 2011-12-08 株式会社村田製作所 Ｅｓｄ保護デバイス
JP5929722B2 (ja) * 2011-11-30 2016-06-08 Tdk株式会社 端子構造、プリント配線板、モジュール基板、電子デバイス及び端子構造の製造方法
US9773724B2 (en) 2013-01-29 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and semiconductor device packages
US9099364B1 (en) * 2014-08-15 2015-08-04 Powertech Technology Inc. MPS-C2 semiconductor device having shorter supporting posts
JP6520875B2 (ja) 2016-09-12 2019-05-29 株式会社村田製作所 インダクタ部品およびインダクタ部品内蔵基板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461357A (en) * 1967-09-15 1969-08-12 Ibm Multilevel terminal metallurgy for semiconductor devices
US3808625A (en) * 1972-08-10 1974-05-07 W Fowler Device for transferring personnel to and from a vessel
US4268849A (en) * 1978-11-03 1981-05-19 National Semiconductor Corporation Raised bonding pad
JPS5694672A (en) * 1979-12-27 1981-07-31 Seiko Epson Corp Manufacture of silicon semiconductor element
JPH01214141A (ja) * 1988-02-23 1989-08-28 Nec Corp フリップチップ型半導体装置
JP2616063B2 (ja) 1989-11-16 1997-06-04 富士電機株式会社 バンプ電極の製造方法
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
EP0646959B1 (en) * 1993-09-30 2001-08-16 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Metallization and bonding process for manufacturing power semiconductor devices
FR2714528B1 (fr) * 1993-12-27 1996-03-15 Sgs Thomson Microelectronics Structure de test de circuit intégré.
JP2792532B2 (ja) 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JPH08222571A (ja) 1995-02-13 1996-08-30 Sony Corp フリップチップｉｃとその製造方法
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
JPH09330934A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US5933752A (en) * 1996-11-28 1999-08-03 Sony Corporation Method and apparatus for forming solder bumps for a semiconductor device
JPH10326795A (ja) * 1997-03-28 1998-12-08 Sony Corp 半導体装置とその製造方法
JP3556810B2 (ja) 1997-08-11 2004-08-25 日本オプネクスト株式会社 Ｉｃの実装方法
US6020266A (en) * 1997-12-31 2000-02-01 Intel Corporation Single step electroplating process for interconnect via fill and metal line patterning
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6249044B1 (en) * 1999-06-17 2001-06-19 National Semiconductor Corp. Opaque metallization to cover flip chip die surface for light sensitive semiconductor devices
US6300234B1 (en) * 2000-06-26 2001-10-09 Motorola, Inc. Process for forming an electrical device
US6258705B1 (en) * 2000-08-21 2001-07-10 Siliconeware Precision Industries Co., Ltd. Method of forming circuit probing contact points on fine pitch peripheral bond pads on flip chip

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