KR100990941B1 - 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지 - Google Patents

회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지 Download PDF

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Abstract

회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지가 개시되어 있다. 회로 기판은 상면 및 상기 상면과 대향 하는 하면을 갖고, 상기 상면 및 상기 하면을 관통하는 비아홀을 갖는 절연 몸체, 상기 비아홀 내에 배치되며 상기 상면 및 상기 하면으로부터 돌출된 비아 패턴부를 갖는 도전 패턴, 상기 비아 패턴부의 단부를 덮는 절연 부재 및 상기 하면 상에 배치되며 상기 비아 패턴부를 덮는 볼 랜드를 포함한다.

Description

회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지{CIRCUIT SUBSTRATE, METHOD OF MANUFACTURING THE SAME, AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 회로 기판, 이의 제조 방법 및 이를 갖는 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및/또는 방대한 데이터를 처리하는 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발된 바 있다. 최근 개발되는 반도체 패키지는 반도체 칩 및 반도체 칩이 실장 되는 회로 기판을 포함한다.
회로 기판은 회로 기판의 하면에 배치되며 솔더볼과 같은 도전 부재가 부착되는 볼 랜드 패턴 및 회로 기판을 관통하여 볼 랜드 패턴과 전기적으로 접속된 비아 패턴을 포함한다. 즉, 볼 랜드 패턴과 비아 패턴에 동일한 신호가 입력될 경우, 볼 랜드 패턴 및 비아 패턴은 동일 위치에 형성된다.
반면, 볼 랜드 패턴 및 비아 패턴에 서로 다른 신호가 인가될 경우, 볼 랜드 패턴 및 비아 패턴을 회로 기판의 동일한 위치에 형성할 수 없고, 이로 인해 회로 기판을 복층 기판으로 형성해야 하기 때문에 회로 기판이 두꺼워지고, 회로 기판의 제조 공정이 복잡해지는 문제점을 갖는다.
본 발명의 하나의 목적은 동일한 위치에 배치되지만 서로 다른 신호가 인가되는 비아 패턴 및 볼 랜드 패턴을 포함하는 회로 기판을 제공한다.
본 발명의 다른 목적은 상기 회로 기판의 제조 방법을 제공한다.
본 발명의 또 다른 목적은 상기 회로 기판을 포함하는 반도체 패키지를 제공한다.
본 발명에 따른 회로 기판은 상면 및 상기 상면과 대향 하는 하면을 갖고, 상기 상면 및 상기 하면을 관통하는 비아홀을 갖는 절연 몸체, 상기 비아홀 내에 배치되며 상기 상면 및 상기 하면으로부터 돌출된 비아 패턴부를 갖는 도전 패턴, 상기 비아 패턴부의 단부를 덮는 절연 부재 및 상기 하면 상에 배치되며 상기 비아 패턴부를 덮는 볼 랜드를 포함한다.
회로 기판의 상기 비아 패턴부는 상기 하면에 배치되며 상기 비아홀을 통해 일부가 노출된 하부 비아 패턴부 및 상기 절연 몸체의 상기 상면에 배치되며 상기 비아홀을 통해 상기 하부 비아 패턴부와 전기적으로 접속된 상부 비아 패턴부를 포함한다.
회로 기판의 상기 도전 패턴은 상기 하면 및 상기 상면 중 적어도 하나에 배치되며 상기 비아 패턴부와 전기적으로 연결된 배선부를 포함한다.
회로 기판의 상기 볼 랜드는 상기 비아 패턴부를 노출하는 개구를 갖는 제1 볼 랜드부 및 상기 제1 볼 랜드부 및 상기 비아 패턴부를 덮는 상기 절연 부재를 덮는 제2 볼 랜드부를 포함한다.
회로 기판의 상기 제2 볼 랜드부는 도금막을 포함하고, 상기 절연 부재는 유기막을 포함한다.
회로 기판은 상기 절연 몸체의 상기 하면을 덮고 상기 볼 랜드를 노출하는 제1 솔더 레지스트 패턴 및 상기 절연 몸체의 상기 상면을 덮고 상기 볼 랜드를 노출하는 제2 솔더 레지스트 패턴을 더 포함한다.
본 발명에 따른 회로 기판의 제조 방법은 절연 몸체의 상면 상에 상부 비아 패턴, 상기 상면과 대향 하는 하면 상에 상기 상부 비아 패턴과 마주하며 배선부를 갖는 하부 비아 패턴 및 상기 하면 상에 상기 하부 비아 패턴을 감싸며 상기 하부 비아 패턴과 절연된 제1 볼 랜드부를 각각 형성하는 단계, 상기 상부 비아 패턴 및 상기 절연 몸체를 패터닝 하여 상기 하부 비아 패턴을 노출하는 단계, 상기 상부 비아 패턴 및 상기 하부 비아 패턴을 금속 패턴으로 연결하여 비아 패턴을 형성하는 단계, 상기 제1 볼 랜드부는 노출하고 상기 하부 비아 패턴 및 상기 배선부는 덮는 절연 부재를 형성하는 단계 및 상기 절연 부재 및 상기 제1 볼 랜드부를 덮는 제2 볼 랜드부를 형성하는 단계를 포함한다.
상기 비아 패턴을 형성하는 단계에서, 상기 금속 패턴은 도금 공정에 의하여 형성된다.
상기 절연 부재를 형성하는 단계는 상기 하면을 덮는 절연막을 형성하는 단계, 상기 절연막 상에 상기 하부 비아 패턴 및 상기 배선부를 덮는 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴에 의하여 노출된 상기 절연막을 패터닝 하는 단계를 포함한다.
상기 절연 부재는 실크 스크린 공정에 의하여 형성된다.
상기 제2 볼 랜드부를 형성하는 단계에서, 상기 제2 볼 랜드부는 도금 공정에 의하여 형성된다.
상기 제2 볼 랜드부를 형성하는 단계 이후, 상기 하면을 덮고 상기 제2 볼 랜드부를 노출하는 제1 솔더 레지스트 패턴을 형성하는 단계 및 상기 상면을 덮는 제2 솔더 레지스트 패턴을 형성하는 단계를 더 포함한다.
상기 제1 솔더 레지스트 패턴을 형성하는 단계 이후, 상기 제2 볼 랜드부 상에 접속 부재를 형성하는 단계를 더 포함한다.
본 발명에 따른 반도체 패키지는 상면 및 상기 상면과 대향 하는 하면을 갖고, 상기 상면 및 상기 하면을 관통하는 비아홀을 갖는 절연 몸체, 상기 비아홀 내에 배치되며 상기 상면 및 상기 하면으로부터 돌출된 비아 패턴부, 상기 하면 상에 배치되며 상기 비아 패턴부와 전기적으로 연결된 배선부를 갖는 도전 패턴, 상기 배선부 및 상기 배선부와 연결된 상기 비아 패턴부의 단부를 덮는 절연 부재 및 상기 하면 상에 배치되며, 상기 비아 패턴부를 덮는 볼 랜드, 상기 상면 상에 배치되며 본딩 패드들을 갖는 반도체 칩 및 상기 본딩 패드 및 상기 도전 패턴을 전기적으로 연결하는 연결 부재를 포함한다.
반도체 패키지의 상기 연결 부재는 도전성 와이어, 범프 및 관통 전극 중 어느 하나를 포함한다.
본 발명에 따르면, 회로 기판의 볼 랜드와 대응하는 위치에 볼 랜드와 절연된 비아 패턴을 형성하여 회로 기판의 동일한 위치에서 서로 다른 신호가 입/출력되는 볼 랜드 및 비아 패턴을 형성하여 회로 기판의 배선을 보다 자유롭게 배치할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 회로 기판, 회로 기판의 제조 방법 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 회로 기판을 도시한 단면도이다. 도 2는 도 1의 비아 패턴부 및 배선부를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 회로 기판(100)은 절연 몸체(10), 도전 패턴(20), 절연 부재(30) 및 볼 랜드(40)를 포함한다. 이에 더하여, 회로 기판(100)은 솔더 레지스트 패턴(50) 및 접속 부재(60)를 더 포함한다.
절연 몸체(10)는 플레이트 형상을 갖는다. 플레이트 형상을 갖는 절연 몸체(10)는 상면(12) 및 상면(12)과 마주하는 하면(14)을 갖고, 절연 몸체(10)는 상면(12) 및 하면(14)을 관통하는 비아홀(16)을 갖는다.
본 실시예에서, 비아홀(16)은 상면(12)으로부터 하면(14)을 향할수록 개구 면적이 좁아지는 고깔 형상을 가질 수 있다.
도전 패턴(20)은 비아 패턴부(26) 및 배선부(28)를 포함한다.
비아 패턴부(26)는 하부 비아 패턴부(22) 및 상부 비아 패턴부(24)를 포함한다.
하부 비아 패턴부(22)는 절연 몸체(10)의 하면(14) 상에 배치된다. 하부 비아 패턴부(22)는, 예를 들어, 비아홀(16)과 대응하는 위치에 배치된다.
상부 비아 패턴부(24)는 절연 몸체(10)의 상면(12) 상에 배치되며, 상부 비아 패턴부(24)는 비아홀(16)을 통해 하부 비아 패턴부(22)와 전기적으로 연결된다.
도 2에 도시된 배선부(24)는 절연 몸체(10)의 하면(14) 상에 배치되며, 배선부(24)의 일측 단부는 하부 비아 패턴부(22)와 전기적으로 연결된다. 본 실시예에서, 하부 비아 패턴부(22) 및 배선부(28)는 일체로 형성된다. 한편, 배선부(28)는 절연 몸체(10)의 하면(14) 뿐만 아니라 상면(12) 상에도 배치될 수 있고, 배선부(28)는 상부 비아 패턴부(24)와 전기적으로 연결된다.
본 실시예에서, 하부 비아 패턴부(22), 상부 비아 패턴부(24) 및 배선부(26)를 포함하는 도전 패턴(20)에는 제1 신호가 인가된다.
절연 부재(30)는 절연 몸체(10)의 하면(14) 상에 배치되며, 절연 부재(30)는 하부 비아 패턴부(22) 및 하부 비아 패턴부(22)와 전기적으로 연결된 배선부(28)를 덮어 절연한다.
본 실시예에서, 절연 부재(30)는 패터닝이 가능한 감광막 및 폴리이미드와 같은 유기막일 수 있다.
볼 랜드(40)는 제1 볼 랜드부(42) 및 제2 볼 랜드부(44)를 포함한다. 본 실시예에서, 제1 및 제2 볼 랜드부(42,44)들은, 예를 들어, 우수한 도전 특성을 갖는 구리를 포함할 수 있다.
제1 볼 랜드부(42)는 절연 몸체(10)의 하면(14) 상에 배치된다. 제1 볼 랜드부(42)는 하부 비아 패턴부(22) 및 배선부(28)를 감싸며, 제1 볼 랜드부(42)는 하부 비아 패턴부(22) 및 배선부(28)를 노출하는 개구(42a)를 갖는다. 본 실시예에서, 제1 볼 랜드부(42)는 하부 비아 패턴부(22)와 동일 평면상에 배치되며, 제1 볼 랜드부(42)의 두께 및 하부 비아 패턴부(22)의 두께는 실질적으로 동일하다.
제2 볼 랜드부(44)는 하부 비아 패턴부(22) 및 절연 부재(30) 상에 배치된다. 제2 볼 랜드부(44)는, 예를 들어, 플레이트 형상을 갖고, 제2 볼 랜드부(44)는 하부 비아 패턴부(22)와 전기적으로 연결 및 절연 부재(30)를 덮는다. 본 실시예에서, 제2 볼 랜드부(44)는 도금 공정에 의하여 형성된 도금막일 수 있다. 이와 다르게, 제2 볼 랜드부(44)는 물리적 기상 증착 공정에 의하여 형성된 증착막일 수 있다.
절연 몸체(10)의 상면(12) 및 하면(14) 상에는 각각 솔더 레지스트 패턴(50)이 형성된다. 본 실시예에서, 하면(14) 상에 배치된 솔더 레지스트 패턴(50)은 제1 솔더 레지스트 패턴(52)으로서 정의되고, 상면(12) 상에 배치된 솔더 레지스트 패턴(50)은 제2 솔더 레지스트 패턴(54)으로서 정의된다.
제1 솔더 레지스트 패턴(52)은 볼 랜드(40)를 노출하는 개구를 갖고, 제2 솔더 레지스트 패턴(54)은 상부 비아 패턴부(24)를 덮는다. 본 실시예에서, 제2 볼 랜드부(44) 상에는 니켈막(미도시) 및 니켈막 상에 형성된 금(gold)막을 포함할 수 있다.
접속 부재(60)는 제1 솔더 레지스트 패턴(52)에 의하여 노출된 볼 랜드(40)의 제2 볼 랜드부(44)상에 접속된다. 본 실시예에서, 접속 부재(60)는, 예를 들어, 솔더와 같은 저융점 금속을 포함할 수 있다.
도 3 내지 도 10들은 본 발명의 일실시예에 따른 회로 기판의 제조 방법을 도시한 단면도들 및 평면도이다.
도 3 내지 도 7은 절연 몸체상에 상부 비아 패턴부, 하부 비아 패턴부 및 제1 볼 랜드부를 형성하는 단계를 도시한 단면도 및 평면도들이다.
도 3을 참조하면, 플레이트 형상을 갖는 절연 몸체(10)의 하면(12) 상에는 제1 도전막(16)이 배치되고, 하면(14)과 대향 하는 상면(12) 상에는 제2 도전막(18)이 각각 형성된다. 본 실시예에서, 제1 도전막(16) 및 제2 도전막(18)은 각각 우수한 도전 특성을 갖는 구리막 일 수 있다. 이와 다르게, 제1 및 제2 도전막(16,18)들은 우수한 도전 특성을 갖는 알루미늄막 및 알루미늄 합금막 일 수 있다.
도 4를 참조하면, 절연 몸체(10)의 제1 도전막(16) 상에는 개구를 갖는 제1 포토레지스트 패턴(16a)이 형성되고, 제2 도전막(18) 상에는 개구를 갖는 제2 포토레지스트 패턴(18a)이 형성된다.
제1 도전막(16)은 제1 포토레지스트 패턴(16a)을 식각 마스크로 이용하여 패터닝 되고, 이로 인해 절연 몸체(10)의 하면(14)상에는 하부 비아 패턴부(22), 배 선부(28) 및 제1 볼 랜드부(42)가 각각 형성된다.
도 5를 참조하면, 하부 비아 패턴부(22)는 하면(14) 상에 원판 형상으로 형성되고, 라인 형상을 갖는 배선부(28)는 하부 비아 패턴부(22)와 전기적으로 연결된다. 제1 볼 랜드부(42)는 하면(14) 상에 배치되며, 제1 볼 랜드부(42)는 하부 비아 패턴부(22) 및 배선부(28)를 감싸는 형상을 갖고 제1 볼 랜드부(42)는 하부 비아 패턴부(22) 및 배선부(28)를 노출하는 개구(42a)를 갖는다.
본 실시예에서, 하부 비아 패턴부(22), 배선부(28) 및 제1 볼 랜드부(42)들은 하면(14) 상에 동일한 두께를 갖는 제1 도전막(16)을 패터닝 하여 형성되기 때문에 실질적으로 동일한 두께를 갖는다.
제2 도전막(18)은 제2 포토레지스트 패턴(18a)을 식각 마스크로 이용하여 패터닝 되고, 이로 인해 절연 몸체(10)의 상면(12) 상에는 예비 상부 비아 패턴부(25)가 형성된다. 본 실시예에서, 제2 도전막(18)을 패터닝 하는 도중 상면(12) 상에는 예비 상부 비아 패턴부(25)와 전기적으로 연결된 배선이 형성될 수 있다.
도 6을 참조하면, 절연 몸체(10)의 하면(14) 상에 하부 비아 패턴부(22), 배선부(28) 및 제1 볼 랜드부(42)들이 형성되고, 절연 몸체(10)의 상면(12) 상에 예비 상부 비아 패턴부(25)가 형성된 후, 예비 상부 비아 패턴부(25), 절연 몸체(10)를 관통하는 블라인드 비아(25a)가 형성된다. 블라인드 비아(25a)에 의하여 절연 몸체(10)의 하면(14) 상에 형성된 하부 비아 패턴부(22)는 블라인드 비아(25a)에 의하여 노출된다.
본 실시예에서, 블라인드 비아(25a)는 드릴링 공정, 레이저 드릴링 공정 또 는 식각 공정에 의하여 형성될 수 있다. 또한, 블라인드 비아(25a)는 예비 상부 비아 패턴부(25)로부터 하부 비아 패턴부(22)를 향할수록 개구 면적은 감소 되는 고깔 형상을 갖는다.
도 7을 참조하면, 블라인드 비아(25a)가 예비 상부 비아 패턴부(25) 및 절연 몸체(10) 상에 형성된 후, 예비 상부 비아 패턴부(25) 및 블라인드 비아(25a)에 의하여 형성된 절연 몸체(10)의 내측면에는 도금 공정에 의하여 금속막이 배치되어 하부 비아 패턴부(22)와 전기적으로 연결된 상부 비아 패턴부(24)를 갖는 비아 패턴부(26)가 형성된다.
본 실시예에서, 예비 상부 비아 패턴부(25) 및 하부 비아 패턴부(22)를 전기적으로 연결하는 금속 패턴은, 예를 들어, 도금 공정 또는 물리적 기상 증착(PVD) 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 금속 패턴은 예비 상부 비아 패턴부(25) 및 하부 비아 패턴부(22)와 동일한 금속을 포함할 수 있다. 이와 다르게, 금속 패턴은 예비 상부 비아 패턴부(25) 및 하부 비아 패턴부(22)와 다른 금속을 포함할 수 있다.
도 8을 참조하면, 절연 몸체(10)에 상호 전기적으로 연결된 하부 비아 패턴부(22) 및 상부 비아 패턴부(24)들이 형성된 후, 절연 몸체(10)의 하면(14) 상에는 절연 부재(30)가 형성된다.
절연 부재(30)는 절연 몸체(10)의 하면(14) 상에 형성되며, 절연 부재(30)는 상부 비아 패턴부(22)의 상면 및 측면, 상부 비아 패턴부(22)와 연결된 배선부(28)의 상면 및 측면을 각각 덮고 제1 볼 랜드부(42)는 노출한다. 본 실시예에서, 절연 부재(30)는 절연막을 형성하고 절연막 상에 포토레지스트 패턴을 형성한 후 포토레지스트 패턴을 식각 마스크로 이용하여 상기 절연막을 패터닝하는 포토리소그라피 공정 또는 실크 스크린 공정에 의하여 형성될 수 있다.
도 9를 참조하면, 절연 부재(30)가 절연 몸체(10)의 하면(14) 상에 배치된 후, 제1 볼 랜드부(42) 및 절연 부재(30)의 상면을 덮는 제2 볼 랜드부(44)가 형성되어 볼 랜드(40)가 형성된다. 본 실시예에서, 볼 랜드(40)는 원판 형상을 갖고, 볼 랜드(40)는 도금 공정 또는 물리적 기상 증착(PVD) 공정에 의하여 형성될 수 있다. 본 실시예에서, 볼 랜드(40)는 절연 몸체(10)의 상면(12) 상에 형성된 접속 패드(80)와 전기적으로 연결될 수 있다. 본 실시예에서, 볼 랜드(40)에는 제2 신호가 인가될 수 있다.
도 10을 참조하면, 볼 랜드(40)가 형성된 후, 절연 몸체(10)의 상면(12) 및 하면(14) 상에는 각각 솔더 레지스트 패턴(50)이 형성된다. 이하, 절연 몸체(10)의 하면(14) 상에 형성된 솔더 레지스트 패턴은 볼 랜드(40)를 노출하는 개구를 갖는 제1 솔더 레지스트 패턴(52)으로서 정의되고, 절연 몸체(10)의 상면(12) 상에 형성된 솔더 레지스트 패턴은 제2 솔더 레지스트 패턴(54)으로서 정의된다.
도 1을 다시 참조하면, 제1 솔더 레지스트 패턴(52)에 의하여 노출된 볼 랜드(40) 상에는 솔더와 같은 저융점 금속을 포함하는 접속 부재(60)가 배치되어 회로 기판이 제조된다.
도 11은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 11에 도시된 반도체 패키지의 회로 기판은 도 1에 도시된 회로 기판과 실질적으로 동일한 구성을 갖는 바, 동일한 구성에 대한 중복된 설명은 생략하기로 하며 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11을 참조하면, 반도체 패키지(500)는 회로 기판(100), 반도체 칩(200), 도전성 와이어(300) 및 몰딩 부재(400)를 포함한다.
회로 기판(100)의 절연 몸체(10)의 상면(12) 상에는 반도체 칩(200)이 부착된다. 반도체 칩(200)은 회로부(미도시) 및 회로부와 전기적으로 연결된 본딩 패드(210)를 포함한다. 본 실시예에서, 본딩 패드(210)는, 예를 들어, 반도체 칩(200)의 상면 에지에 배치된다.
회로 기판(100)의 볼 랜드(40)와 전기적으로 연결된 접속 패드(80) 및 반도체 칩(200)의 본딩 패드(210)는, 예를 들어, 도전성 와이어와 같은 연결 부재(300)에 의하여 전기적으로 연결될 수 있다. 이와 다르게, 반도체 칩(200)의 본딩 패드(210) 및 접속 패드(80)는 범프(미도시)에 의하여 전기적으로 연결될 수 있다. 이와 다르게, 반도체 칩(200)의 본딩 패드(210) 및 접속 패드(80)는 관통 전극에 의하여 전기적으로 연결될 수 있다.
몰딩 부재(400)는 반도체 칩(200), 회로 기판(100)의 상면 및 연결 부재(300)를 덮어 외부의 충격 및/또는 진동으로부터 반도체 칩(200) 및 회로 기판(100)을 보호한다. 몰딩 부재(400)는, 예를 들어, 에폭시 수지를 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 회로 기판의 볼 랜드와 대응하는 위치에 볼 랜드와 절연된 비아 패턴을 형성하여 회로 기판의 동일한 위치에서 서로 다른 신호가 입/출력되는 볼 랜드 및 비아 패턴을 형성하여 회로 기판의 배선을 보다 자유롭게 배치할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 회로 기판을 도시한 단면도이다.
도 2는 도 1의 비아 패턴부 및 배선부를 도시한 단면도이다.
도 3 내지 도 10들은 본 발명의 일실시예에 따른 회로 기판의 제조 방법을 도시한 단면도들 및 평면도이다.
도 11은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.

Claims (16)

  1. 상면 및 상기 상면과 대향 하는 하면을 갖고, 상기 상면 및 상기 하면을 관통하는 비아홀을 갖는 절연 몸체;
    상기 비아홀 내에 배치되며 상기 상면 및 상기 하면으로부터 돌출된 비아 패턴부를 갖는 도전 패턴;
    상기 비아 패턴부의 단부를 덮는 절연 부재; 및
    상기 하면 상에 배치되며, 상기 비아 패턴부를 덮는 볼 랜드를 포함하는 회로 기판.
  2. 제1항에 있어서,
    상기 비아 패턴부는 상기 하면에 배치되며 상기 비아홀을 통해 일부가 노출된 하부 비아 패턴부; 및
    상기 절연 몸체의 상기 상면에 배치되며 상기 비아홀을 통해 상기 하부 비아 패턴부와 전기적으로 접속된 상부 비아 패턴부를 포함하는 것을 특징으로 하는 회로 기판.
  3. 제2항에 있어서,
    상기 도전 패턴은 상기 하면 및 상기 상면 중 적어도 하나에 배치되며 상기 비아 패턴부와 전기적으로 연결된 배선부를 포함하는 것을 특징으로 하는 회로 기 판.
  4. 제1항에 있어서,
    상기 볼 랜드는 상기 비아 패턴부를 노출하는 개구를 갖는 제1 볼 랜드부; 및
    상기 제1 볼 랜드부 및 상기 비아 패턴부를 덮는 상기 절연 부재를 덮는 제2 볼 랜드부를 포함하는 것을 특징으로 하는 회로 기판.
  5. 제4항에 있어서,
    상기 제2 볼 랜드부는 도금막인 것을 특징으로 하는 회로 기판.
  6. 제1항에 있어서,
    상기 절연 부재는 유기막을 포함하는 것을 특징으로 하는 회로 기판.
  7. 제1항에 있어서,
    상기 절연 몸체의 상기 하면을 덮고 상기 볼 랜드를 노출하는 제1 솔더 레지스트 패턴; 및
    상기 절연 몸체의 상기 상면을 덮고 상기 볼 랜드를 노출하는 제2 솔더 레지스트 패턴을 더 포함하는 것을 특징으로 하는 회로 기판.
  8. 절연 몸체의 상면 상에 상부 비아 패턴, 상기 상면과 대향 하는 하면 상에 상기 상부 비아 패턴과 마주하며 배선부를 갖는 하부 비아 패턴 및 상기 하면 상에 상기 하부 비아 패턴을 감싸며 상기 하부 비아 패턴과 절연된 제1 볼 랜드부를 각각 형성하는 단계;
    상기 상부 비아 패턴 및 상기 절연 몸체를 패터닝 하여 상기 하부 비아 패턴을 노출하는 단계;
    상기 상부 비아 패턴 및 상기 하부 비아 패턴을 금속 패턴으로 연결하여 비아 패턴을 형성하는 단계;
    상기 제1 볼 랜드부는 노출하고 상기 하부 비아 패턴 및 상기 배선부는 덮는 절연 부재를 형성하는 단계; 및
    상기 절연 부재 및 상기 제1 볼 랜드부를 덮는 제2 볼 랜드부를 형성하는 단계를 포함하는 회로 기판의 제조 방법.
  9. 제8항에 있어서, 상기 비아 패턴을 형성하는 단계에서,
    상기 금속 패턴은 도금 공정에 의하여 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
  10. 제8항에 있어서, 상기 절연 부재를 형성하는 단계는
    상기 하면을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 하부 비아 패턴 및 상기 배선부를 덮는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의하여 노출된 상기 절연막을 패터닝 하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  11. 제8항에 있어서,
    상기 절연 부재는 실크 스크린 공정에 의하여 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
  12. 제8항에 있어서, 상기 제2 볼 랜드부를 형성하는 단계에서,
    상기 제2 볼 랜드부는 도금 공정에 의하여 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.
  13. 제8항에 있어서, 상기 제2 볼 랜드부를 형성하는 단계 이후,
    상기 하면을 덮고 상기 제2 볼 랜드부를 노출하는 제1 솔더 레지스트 패턴을 형성하는 단계; 및
    상기 상면을 덮는 제2 솔더 레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  14. 제13항에 있어서, 상기 제1 솔더 레지스트 패턴을 형성하는 단계 이후,
    상기 제2 볼 랜드부 상에 접속 부재를 형성하는 단계를 더 포함하는 것을 특 징으로 하는 회로 기판의 제조 방법.
  15. 상면 및 상기 상면과 대향 하는 하면을 갖고, 상기 상면 및 상기 하면을 관통하는 비아홀을 갖는 절연 몸체;
    상기 비아홀 내에 배치되며 상기 상면 및 상기 하면으로부터 돌출된 비아 패턴부, 상기 하면 상에 배치되며 상기 비아 패턴부와 전기적으로 연결된 배선부를 갖는 도전 패턴;
    상기 배선부 및 상기 배선부와 연결된 상기 비아 패턴부의 단부를 덮는 절연 부재; 및
    상기 하면 상에 배치되며, 상기 비아 패턴부를 덮는 볼 랜드;
    상기 상면 상에 배치되며 본딩 패드들을 갖는 반도체 칩; 및
    상기 본딩 패드 및 상기 도전 패턴을 전기적으로 연결하는 연결 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 연결 부재는 도전성 와이어, 범프 및 관통 전극 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
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