KR101845714B1 - 반도체 패키지 및 그 제조방법 - Google Patents
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Abstract
반도체 패키지가 개시된다. 본 발명에 따른 반도체 패키지는, 일면에 입출력(IO) 패턴이 형성된 베이스와, 베이스에 탑재되어 입출력(IO) 패턴에 전기적으로 연결되며 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 적어도 하나의 반도체 칩과, 베이스 및 반도체 칩을 몰딩하되 관통 실리콘 비아가 외부 회로에 전기적으로 연결되도록 반도체 칩의 상면부를 노출시키는 몰딩부와, 반도체 칩의 상면부에 배치되며 관통 실리콘 비아를 외부 회로에 전기적으로 연결하는 연결배선부를 포함한다.
Description
본 발명은, 반도체 패키지 및 그 제조방법과 반도체패키지에 관한 것으로서, 보다 상세하게는, 별도의 커넥터 소자 없이 마더 보드에 직접적으로 연결되는 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려가고 있으며 이를 만족하기 위해서는 이들 시스템에 실장되는 부품들의 경박단소화가 필수적이다.
시스템에 실장되는 부품들의 경박단소화를 이루기 위해, 실장 부품인 반도체 패키지의 개별 크기를 줄이는 방법과, 다수개의 개별 반도체 칩들을 원 칩(one chip)화하는 에스오씨(System On Chip, SOC)기술과, 다수개의 개별 반도체 칩들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package, 이하 SIP라 함) 기술들이 제안되었다.
이중 시스템 인 패키지(SIP) 기술은, 능동소자인 트랜지스터 또는 집적 회로(IC)와 같은 반도체 칩과, 수동소자인 저항, 콘덴서 또는 인덕터 등을 하나의 패키지로 형성하는 것을 말한다.
이러한 시스템 인 패키지(SIP)는, 수동소자에 의해 능동소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링(filtering) 기능 등을 수행하여 그 패키지의 전기적 성능을 향상시킬 뿐만 아니라 시스템 인 패키지(SIP)가 하나의 독립된 전기적 기능을 수행할 수 있게 한다.
이러한 시스템 인 패키지(SIP) 기술은 수동소자 및 능동소자가 동일한 기판 상에 위치됨으로써, 마더 보드에의 실장 밀도를 증대시키는 장점이 있어 최근 많이 제조되고 있다.
도 1에는 종래기술에 따른 시스템 인 패키지(SIP) 타입의 반도체 패키지가 도시된 도면이다.
도 1에 도시된 바와 같이 종래의 시스템 인 패키지는, 회로기판(10)과, 회로기판(10)에 실장된 반도체 칩(20)과, 회로기판(10)에 실장된 수동소자(미도시)와, 반도체 칩(20)들을 몰딩하는 몰딩부(30)를 포함한다.
회로기판(10)에는 인쇄회로기판(PCB)이 사용되며, 반도체 칩(20)은 회로 기판의 일면에 실장되어 외부로부터의 신호를 처리하는 역할을 한다. 이러한 반도체 칩(20)은 플립칩 본딩(Flip chip Bonding)에 의해 회로기판(10)에 전기적으로 연결된다. 또한 도 1에서는 반도체 칩(20)을 단순하게 도시하였는데, 도 1에 도시된 반도체 칩(20)에는 서로 다른 다수개의 칩들이 적층될 수 있다.
또한 종래의 시스템 인 패키지(SIP)는 회로기판(10)에 마련되며 마더 보드(M)에 연결되는 입출력용 커넥터(40)를 더 포함한다. 이러한 입출력용 커넥터(40)는 시스템 인 패키지(SIP)를 마더 보드에 전기적으로 연결하는 기능을 수행한다.
그런데 종래기술에 따른 시스템 인 패키지(SIP)는, 상술한 입출력용 커넥터(40)가 배치되는 공간을 필요로 하며, 입출력용 커넥터(40)의 부피에 의해 시스템 인 패키지(SIP)의 두께를 줄이는데 한계가 있는 문제점이 있다.
따라서 본 발명이 해결하고자 하는 과제는, 별도의 입출력용 커넥터 없이 마더 보드에 직접 연결될 수 있는 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 일면에 입출력(IO) 패턴이 형성된 베이스; 상기 베이스에 탑재되어 상기 입출력(IO) 패턴에 전기적으로 연결되며, 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 적어도 하나의 반도체 칩; 상기 베이스 및 상기 반도체 칩을 몰딩하되, 상기 관통 실리콘 비아가 외부 회로에 전기적으로 연결되도록 상기 반도체 칩의 상면부를 노출시키는 몰딩부; 및 상기 반도체 칩의 상면부에 배치되며, 상기 관통 실리콘 비아를 상기 외부 회로에 전기적으로 연결하는 연결배선부를 포함하는 반도체 패키지가 제공될 수 있다.
상기 연결배선부는, 상기 반도체 칩의 상면부에 적층되는 절연층; 및 상기 절연층을 관통하며, 상기 관통 실리콘 비아에 연결되는 연결배선을 포함할 수 있다.
상기 연결배선부는, 상기 절연층의 상면에 적층되어 상기 절연층 및 연결배선을 차폐하되, 상기 연결배선을 부분적으로 노출시키는 보호층; 및 상기 보호층에 의해 노출되는 상기 연결배선의 상면에 적층되며, 상기 연결배선에 전기적으로 연결되는 외부 접속단자를 더 포함할 수 있다.
상기 베이스에 탑재되어 상기 입출력(IO) 패턴에 전기적으로 연결되는 추가 반도체 칩을 더 포함하며, 상기 몰딩부는, 상기 베이스, 상기 반도체 칩 및 상기 추가 반도체 칩을 몰딩할 수 있다.
상기 베이스에는, 상기 일면의 반대편인 타면에 입출력 패턴(IO)이 더 형성되며, 상기 베이스의 타면에 탑재되어 상기 타면에 형성된 상기 입출력(IO) 패턴에 전기적으로 연결되는 적어도 하나의 타면 탑재 반도체 칩; 및 상기 타면 탑재 반도체 칩을 몰딩하는 타면 몰딩부를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 양면에 입출력(IO) 패턴이 형성된 베이스; 상기 베이스의 양면에 탑재되어 상기 각각의 입출력(IO) 패턴에 전기적으로 연결되며, 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 적어도 하나의 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩; 상기 베이스와 상기 제1 반도체 칩 및 제2 반도체 칩을 몰딩하되, 상기 관통 실리콘 비아가 외부 회로에 전기적으로 연결되도록 상기 제1 반도체 칩 및 제2 반도체 칩의 상면부를 노출시키는 몰딩부; 및 상기 제1 반도체 칩 및 제2 반도체 칩의 상면부에 배치되며, 상기 관통 실리콘 비아를 상기 외부 회로에 전기적으로 연결하는 제1 연결배선부 및 제2 연결배선부를 포함하는 반도체 패키지가 제공될 수 있다.
상기 제1 연결배선부 및 제2 연결배선부 각각은, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면부에 적층되는 제1 절연층 및 제2 절연층; 및 상기 제1 절연층 및 제2 절연층를 관통하며, 상기 관통 실리콘 비아에 연결되는 제1 연결배선 및 제2 연결배선을 포함할 수 있다.
상기 제1 연결배선부 및 제2 연결배선부 각각은, 상기 제1 절연층 및 제2 절연층의 상면에 적층되어 제1 및 제2 절연층과 제1 및 제2 연결배선을 차폐하되 상기 제1 연결배선 및 제2 연결배선을 부분적으로 노출시키는 제1 보호층 및 제2 보호층; 및 상기 제1 보호층 및 제2 보호층에 의해 노출되는 상기 제1 연결배선 및 제2 연결배선의 상면에 적층되며, 상기 제1 연결배선 및 제2 연결배선에 전기적으로 연결되는 제1 외부 접속단자 및 제2 외부 접속단자를 더 포함할 수 있다.
상기 베이스에 양면에 탑재되어 상기 각각의 입출력(IO) 패턴에 전기적으로 연결되는 추가 반도체 칩을 더 포함하며, 상기 몰딩부는 상기 추가 반도체 칩을 몰딩할 수 있다.
상기 베이스에는 수동소자가 탑재되며, 상기 베이스는 웨이퍼 및 인쇄회로기판 중 어느 하나일 수 있다.
본 발명의 또 다른 측면에 따르면, 입출력(IO) 패턴이 형성된 베이스에 관통 실리콘 비아(Through Silicon Via, TSV)가 마련된 적어도 하나의 반도체 칩을 부착하는 반도체 칩 부착단계; 및 상기 베이스 및 상기 적어도 하나의 반도체 칩을 몰딩하되 상기 관통 실리콘 비아가 외부 회로에 전기적으로 연결될 수 있도록 상기 반도체 칩의 상면부를 노출시키는 몰딩부를 형성하는 몰딩부 형성단계; 및 상기 반도체 칩의 상면부에 상기 관통 실리콘 비아를 상기 외부 회로에 전기적으로 연결하는 연결배선부를 형성하는 연결배선부 형성단계를 포함하는 반도체 패키지 제조방법이 제공될 수 있다.
상기 연결배선부 형성단계는, 상기 관통 실리콘 비아에 연결되는 연결배선을 형성하는 연결배선 형성단계; 및 상기 연결배선을 상기 외부 회로에 연결하는 외부 접속단자를 형성하는 외부 접속단자 형성단계를 포함할 수 있다.
상기 연결배선 형성단계는, 상기 반도체 칩의 상면에 포토레지스트 재질의 절연층 형성하는 단계; 포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 관통 실리콘 비아에 대응되도록 상기 절연층에 연결배선용 홈을 형성하는 연결배선용 홈 형성단계; 및 상기 연결배선용 홈에 연결배선용 금속물질을 도금(plating)하는 단계를 포함할 수 있다.
상기 외부 접속단자 형성단계는, 상기 절연층의 상면에 포토레지스트 재질의 보호층을 형성하는 단계; 포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 보호층에 상기 연결배선을 노출시키는 노출공을 형성하는 단계; 및 상기 노출공에 의해 노출되는 연결배선의 상면에 외부 접속단자를 부착하는 단계를 포함할 수 있다.
상기 몰딩부 형성단계 전에 상기 베이스에 추가 반도체 칩을 부착하는 추가 반도체 칩 부착단계를 더 포함할 수 있다.
본 발명의 실시예들은, 반도체 패키지를 외부 회로에 접속시키는 별도의 입출력용 커넥터 없이 반도체 칩의 관통 실리콘 비아를 통해 외부 회로에 전기적으로 연결됨으로써, 종래의 반도체 패키지에서 사용되는 입출력용 커넥터를 없앨 수 있어 반도체 패키지의 경박단소화를 이룰 수 있는 이점이 있다.
도 1은 종래기술에 따른 시스템 인 패키지(SIP) 타입의 반도체 패키지가 도시된 도면이다.
도 2는 본 발명의 제1 실시에 따른 반도체 패키지가 도시된 도면이다.
도 3 내지 도 10은 도 2의 반도체 패키지 제조방법의 각 단계가 도시된 도면이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 패키지가 도시된 도면이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 패키지가 도시된 도면이다.
도 2는 본 발명의 제1 실시에 따른 반도체 패키지가 도시된 도면이다.
도 3 내지 도 10은 도 2의 반도체 패키지 제조방법의 각 단계가 도시된 도면이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 패키지가 도시된 도면이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 패키지가 도시된 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지가 도시된 도면이고, 도 3 내지 도 10은 도 2의 반도체 패키지 제조방법의 각 단계가 도시된 도면이다.
도 2 내지 도 10에 도시된 바와 같이 본 실시예에 따른 반도체 패키지(100)는, 일면에 입출력(IO) 패턴(미도시)이 형성된 베이스(110)와, 베이스(110)에 탑재되어 입출력(IO) 패턴(미도시)에 전기적으로 연결되며 관통 실리콘 비아(Through Silicon Via, TSV, 121)가 마련되는 적아도 하나의 반도체 칩(120)과, 베이스(110) 및 반도체 칩(120)을 몰딩하되 관통 실리콘 비아(121)가 외부 회로(M)에 전기적으로 연결되도록 반도체 칩(120)의 상면부를 노출시키는 몰딩부(130)와, 반도체 칩(120)의 상면부에 배치되며, 관통 실리콘 비아(121)를 외부 회로(M)에 전기적으로 연결하는 연결배선부(140)를 포함한다.
본 실시예에서 베이스(110)는 인쇄회로기판(PCB) 또는 웨이퍼가 사용될 수 있다. 인쇄회로기판(PCB)을 사용하는 경우 인쇄회로기판(PCB)에 마련되는 전도성 패턴이 입출력(IO) 패턴(미도시)에 해당된다.
베이스(110)를 웨이퍼를 사용하는 경우에는, 미리 설계된 패턴에 따라 베이스(110)의 일면에 입출력(IO) 패턴(미도시)을 형성한다. 본 실시예에서 웨이퍼에 형성하는 입출력(IO) 패턴(미도시)은, 베이스(110) 상의 일면에 UBM(Under bump metallurgy)과 구리(Cu)를 도금하여 형성한다. 베이스(110)는 규소 웨이퍼(Si bare wafer) 또는 글라스 웨이퍼(glass wafer)로 제작될 수 있으며, 이에 따라 공정 시 발생하는 휨(warpage) 현상을 최소화할 수 있다.
본 실시예에서와 같이 이렇게 웨이퍼를 베이스(110)로 사용하는 경우 고가의 인쇄회로기판(PCB)을 사용할 필요가 없어 경제성이 우수한 이점이 있다.
한편 입출력(IO) 패턴(미도시)의 UBM(Under bump metallurgy) 상에는 솔더볼(solder ball, S)이 적층될 수 있고, 이러한 솔더볼(S)은 반도체 칩(120)의 관통 실리콘 비아(121) 및 반도체 칩(120)의 본딩패드(미도시)에 전기적으로 연결될 수 있다.
한편 반도체 칩(120)은, 베이스(110)에 탑재되어 입출력(IO) 패턴(미도시)에 전기적으로 연결된다. 반도체 칩(120)의 베이스(110)에 탑재 시 반도체 칩(120)의 고정을 위해 부착필름(DAF, Die Attach Film)이라 불리는 양면테이프 또는 에폭시(Epoxy)가 사용될 수 있다.
몰딩부(130)는, 베이스(110) 및 반도체 칩(120)을 몰딩하되 관통 실리콘 비아(121)가 외부 회로(M)에 전기적으로 연결되도록 반도체 칩(120)의 상면부를 노출시킨다. 본 실시예에서 외부 회로(M)에는 마더 보드(M)가 사용되는데, 본 발명의 권리범위가 이에 한정되지 않으며 다양한 회로 장치가 본 실시예의 외부 회로(M)로 사용될 수 있다.
연결배선부(140)는, 반도체 칩(120)의 상면부에 배치되며, 관통 실리콘 비아(121)를 외부 회로(M)에 전기적으로 연결한다.
이러한 연결배선부(140)는, 반도체 칩(120)의 상면부에 적층되는 절연층(143)과, 절연층(143)을 관통하며 관통 실리콘 비아(121)에 연결되는 연결배선(141)과, 절연층(143)의 상면에 적층되어 절연층(143) 및 연결배선(141)을 차폐하되 연결배선(141)을 부분적으로 노출시키는 보호층(145)과, 보호층(145)에 의해 노출되는 연결배선(141)의 상면에 적층되며 연결배선(141)에 전기적으로 연결되는 외부 접속단자(147)를 포함한다.
절연층(143), 연결배선(141) 및 보호층(145)은 포토마스크를 이용한 포토리소그래피 공정과 도금 공정 등을 통해 형성되는데, 설명의 편의를 위해 연결배선부(140)를 형성하는 공정은 후술한다.
본 실시예에서 외부 접속단자(147)는 솔더볼(solder ball)이 사용되는데, 이에 본 발명의 권리범위가 한정되지 않으며 범프(bump), 본딩 와이어(bonding wire) 등이 사용될 수 있다. 또한 외부 접속단자(147)는 금, 은, 구리, 주석, 니켈 또는 이들의 합금재질로 마련될 수 있다.
본 실시예에서 반도체 패키지(100)는 SIP(system in package) 타입으로 제조되는바, 본 실시예에 따른 반도체 패키지(100)는 베이스(110)에 탑재되는 추가 반도체 칩(C) 및 수동소자(미도시) 등을 더 포함한다. 추가 반도체 칩(C)은 몰딩부(130)에 의해 몰딩될 수 있다.
상술한 본 실시예에 따른 반도체 패키지(100)는, 관통 실리콘 비아(121)를 통해 마더 보드(M)에 전기적으로 연결되는 반도체 패키지를 구비하는 전자장치에 사용될 수 있다.
이와 같이 본 실시예에 따른 반도체 패키지(100)는, 반도체 패키지(100)를 마더 보드(M)에 접속시키는 별도의 입출력용 커넥터 없이 반도체 칩(120)의 관통 실리콘 비아(121)를 통해 마더 보드(M)에 전기적으로 연결됨으로써, 종래의 입출력용 커넥터 설치 공간을 없앨 수 있어 공간활용도가 뛰어나다.
또한 본 실시예에 따른 반도체 패키지(100)는, 별도의 입출력용 커넥터 없이 반도체 칩(120)의 관통 실리콘 비아(121)를 통해 마더 보드(M)에 전기적으로 연결됨으로써, 마더 보드(M)에 연결되는 신호선의 길이를 줄일 수 있고, 그에 따라 신호 전달에 유리한 이점(선호선의 길이가 줄어 노이즈가 감소하는 점 등)이 있다.
이하에서 본 실시예에 따른 반도체 패키지의 제조방법을 도 3 내지 도 10을 위주로 설명한다.
본 실시예에 따른 반도체 패키지의 제조방법은, 입출력(IO) 패턴이 형성된 베이스(110)에 관통 실리콘 비아(Through Silicon Via, 121)가 마련된 적어도 하나의 반도체 칩(120)을 부착하는 반도체 칩 부착단계와, 베이스(110) 및 적어도 하나의 반도체 칩(120)을 몰딩하되 관통 실리콘 비아(121)가 외부 회로(M)에 전기적으로 연결될 수 있도록 반도체 칩(120)의 상면부를 노출시키는 몰딩부를 형성하는 몰딩부 형성단계와, 반도체 칩(120)의 상면에 관통 실리콘 비아(121)를 외부 회로(M)에 전기적으로 연결하는 연결배선부(140)를 형성하는 연결배선부 형성단계를 포함한다.
도 3에 도시된 바와 같이 반도체 칩 부착단계에서는, 입출력(IO) 패턴이 형성된 베이스(110)에 관통 실리콘 비아(Through Silicon Via, 121)가 마련된 반도체 칩(120)을 탑재한다.
반도체 칩 부착단계 전 또는 반도체 칩 부착단계 후 몰딩부 형성단계 전에 베이스(110)에 추가 반도체 칩(C)을 부착하는 추가 반도체 칩(C) 및 수동소자(미도시) 중 적어도 어느 하나를 부착하는 추가 반도체 칩 부착단계를 더 수행된다.
이때 관통 실리콘 비아(121)가 마련되는 반도체 칩(120)과 추가 반도체 칩(C) 및 관통 실리콘 비아(121)는 솔더볼(S)을 통해 입출력 패턴(미도시)에 전기적으로 연결된다.
관통 실리콘 비아(121)가 마련되는 반도체 칩(120) 및 추가 반도체 칩(C)의 베이스(110) 탑재 시 관통 실리콘 비아(121)가 마련되는 반도체 칩(120) 및 추가 반도체 칩(C)의 고정을 위해, 양면테이프(미도시) 또는 에폭시(미도시)가 사용될 수 있다.
몰딩부 형성단계에서는, 도 4에 자세히 도시된 바와 같이, 베이스(110) 및 반도체 칩(120)을 몰딩하되 관통 실리콘 비아(121)가 외부 회로(M)에 전기적으로 연결될 수 있도록 반도체 칩(120)의 상면부를 노출시키는 몰딩부(130)를 형성한다.
이렇게 반도체 칩(120) 상면부를 노출시키는 몰딩부(130)는 다양한 공정에 의해 형성될 수 있는데, 트랜스퍼 몰딩 공정 시 몰딩용 금형(미도시)의 내벽을 반도체 칩(120) 상면부에 밀착될 수 있는 형상으로 제작하여 트랜스퍼 몰딩을 수행함으로써 반도체 칩(120)의 상면부가 몰딩되지 않도록 할 수 있다. 이때 반도체 칩(120)의 보호를 위해 반도체 칩(120)의 상면부에는 보호필름(미도시)을 부착하며, 트랜스퍼 몰딩이 완료된 후에는 보호필름을 반도체 칩(120)의 상면부에서 제거한다.
다른 방법으로는 반도체 칩(120)의 상면부까지 몰딩한 후 반도체 칩(120)의 상면부가 노출되도록 몰딩부(130)의 일부분을 연삭하는 방법이 사용될 수도 있다.
연결배선부 형성단계에서는 반도체 칩(120)의 상면에 관통 실리콘 비아(121)를 외부 회로(M)에 전기적으로 연결하는 연결배선부(140)를 형성한다. 이러한 연결배선부 형성단계는, 관통 실리콘 비아(121)에 연결되는 연결배선(141)을 형성하는 연결배선 형성단계와, 연결배선(141)을 외부 회로(M)에 연결하는 외부 접속단자(147)를 형성하는 외부 접속단자 형성단계를 포함한다.
연결배선 형성단계는, 도 5 내지 7에 자세히 도시된 바와 같이, 반도체 칩(120)의 상면에 포토레지스트 재질의 절연층(143)을 형성하는 단계와, 포토마스크를 이용한 포토리소그래피 공정을 이용하여 관통 실리콘 비아(121)에 대응되도록 절연층(143)에 연결배선용 홈을 형성하는 연결배선용 홈 형성단계와, 연결배선용 홈에 연결배선용 금속물질을 도금(plating)하는 단계를 포함한다.
절연층(143)을 형성하는 단계에서는, 도 5에 자세히 도시된 바와 같이, 반도체 칩(120)의 상면에 절연층(143)을 형성한다. 여기서 절연층(143)은 포지티브 포토레지스트 재질이 사용된다.
연결배선용 홈 형성단계에서는, 도 6에 자세히 도시된 바와 같이, 포토마스크를 이용한 포토리소그래피 공정을 이용하여 관통 실리콘 비아(121)에 대응되도록 포토레지스트층(143)에 연결배선용 홈(142)을 형성한다.
연결배선용 홈 형성단계는, 절연층(143)의 상부에 연결배선용 홈(142)의 패턴이 형성된 포토마스크(미도시)를 정렬하는 단계와, 절연층(143)에 포토마스크를 통과한 빛을 조사하는 노광단계와, 절연층(143)의 노광부위를 제거하는 현상단계를 포함한다.
도금단계에서는 연결배선용 홈(142)에 연결배선용 금속물질을 도금(plating)한다. 연결배선용 금속물질의 도금(plating)에 의해 도 7에 도시된 바와 같이 연결배선(141)이 형성된다.
한편 외부 접속단자 형성단계에서는 연결배선(141)을 외부 회로(M)에 연결하는 외부 접속단자(147)를 형성한다.
이러한 외부 접속단자 형성단계는, 도 8 내지 도 9에 도시된 바와 같이, 절연층(143)의 상면에 포토레지스트 재질의 보호층(145)을 형성하는 단계와, 포토마스크를 이용한 포토리소그래피 공정을 이용하여 보호층(145)에 연결배선(141)을 노출시키는 노출공(149)을 형성하는 단계와, 노출공(149)에 의해 노출되는 연결배선(141)의 상면에 외부 접속단자(147)를 부착하는 단계를 포함한다.
노출공(149)을 형성하는 단계는, 보호층(145)의 상부에 노출공(149)의 패턴이 형성된 포토마스크(미도시)를 정렬하는 단계와, 보호층(145)에 포토마스크를 통과한 빛을 조사하는 노광단계와, 보호층(145)의 노광부위를 제거하는 현상단계를 포함한다.
외부 접속단자(147)를 부착하는 단계에서는 노출공(149)에 의해 노출되는 연결배선(141)의 상면에 외부 접속단자(147)가 부착된다.
이러한 외부 접속단자 형성단계에서는, 먼저 보호층(145)에 의해 노출되는 연결배선(141)의 상면에 UBM(Under Bump Metallurgy) 시드층을 형성하는 UBM 시드층 형성 공정이 수행된다. 다음, UBM 시드층의 상면에 UBM(Under Bump Metallurgy)를 형성하는 UBM 형성공정이 수행된다. 여기서, UBM을 형성하는 금속의 재질은 크롬/크롬-구리 합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다
다음 도 10에 도시된 바와 같이 UBM의 상면에 외부 접속단자(147)가 적층된다. 본 실시예에서 외부 접속단자(147)에는 솔더볼(solder ball)이 사용되는데, 범프(bump) 또는 본딩 와이어(bonding wire)가 사용될 수도 있다.
이러한 외부 접속단자 형성단계 후에는 연결배선(141)과 외부 접속단자(147)의 전기적 접속을 양호하게 하기 위해 통상의 리플로우 공정 및 클리닝 공정이 수행될 수 있다.
이와 같이 본 실시예에 따른 반도체 패키지 제조방법에 따라 제조된 반도체 패키지는, 반도체 패키지를 마더 보드(M)에 접속시키는 별도의 입출력용 커넥터 없이 반도체 칩(120)의 관통 실리콘 비아(121)를 통해 마더 보드(M)에 전기적으로 연결됨으로써, 종래의 입출력용 커넥터 설치 공간을 없앨 수 있어 공간활용도가 뛰어나다.
또한 본 실시예에 따른 반도체 패키지 제조방법에 따라 제조된 반도체 패키지는, 별도의 입출력용 커넥터 없이 반도체 칩(120)의 관통 실리콘 비아(121)를 통해 마더 보드(M)에 전기적으로 연결됨으로써, 마더 보드(M)에 연결되는 신호선의 길이를 줄일 수 있고, 그에 따라 신호 전달에 유리한 이점(선호선의 길이가 줄어 노이즈가 감소하는 점 등)이 있다.
도 11은 본 발명의 제2 실시예에 따른 반도체 패키지가 도시된 도면이다.
본 실시예는 제1 실시예와 비교할 때에 베이스(110b)의 타면에 타면 탑재 반도체 칩(D) 및 수동소자(미도시)가 탑재되는 구성에 있어서 차이가 있을 뿐, 다른 구성에 있어서는 도 2 내지 도 10의 제1 실시예의 구성과 동일하므로, 이하에서는 본 실시예의 베이스(110b)의 타면에 타면 탑재 반도체 칩(D) 및 수동소자(미도시)가 탑재되는 구성을 위주로 설명하기로 한다.
본 실시예에서 베이스(110b)의 일면 및 타면 모두에 입출력(IO) 패턴이 형성된다. 또한 본 실시예에 따른 반도체 패키지는, 베이스(110b)의 타면에 탑재되어 타면에 형성된 입출력(IO) 패턴에 전기적으로 연결되는 적어도 하나의 타면 탑재 반도체 칩(D)과, 타면 탑재 반도체 칩(D)을 몰딩하는 타면 몰딩부(130b)를 더 포함한다.
이와 같이 본 실시예에 따른 반도체 패키지(300)는, 베이스(110b)의 일면에 관통 실리콘 비아(121)를 통해 외부 회로(M)에 전기적으로 연결되는 제1 반도체 칩(120)을 탑재하면서도 베이스(110b)의 타면에 타면 탑재 반도체 칩(D) 및 기타 수동소자(미도시)가 탑재할 수 있어, 경박단소화된 시스템 인 패키지(SIP)를 이룰 수 있다.
도 12는 본 발명의 제3 실시예에 따른 반도체 패키지가 도시된 도면이다.
본 실시예는 제1 실시예와 비교할 때에 베이스(110a), 제2 반도체 칩(120a) 및 제2 연결배선부(140a)의 구성에 있어서 차이가 있을 뿐, 다른 구성에 있어서는 도 2 내지 도 10의 제1 실시예의 구성과 동일하므로, 이하에서는 본 실시예의 베이스(110a), 제2 반도체(120a) 및 제2 연결배선부(140a)의 구성을 위주로 설명하기로 한다. 본 실시예에서 제2 반도체 칩(120a)의 상면부란 솔더볼(S)에 인접한 면의 반대면을 말한다.
본 실시예에 따른 반도체 패키지(200)는, 양면에 입출력(IO) 패턴이 형성된 베이스(110a)와, 베이스(110a)에 탑재되어 각각의 입출력(IO) 패턴에 전기적으로 연결되며, 관통 실리콘 비아(121, 121a)가 마련되는 적어도 하나의 제1 반도체 칩(120) 및 적어도 하나의 제2 반도체 칩(120a)과, 베이스(110a) 및 제1 반도체 칩(120) 및 제2 반도체 칩(120a)을 몰딩하되 관통 실리콘 비아(121, 121a)가 외부 회로(M)에 전기적으로 연결되도록 제1 반도체 칩(120) 및 제2 반도체 칩(120a)의 상면부를 노출시키는 몰딩부(130a)와, 제1 반도체 칩(120) 및 제2 반도체 칩(120a)의 상면부에 배치되며, 관통 실리콘 비아(121, 121a)를 외부 회로(M)에 전기적으로 연결하는 제1 연결배선부(140) 및 제2 연결배선부(140a)를 포함한다.
본 실시예에서 베이스(110a)의 상면 및 하면 모두에 입출력(IO) 패턴이 형성되며, 양면 모두에 제1 반도체 칩(120), 제2 반도체(120a), 추가 반도체 칩(C) 및 기타 수동소자(미도시) 등이 탑재된다.
도 11에서 제2 반도체 칩(120a)이 베이스(110a)를 기준으로 대칭되는 위치에 제1 반도체 칩(120)에 대칭되는 위치에 배치된 것으로 도시되었지만, 이에 한정되는 것은 아니며 외부 회로(M)와 제2 반도체 칩(120a)의 관통 실리콘 비아(121a)의 연결 편의를 위해 제2 반도체 칩(121a)은 다양한 위치에 배치될 수 있다.
제2 연결배선부(140a)는, 제2 반도체 칩(120a)의 상면부에 적층되는 제2 절연층(143a)과, 제2 절연층(143a)을 관통하며 제2 관통 실리콘 비아(121a)에 연결되는 제2 연결배선(141a)과, 제2 절연층(143a)의 상면에 적층되어 제2 절연층(143a) 및 제2 연결배선(141a)을 차폐하되 제2 연결배선(141a)을 부분적으로 노출시키는 제2 보호층(145a)과, 제2 보호층(145a)에 의해 노출되는 제2 연결배선(141a)의 상면에 적층되며 제2 연결배선(141a)에 전기적으로 연결되는 제2 외부 접속단자(147a)를 포함한다.
본 실시예에 따른 반도체 패키지의 제조방법은 제1 실시예의 반도체 패키지의 제조방법과 거의 유사한데, 제1 실시예의 제1 연결배선부 형성단계가 완료된 반도체 패기지 반전시킨 후에 제2 연결배선부 형성단계를 수행한다. 제2 연결배선부 형성단계는 제1 실시예의 제1 연결배선부 형성단계의 반복이므로 설명의 편의를 위해 자세한 설명은 생략한다.
이와 같이 본 실시예에 따른 반도체 패키지는, 베이스(110a)의 양면 모두에 관통 실리콘 비아(121, 121a)를 통해 외부 회로(M)에 전기적으로 연결되는 제1 및 제2 반도체 칩(120, 120a)을 구비함으로써, 종래에 복수의 외부 회로(M)에 연결하기 위해 사용되던 각각의 입출력용 커넥터를 없앨 수 있어 반도체 패키지(200)의 경박단소화를 이룰 수 있는 이점이 있다.
이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.
이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
100, 200, 300: 반도체 패키지 110, 110a, 110b: 베이스
120, 120a: 반도체 칩 121,121a: 관통 실리콘 비아
130, 130a 130b: 타면 몰딩부
140, 140a: 연결배선층
141, 141a: 연결배선 142: 연결배선용 홈
143,143a: 절연층 145, 145a: 보호층
149: 노출공 147, 147a: 외부 접속단자
S: 솔더볼
120, 120a: 반도체 칩 121,121a: 관통 실리콘 비아
130, 130a 130b: 타면 몰딩부
140, 140a: 연결배선층
141, 141a: 연결배선 142: 연결배선용 홈
143,143a: 절연층 145, 145a: 보호층
149: 노출공 147, 147a: 외부 접속단자
S: 솔더볼
Claims (15)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 양면에 입출력(IO) 패턴이 형성된 베이스;
상기 베이스의 양면에 탑재되어 상기 각각의 입출력(IO) 패턴에 전기적으로 연결되며, 관통 실리콘 비아(Through Silicon Via, TSV)가 마련되는 적어도 하나의 제1 반도체 칩 및 적어도 하나의 제2 반도체 칩;
상기 베이스와 상기 제1 반도체 칩 및 제2 반도체 칩을 몰딩하되, 상기 관통 실리콘 비아가 외부 회로에 전기적으로 연결되도록 상기 제1 반도체 칩 및 제2 반도체 칩의 상면부를 노출시키는 몰딩부; 및
상기 제1 반도체 칩 및 제2 반도체 칩의 상면부에 배치되며, 상기 관통 실리콘 비아를 상기 외부 회로에 전기적으로 연결하는 제1 연결배선부 및 제2 연결배선부를 포함하는 반도체 패키지. - 제6항에 있어서,
상기 제1 연결배선부 및 제2 연결배선부 각각은,
상기 제1 반도체 칩 및 제2 반도체 칩의 상면부에 적층되는 제1 절연층 및 제2 절연층; 및
상기 제1 절연층 및 제2 절연층를 관통하며, 상기 관통 실리콘 비아에 연결되는 제1 연결배선 및 제2 연결배선을 포함하는 반도체 패키지. - 제7항에 있어서,
상기 제1 연결배선부 및 제2 연결배선부 각각은,
상기 제1 절연층 및 제2 절연층의 상면에 적층되어 제1 및 제2 절연층과 제1 및 제2 연결배선을 차폐하되 상기 제1 연결배선 및 제2 연결배선을 부분적으로 노출시키는 제1 보호층 및 제2 보호층; 및
상기 제1 보호층 및 제2 보호층에 의해 노출되는 상기 제1 연결배선 및 제2 연결배선의 상면에 적층되며, 상기 제1 연결배선 및 제2 연결배선에 전기적으로 연결되는 제1 외부 접속단자 및 제2 외부 접속단자를 더 포함하는 반도체 패키지. - 제6항에 있어서,
상기 베이스에 양면에 탑재되어 상기 각각의 입출력(IO) 패턴에 전기적으로 연결되는 추가 반도체 칩을 더 포함하며,
상기 몰딩부는 상기 추가 반도체 칩을 몰딩하는 반도체 패키지. - 제6항에 있어서,
상기 베이스에는 수동소자가 탑재되며,
상기 베이스는 웨이퍼 및 인쇄회로기판 중 어느 하나인 반도체 패키지. - 입출력(IO) 패턴이 형성된 베이스에 관통 실리콘 비아(Through Silicon Via, TSV)가 마련된 적어도 하나의 반도체 칩을 부착하는 반도체 칩 부착단계; 및
상기 베이스 및 상기 적어도 하나의 반도체 칩을 몰딩하되 상기 관통 실리콘 비아가 외부 회로에 전기적으로 연결될 수 있도록 상기 반도체 칩의 상면부를 노출시키는 몰딩부를 형성하는 몰딩부 형성단계; 및
상기 반도체 칩의 상면부에 상기 관통 실리콘 비아를 상기 외부 회로에 전기적으로 연결하는 연결배선부를 형성하는 연결배선부 형성단계를 포함하며,
상기 연결배선부 형성단계는,
상기 관통 실리콘 비아에 연결되는 연결배선을 형성하는 연결배선 형성단계; 및
상기 연결배선을 상기 외부 회로에 연결하는 외부 접속단자를 형성하는 외부 접속단자 형성단계를 포함하며,
상기 연결배선 형성단계는,
상기 반도체 칩의 상면에 포토레지스트 재질의 절연층 형성하는 단계;
포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 관통 실리콘 비아에 대응되도록 상기 절연층에 연결배선용 홈을 형성하는 연결배선용 홈 형성단계; 및
상기 연결배선용 홈에 연결배선용 금속물질을 도금(plating)하는 단계를 포함하는 반도체 패키지 제조방법. - 삭제
- 삭제
- 제11항에 있어서,
상기 외부 접속단자 형성단계는,
상기 절연층의 상면에 포토레지스트 재질의 보호층을 형성하는 단계;
포토마스크를 이용한 포토리소그래피 공정을 이용하여 상기 보호층에 상기 연결배선을 노출시키는 노출공을 형성하는 단계; 및
상기 노출공에 의해 노출되는 연결배선의 상면에 외부 접속단자를 부착하는 단계를 포함하는 반도체 패키지 제조방법. - 제11항에 있어서,
상기 몰딩부 형성단계 전에 상기 베이스에 추가 반도체 칩을 부착하는 추가반도체 칩 부착단계를 더 포함하는 반도체 패키지 제조방법.
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