KR20080046827A - 희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해제조된 전자 장치 - Google Patents

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Abstract

희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해 제조된 전자 장치가 제공된다. 이 전자장치의 제조방법은 제 1 영역 및 제 2 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판 상에 상기 제1 영역으로부터 상기 제2 영역으로 연장된 금속 배선을 형성한다. 상기 금속 배선을 갖는 기판 상에 절연막을 형성한다. 상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제2 영역 상에 위치하여 상기 금속 배선의 부식방지를 위한 음극화 보호(cathodic protection)의 희생 양극(sacrificial anode)으로 작용한다. 상기 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 형성한다.

Description

희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해 제조된 전자 장치{Fabrication method of electronic device having a sacrificial anode and electronic device fabricated thereby}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 전자 장치를 가공한 상태를 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도들이다.
본 발명은 전자장치에 관한 것으로, 특히 금속 배선의 부식을 방지할 수 있는 희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해 제조된 전자 장치에 관한 것이다.
최근, 전자 제품(electronic product)의 소형화 및 고성능화 추세에 따라 전자 제품을 구성하는 전자 장치들(electronic devices)에 대한 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 상기 고집적화 기술에는 상기 전자 장치들의 구 성요소들을 축소하는 기술 및 상기 전자 장치들의 구성요소들을 효율적으로 배치하는 기술이 있다. 예를 들어, 반도체소자와 같은 전자 장치를 제조하는 것은 반도체 기판 상에 트랜지스터와 같은 개별 소자들을 형성하고, 상기 개별 소자들을 이용하여 집적 회로를 구성함과 아울러 상기 집적 회로들에 전기적 신호를 입력하거나 출력하기 위한 금속 배선을 형성하고, 상기 금속 배선까지 형성된 상기 반도체 기판을 패키징하는 것을 포함한다.
일반적으로, 전자 제품을 형성하는 것은 싱글 칩 모듈의 반도체 패키지를 표면 실장 기술(surface mount technology; SMT) 또는 삽입식 실장 기술(pin through hole; PTH)을 이용하여 인쇄회로기판(printed circuit board; PCB)에 접속시키어 인쇄회로기판 카드를 형성하는 것을 포함한다. 인쇄회로기판은 상기 싱글 칩 모듈의 상기 반도체 패키지가 실장될 복수개의 칩 영역들과 상기 칩 영역들 사이의 소잉 레인(sawing lane)을 구비한다. 즉, 하나의 인쇄회로기판에 복수개의 상기 싱글 칩 모듈들을 실장하고, 상기 소잉 레인을 따라 상기 인쇄회로기판을 절단하므로써, 하나의 상기 칩 영역에 하나의 상기 싱글 칩 모듈이 실장된 전자 장치가 제공될 수 있다.
인쇄회로기판은 반제품 상태이기 때문에, 실장업체 및 조립업체에서 수동 소자와 능동 소자를 실장해야 완제품이 될 수 있다. 즉, 실장 업체 및 조립 업체에서 반도체 패키지를 인쇄회로기판에 실장해야 한다. 그런데, 인쇄회로기판에 실장된 상기 반도체 패키지를 구동시키기 위하여 상기 반도체 패키지에 전기적 신호를 입/출력할 수 있는 금속 배선이 필요하다. 이러한 금속 배선은 인쇄회로기판 상에 구 리막을 이용하여 형성한다. 구리막은 공기 중에 노출되면 산화막이 형성된다. 따라서, 인쇄회로기판 생산 업체들은 수동 및 능동 소자의 완벽한 실장성을 보증하기 위해 완성된 인쇄회로기판에 구리막의 산화를 방지하기 위한 표면처리를 수행한다. 예를 들어, 인쇄회로기판의 구리막 상에 차례로 적층된 니켈 막(Ni layer) 및 금 막(gold layer)을 형성한다. 그런데, 금을 이용하여 인쇄회로기판 상의 구리 산화를 방지하는 기술은 생산비의 증가를 초래한다. 또한, 금을 이용하여 상기 구리 산화를 방지하는 것은 휴대폰과 같은 전자제품의 낙하 신뢰성(drop reliability)에 문제를 초래한다. 그 이유는 휴대폰과 같은 전자제품의 낙하 신뢰성 시험에서의 낙하 충격에 의해 구리막/니켈막/금막으로 이루어진 다층 구조에서의 경계면들(interface)에 접촉 문제가 발생하기 때문이다.
인쇄회로기판 상의 구리 산화를 방지하는 다른 기술로는 알킬 이미다졸(alkyl imidazole) 형태의 유기 화합물을 인쇄회로기판 상의 구리 상에 선택적으로 0.2㎛ 내지 0.4㎛ 두께로 형성하여 구리의 산화를 방지하는 방법이 있다. 좀더 구체적으로, 구리 산화를 방지하는 방법은 인쇄회로기판 상에 구리 배선을 형성하고, 볼 영역 또는 패드 영역 상의 구리 배선을 노출시키는 개구부를 갖는 절연막을 형성하고, 상기 개구부를 OSP(organic solderability preservative)막으로 채우는 것을 포함한다. 이 방법에서 사용하는 상기 OSP막은 미세 회로에 적합하며 환경 친화적인 물질이다. 그러나, 상기 OSP막과 같은 유기 물질로 형성되어 있기 때문에, 제품 취급 부주의로 인해 실장 패드에 스크래치가 발생하며 OSP 막이 깨져 구리가 그대로 노출되어 구리 산화가 발생한다. 또한, 반도체 패키지를 실장하기전 장기 보관을 하고 있을 경우, 실장 신뢰성에 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선과 접촉하여 희생 양극으로 작용하는 희생 패턴을 갖는 전자 장치의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속 배선과 접촉하여 희생 양극으로 작용하는 희생 패턴을 갖는 반도체 패키지의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속 배선의 부식을 방지할 수 있는 전자 장치를 제공하는데 있다.
본 발명의 일 양태에 따르면, 금속 배선과 접촉하여 희생 양극으로 작용하는 희생 패턴을 갖는 전자 장치의 제조방법을 제공한다. 이 전자장치의 제조방법은 제 1 영역 및 제 2 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판 상에 상기 제1 영역으로부터 상기 제2 영역으로 연장된 금속 배선을 형성한다. 상기 금속 배선을 갖는 기판 상에 절연막을 형성한다. 상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제2 영역 상에 위치하여 상기 금속 배선의 부식방지를 위한 음극화 보호(cathodic protection)의 희생 양극(sacrificial anode)으로 작용한다. 상기 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 형성한다.
본 발명의 몇몇 실시예에 있어서, 상기 기판은 반도체기판 또는 인쇄회로기판이되, 상기 인쇄회로기판은 강성 기판(rigid substrate) 또는 연성 기 판(flexible substrate)일 수 있다.
다른 실시예에서, 상기 금속 배선은 구리막으로 형성할 수 있다.
또 다른 실시예에서, 상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하도록 형성할 수 있다.
또 다른 실시예에서, 상기 희생 패턴은 상기 제2 영역 상의 상기 절연막을 관통하여 상기 금속 배선과 접촉하도록 형성할 수 있다.
또 다른 실시예에서, 상기 개구부에 의해 노출된 상기 금속 배선 상에 도전성 패턴을 형성하는 것을 더 포함하되, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프로 형성할 수 있다.
또 다른 실시예에서, 상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역일 수 있다.
상기 제2 영역이 절단 영역인 경우에, 상기 제2 영역의 상기 기판을 절단하는 것을 더 포함하되, 상기 제2 영역의 상기 기판을 절단하면서 상기 희생 패턴은 제거될 수 있다.
본 발명의 다른 양태에 따르면, 금속 배선과 접촉하여 희생 양극으로 작용하는 희생 패턴을 갖는 반도체 패키지의 제조방법을 제공한다. 이 방법은 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판의 상기 제1 영역 상에 하부 금속 패턴을 형성한다. 상기 하부 금속 패턴을 갖는 상기 반도체 기판 상에 상기 하부 금속 패턴을 노출시키는 비아 홀을 갖는 하부 절연막을 형성한다. 상기 하부 절연막 상에 상기 비아 홀을 통하여 상기 하부 금속 패턴과 전기적으로 접속된 금속 배선을 형성하되, 상기 금속 배선은 상기 제1 영역으로부터 상기 제2 영역으로 연장된다. 상기 금속 배선을 갖는 상기 반도체 기판 상에 상기 제2 영역 상의 상기 금속 배선을 노출시키는 제1 개구부를 갖는 상부 절연막을 형성한다. 상기 제1 개구부에 의해 노출된 상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 금속 배선과 접촉하여 음극화 보호의 희생 양극으로 작용한다. 상기 상부 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 제2 개구부를 형성한다.
본 발명의 몇몇 실시예에서, 상기 금속 배선은 구리막으로 형성할 수 있다.
다른 실시예에서, 상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하도록 형성할 수 있다.
또 다른 실시예에서, 상기 제2 개구부에 의해 노출된 상기 금속 배선 상에 도전성 패턴을 형성하는 것을 더 포함할 수 있다. 이때, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프일 수 있다.
또 다른 실시예에서, 상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역일 수 있다.
본 발명의 또 다른 양태에 따르면, 금속 배선의 부식을 방지할 수 있는 전자 장치를 제공한다. 이 장치는 제1 영역 및 제2 영역을 갖는 기판 상에 제공된 금속 배선을 포함한다. 상기 금속 배선은 상기 제1 영역으로부터 상기 제2 영역까지 연장된다. 상기 금속 배선을 갖는 기판 상에 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 갖는 절연막이 제공된다. 상기 제2 영역 상의 상기 절연막을 관통하여 상기 금속 배선과 전기적으로 접속하는 희생 패턴이 제공된다. 여기서, 상기 희생 패턴은 상기 금속 배선과 접촉하여 음극화 보호(cathodic protection)의 희생 양극으로 작용한다.
본 발명의 몇몇 실시예에서, 상기 기판은 반도체기판 또는 인쇄회로기판이되, 상기 인쇄회로기판은 강성 기판(rigid substrate) 또는 연성 기판(flexible substrate)일 수 있다.
다른 실시예에서, 상기 금속 배선은 구리막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함할 수 있다.
또 다른 실시예에서, 상기 희생 패턴은 도금된 금속막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 개구부에 의해 노출된 상기 금속 배선 상에 제공된 도전성 패턴을 더 포함하되, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프일 수 있다.
또 다른 실시예에서, 상기 기판과 상기 금속 배선 사이에 제공된 하부 절연 막 및 상기 하부 절연막과 상기 기판 사이에 제공되며 상기 금속 배선과 전기적으로 접속된 금속 패드를 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 나나탠 단면도들이고, 도 2는 본 발명의 일 실시예에 따른 전자 장치를 가공한 상태를 나타낸 단면도이고, 도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도이다.
우선, 도 1a 내지 도 1e를 참조하여 본 발명의 일 실시예에 따른 전자장치의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 제1 영역(C) 및 제2 영역(S)을 갖는 기판(1)을 준비한다. 상기 기판(1)은 인쇄회로기판(PCB) 또는 반도체기판일 수 있다. 상기 인쇄회로기판 은 강성 기판(rigid substrate) 또는 연성 기판(flexible substrate)일 수 있다.
상기 제1 영역(C)은 회로 영역이고, 상기 제2 영역(S)은 더미 영역(dummy area)일 수 있다. 그리고, 상기 제1 영역(C)은 볼 랜딩 부(ball landing portion; B)를 포함할 수 있다. 한편, 상기 제1 영역(C)은 회로 영역이고, 상기 제2 영역(S)은 절단 영역일 수 있다.
상기 기판(1) 상에 상기 제1 영역(C)으로부터 상기 제2 영역(S)으로 연장된 금속 배선(5)을 형성할 수 있다. 상기 금속 배선(5)은 구리막으로 형성할 수 있다. 한편, 본 발명에서 상기 금속 배선(5)은 구리막에 한정되는 것은 아니다. 예를 들어, 상기 금속 배선(5)은 알루미늄막과 같은 금속막으로 형성할 수도 있다.
도 1b를 참조하면, 상기 금속 배선(5)을 갖는 기판 상에 절연막(10)을 형성한다. 상기 절연막(10)은 실리콘 산화막, 실리콘 질화막, 폴리이미드막 또는 솔더 레지스트(solder resist)막을 포함하도록 형성할 수 있다. 상기 절연막(10)을 패터닝하여 상기 제2 영역(S) 상에 제1 개구부(10a)를 형성할 수 있다. 상기 제1 개구부(10a)에 의해 상기 금속 배선(5)의 소정영역이 노출될 수 있다.
도 1c를 참조하면, 상기 제1 개구부(10a)에 의해 노출된 상기 금속 배선(5) 상에 희생 패턴(15)을 형성한다. 상기 희생 패턴(15)은 상기 제1 개구부(10a)에 의해 노출된 상기 금속 배선(5)과 접촉하여 상기 금속 배선(5)의 부식 방지를 위한 음극화 보호(cathodic protection)의 희생 양극으로 작용한다. 상기 희생 패턴(15)은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하 도록 형성할 수 있다. 상기 희생 패턴(15)은 도금방법을 이용한 금속막으로 형성할 수 있다. 예를 들어, 상기 희생 패턴(15)은 전해 도금법을 이용하여 아연막(Zn layer)으로 형성할 수 있다.
도 1d를 참조하면, 상기 절연막(10)을 패터닝하여 상기 제1 영역(C) 상에 위치하는 상기 금속 배선(5)을 노출시키는 제2 개구부(10b)를 형성할 수 있다. 상기 제2 개구부(10b)는 상기 볼 랜드부(B)에 형성될 수 있다. 상기 제2 개구부(10b)에 의해 상기 금속 배선(5)이 노출되더라도, 상기 노출된 상기 금속 배선(5)은 부식되지 않는다. 그 이유는 상기 희생 패턴(15)이 상기 금속 배선(5)과 접촉하여 음극화 보호(cathodic protection)의 희생 양극(sacrificial anode)으로 작용하기 대문이다. 즉, 상기 금속 배선(5) 대신에 상기 희생 패턴(15)이 부식될 수 있다.
따라서, 상기 제2 개구부(10b)까지 형성된 상기 기판(1)을 장기 보관하더라도, 상기 제2 개구부(10b)에 의해 노출된 상기 금속 배선(5)은 부식되지 않는다. 특히, 상기 기판(1)이 인쇄회로기판인 경우, 상기 인쇄회로기판을 반제품 형태로 장기 보관하여도 상기 금속 배선(5)의 부식 문제가 발생하지 않는다. 따라서, 상기 금속 배선(5)의 표면 산화를 방지하기 위하여 종래기술에서 언급한 OSP막을 사용할 필요가 없다.
도 1e를 참조하면, 상기 제2 개구부(10b)에 의해 노출된 상기 금속 배선(5) 상에 도전성 패턴(20)을 형성할 수 있다. 상기 도전성 패턴(20)은 금속 범프로 형성할 수 있다. 예를 들어, 상기 도전성 패턴(20)은 금 범프, 주석 범프 또는 솔더 범프로 형성할 수 있다.
한편, 상기 제2 영역(S)이 절단 영역인 경우에, 도 2에 도시된 바와 같이 상기 제2 영역(S)을 절단하여 상기 제1 영역(C)을 분리할 수 있다. 그 결과, 복수개의 전자장치들(E1, E2)이 형성될 수 있다.
다음으로, 도 3a 내지 도 3d를 참조하여 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1 영역(W1) 및 제2 영역(W2)을 갖는 반도체기판(100)을 준비한다. 상기 반도체기판(100)은 집적회로를 갖는 반도체 웨이퍼일 수 있다. 상기 제1 영역(W1)은 볼 랜딩 부(ball landing portion)이고, 상기 제2 영역(W2)은 더미 영역 또는 절단 영역일 수 있다. 상기 반도체기판(100) 상에 층간절연막(105)을 형성할 수 있다. 상기 층간절연막(105)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(105) 상에 하부 금속 패턴(110)를 형성할 수 있다. 상기 하부 금속 패턴(110)은 금속막으로 형성할 수 있다. 상기 하부 금속 패턴(110)은 상기 집적 회로와 전기적으로 접속될 수 있다. 예를 들어, 상기 하부 금속 패턴(110)은 접지 패드, 전원 패드 또는 신호 패드일 수 있다.
상기 하부 금속 패턴(110)을 갖는 기판 상에 하부 절연막(115)을 형성할 수 있다. 상기 하부 절연막(115)을 패터닝하여 상기 하부 금속 패턴(110)을 노출시키는 비아 홀(121)을 형성할 수 있다.
도 3b를 참조하면, 상기 하부 절연막(115)을 갖는 기판 상에 상기 비아 홀(121)을 통하여 상기 하부 금속 패턴(110)과 전기적으로 접속된 금속 배선(125) 을 형성할 수 있다. 상기 금속 배선(125)은 구리막으로 형성할 수 있다.
본 발명에서, 상기 금속 배선(125)은 구리막에 한정하는 것은 아니다. 예를 들어, 상기 금속 배선(125)은 알루미늄막과 같은 금속막으로 형성할 수도 있다.
상기 금속 배선(125)을 갖는 기판 상에 상부 절연막(130)을 형성할 수 있다. 상기 상부 절연막(130)을 패터닝하여 상기 제2 영역(W2) 상에 위치하는 상기 금속 배선(125)을 노출시키는 제1 개구부(130a)를 형성한다.
이어서, 도 3c에 도시된 바와 같이 상기 제1 개구부(130a)에 의해 노출된 상기 금속 배선(125) 상에 희생 패턴(135)을 형성한다. 상기 상부 절연막(130)을 패터닝하여 상기 제1 영역(W1) 상에 위치하는 상기 금속 배선(125)을 노출시키는 제2 개구부(130b)를 형성할 수 있다. 상기 희생 패턴(135)은 상기 금속 배선(125)과 접촉하여 음극화 보호의 희생 양극으로 작용한다.
도 3d를 참조하면, 상기 제2 개구부(130b)에 의해 노출된 상기 금속 배선(125) 상에 도전성 패턴(140)을 형성할 수 있다. 상기 도전성 패턴(140)은 금속 범프로 형성할 수 있다. 예를 들어, 상기 도전성 패턴(140)은 금 범프, 주석 범프 또는 솔더 범프로 형성할 수 있다.
한편, 상기 제2 영역(W2)이 절단 영역인 경우에, 상기 제2 영역(W2)을 절단하는 공정을 진행할 수 있다. 그 결과, 웨이퍼 레벨에서 패키지된 복수개의 싱글 칩 모듈들을 형성할 수 있다.
이하에서, 상술한 본 발명의 실시예들에 따른 전자 장치의 제조방법들에 의 해 제조된 전자 장치의 구조를 설명하기로 한다.
우선, 도 1e를 참조하여 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기로 한다.
도 1e를 참조하면, 제1 영역(C) 및 제2 영역(S)을 갖는 기판(1) 상에 금속 배선(5)이 제공된다. 상기 기판(1)은 인쇄회로기판(printed circuit board; PCB) 또는 반도체기판(semiconductor device)일 수 있다. 상기 인쇄회로기판은 강성 기판(rigid substrate) 또는 연성 기판(flexible substrate)일 수 있다.
상기 제1 영역(C)은 회로 영역이고, 상기 제2 영역(S)은 더미 영역(dummy area)일 수 있다. 그리고, 상기 제1 영역(C)은 볼 랜딩 부(ball landing portion; B)를 포함할 수 있다.
한편, 상기 제2 영역(S)은 절단 영역일 수 있다. 만일, 상기 제2 영역(S)이 절단 영역인 경우에, 상기 기판(1)은 반제품 상태의 인쇄회로기판 또는 반도체 웨이퍼일 수 있다.
상기 기판(1) 상에 상기 제1 영역(C)으로부터 상기 제2 영역(S)으로 연장된 금속 배선(5)이 제공될 수 있다. 상기 금속 배선(5)은 구리막을 포함할 수 있다.
상기 금속 배선(5)을 갖는 기판 상에 절연막(10)이 제공된다. 상기 절연막(10)은 상기 제2 영역(S) 상에 위치하는 상기 금속 배선(5)을 개구시키는 제1 개구부(10a) 및 상기 볼 랜딩부(B) 상에 위치하는 상기 금속 배선(5)을 개구시키는 제2 개구부(10b)를 구비할 수 있다. 상기 절연막(10)은 실리콘 산화막, 실리콘 질화막, 폴리이미드막 또는 솔더 레지스트막(solder resist layer)을 포함할 수 있 다.
상기 절연막(10)의 상기 제1 개구부(10a)를 통하여 상기 금속 배선(5)과 전기적으로 접속하는 희생 패턴(15)이 제공된다. 즉, 상기 금속 배선(5) 및 상기 희생 패턴(15)은 상기 절연막(10)의 상기 제1 개구부(10a)를 통하여 직접 접촉할 수 있다. 상기 희생 패턴(15)은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함할 수 있다. 상기 희생 패턴(15)은 도금된 금속막일 수 있다. 예를 들어, 상기 희생 패턴(15)은 도금된 아연막(Zn layer)일 수 있다.
상기 희생 패턴(15)은 상기 금속 배선(5)과 접촉하여 음극화 보호(cathodic protection)의 희생 양극으로 작용한다. 즉, 상기 희생 패턴(15)은 희생 양극이 되고, 상기 금속 배선(5)은 보호되는 음극이 된다. 따라서, 상기 금속 배선(5)이 상기 제2 개구부(10b)에 의해 노출되는 공정단계에서 상기 금속 배선(5)은 부식되지 않고, 상기 희생 패턴(15)이 부식된다. 따라서, 반제품 상태의 전자 장치에서 금속 배선의 부식이 억제되므로, 완제품 상태의 전자 장치의 전기적 특성 저하를 방지할 수 있다.
상기 제2 개구부(10b)에 의해 노출되는 상기 금속 배선(5) 상에 도전성 패턴(20)이 제공될 수 있다. 상기 도전성 패턴(20)은 금속 범프일 수 있다. 예를 들어, 상기 도전성 패턴(20)은 금 범프, 주석 범프 또는 솔더 범프일 수 있다.
다음으로, 도 3d를 참조하여 본 발명의 다른 실시예에 따른 전자 장치의 구 조를 설명하기로 한다.
도 3d를 참조하면, 제1 영역(W1) 및 제2 영역(W2)을 갖는 반도체기판(100) 상에 층간절연막(105)이 제공될 수 있다. 상기 반도체기판(100)은 집적회로를 갖는 반도체 웨이퍼일 수 있다. 상기 제1 영역(W1)은 볼 랜딩 부(ball landing portion)이고, 상기 제2 영역(W2)은 더미 영역 또는 절단 영역일 수 있다.
상기 층간절연막(105)은 실리콘 산화막일 수 있다. 상기 층간절연막(105) 상에 하부 금속 패턴(110)이 제공될 수 있다. 상기 하부 금속 패턴(110)은 금속막일 수 있다. 상기 하부 금속 패턴(110)은 상기 집적 회로와 전기적으로 접속될 수 있다. 예를 들어, 상기 하부 금속 패턴(110)은 접지 패드, 전원 패드 및 신호 패드와 같은 금속 패드일 수 있다.
상기 하부 금속 패턴(110)을 갖는 기판 상에 하부 절연막(115)이 제공될 수 있다. 상기 하부 절연막(115) 상에 상기 제1 영역(W1)으로부터 상기 제2 영역(W2)으로 연장된 금속 배선(125)이 제공될 수 있다. 그리고, 상기 금속 배선(125)은 상기 하부 절연막(115)을 관통하며 상기 하부 금속 패턴(110)과 전기적으로 접속할 수 있다. 상기 금속 배선(125)은 구리막일 수 있다.
본 발명에서, 상기 금속 배선(125)은 구리막에 한정하는 것은 아니다. 예를 들어, 상기 금속 배선(125)은 알루미늄막과 같은 금속막일 수도 있다.
상기 금속 배선(125)을 갖는 기판 상에 상부 절연막(130)이 제공될 수 있다. 상기 상부 절연막(130)은 상기 제2 영역(W2) 상에 위치하는 상기 금속 배선(125)을 개구시키는 제1 개구부(130a) 및 상기 제1 영역(W1) 상에 위치하는 상기 금속 배 선(125)을 개구시키는 제2 개구부(130b)를 구비할 수 있다.
상기 제1 개구부(130a)에 의해 노출된 상기 금속 배선(125) 상에 희생 패턴(135)이 제공된다. 상기 희생 패턴(135)은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함할 수 있다. 예를 들어, 상기 희생 패턴(135)은 도금된 아연막(Zn layer)일 수 있다. 상기 희생 패턴(135)은 음극화 보호(cathodic protection)의 희생 양극으로 작용한다. 즉, 상기 희생 패턴(135)은 희생 양극이 되고, 상기 금속 배선(125)은 보호되는 음극이 된다. 따라서, 상기 금속 배선(125)이 상기 제2 개구부(130b)에 의해 노출되는 공정단계에서 상기 금속 배선(125)은 부식되지 않고, 상기 희생 패턴(135)이 부식된다. 따라서, 전자 장치의 전기적 특성 저하를 방지할 수 있다.
상기 제2 개구부(130b)에 의해 노출된 상기 금속 배선(125) 상에 도전성 패턴(140)이 제공될 수 있다. 상기 도전성 패턴(140)은 금속 범프일 수 있다. 예를 들어, 상기 도전성 패턴(140)은 금 범프, 주석 범프 또는 솔더 범프일 수 있다.
한편, 상기 제2 영역(W2)이 절단 영역인 경우에, 상기 제2 영역(W2)을 절단하는 공정을 진행할 수 있다. 그 결과, 웨이퍼 레벨에서 패키지된 복수개의 싱글 칩 모듈들이 형성될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 인쇄회로기판 상에 회로를 구성하는 금속 배선과 접촉하여 음극화보호의 희생 양극으로 작용하는 희생 패턴을 형성함으로써, 금속 배선의 부식을 방지한다. 더 나아가, 본 발명은 반도체기판 상에 형성된 금속 배선의 부식을 방지하는 방법을 제시한다. 즉, 반도체기판 상에 형성된 금속 배선과 전기적으로 접속된 희생 패턴을 형성함으로써, 금속 배선의 부식을 방지할 수 있다.

Claims (21)

  1. 제 1 영역 및 제 2 영역을 갖는 기판을 준비하고,
    상기 기판 상에 상기 제1 영역으로부터 상기 제2 영역으로 연장된 금속 배선을 형성하고,
    상기 금속 배선을 갖는 기판 상에 절연막을 형성하고,
    상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제2 영역 상에 위치하여 상기 금속 배선의 부식방지를 위한 음극화 보호(cathodic protection)의 희생 양극(sacrificial anode)으로 작용하고,
    상기 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 형성하는 것을 포함하는 전자 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판은 반도체기판 또는 인쇄회로기판이되, 상기 인쇄회로기판은 강성 기판(rigid substrate) 또는 연성 기판(flexible substrate)인 것을 특징으로 하는 전자 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속 배선은 구리막으로 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하도록 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 희생 패턴은 상기 제2 영역 상의 상기 절연막을 관통하여 상기 금속 배선과 접촉하도록 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 개구부에 의해 노출된 상기 금속 배선 상에 도전성 패턴을 형성하는 것을 더 포함하되, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프로 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역인 것을 특징으로 하는 전자 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 영역이 절단 영역인 경우에,
    상기 제2 영역의 상기 기판을 절단하는 것을 더 포함하되, 상기 제2 영역의 상기 기판을 절단하면서 상기 희생 패턴은 제거되는 것을 특징으로 하는 전자 장치의 제조방법.
  9. 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 상기 제1 영역 상에 하부 금속 패턴을 형성하고,
    상기 하부 금속 패턴을 갖는 상기 반도체 기판 상에 상기 하부 금속 패턴을 노출시키는 비아 홀을 갖는 하부 절연막을 형성하고,
    상기 하부 절연막 상에 상기 비아 홀을 통하여 상기 하부 금속 패턴과 전기적으로 접속된 금속 배선을 형성하되, 상기 금속 배선은 상기 제1 영역으로부터 상기 제2 영역으로 연장되고,
    상기 금속 배선을 갖는 상기 반도체 기판 상에 상기 제2 영역 상의 상기 금속 배선을 노출시키는 제1 개구부를 갖는 상부 절연막을 형성하고,
    상기 제1 개구부에 의해 노출된 상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 금속 배선과 접촉하여 음극화 보호의 희생 양극으로 작용하고,
    상기 상부 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 제2 개구부를 형성하는 것을 포함하는 반도체 패키지의 제조방법.
  10. 제 9 항에 있어서,
    상기 금속 배선은 구리막으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 9 항에 있어서,
    상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 9 항에 있어서,
    상기 제2 개구부에 의해 노출된 상기 금속 배선 상에 도전성 패턴을 형성하는 것을 더 포함하되, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프인 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 9 항에 있어서,
    상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역인 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 제공되되, 상기 제1 영역으로부터 상기 제2 영역까지 연장된 금속 배선;
    상기 금속 배선을 갖는 기판 상에 제공되되, 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 갖는 절연막; 및
    상기 제2 영역 상의 상기 절연막을 관통하여 상기 금속 배선과 전기적으로 접속하되, 상기 금속 배선의 부식을 방지하기 위한 음극화 보호의 희생 양극으로 작용하는 희생 패턴을 포함하는 전자 장치(electronic device).
  15. 제 14 항에 있어서,
    상기 기판은 반도체기판 또는 인쇄회로기판이되, 상기 인쇄회로기판은 강성 기판(rigid substrate) 또는 연성 기판(flexible substrate)인 것을 특징으로 하는 전자 장치.
  16. 제 14 항에 있어서,
    상기 금속 배선은 구리막으로 이루어진 것을 특징으로 하는 전자 장치.
  17. 제 14 항에 있어서,
    상기 희생 패턴은 철 원소(Fe element), 아연 원소(Zn element), 알루미늄 원소(Al element), 니켈 원소(Ni element), 주석 원소(Sn element) 또는 납 원소(Pb element)를 포함하는 전자 장치.
  18. 제 14 항에 있어서,
    상기 희생 패턴은 도금된 금속막으로 이루어진 것을 특징으로 하는 전자 장치.
  19. 제 14 항에 있어서,
    상기 개구부에 의해 노출된 상기 금속 배선 상에 제공된 도전성 패턴을 더 포함하되, 상기 도전성 패턴은 금 범프, 주석 범프 또는 솔더 범프인 것을 특징으로 하는 전자 장치.
  20. 제 14 항에 있어서,
    상기 기판과 상기 금속 배선 사이에 제공된 하부 절연막; 및
    상기 하부 절연막과 상기 기판 사이에 제공되며 상기 금속 배선과 전기적으로 접속된 금속 패드를 더 포함하는 전자 장치.
  21. 제 14 항에 있어서,
    상기 제1 영역은 회로 영역이고, 상기 제2 영역은 더미 영역 또는 절단 영역인 것을 특징으로 하는 전자 장치.
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