KR100818116B1 - 반도체 패키지 - Google Patents

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KR100818116B1
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주식회사 하이닉스반도체
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Abstract

본 발명에 따른 반도체 패키지는, 상면에 다수의 본딩 패드가 구비되고, 제1비아홀 및 제2비아홀이 형성된 반도체 칩; 상기 제1비아홀 내에 형성된 수동 소자; 상기 제2비아홀 내에 형성된 비아 배선; 상기 반도체 칩의 상면에 일단부가 상기 본딩 패드와 연결됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제1배선; 상기 반도체 칩의 후면에 형성됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제2배선; 상기 제1배선 및 비아 배선을 포함한 반도체 칩의 상면에 상기 제1배선의 일부를 노출시키도록 형성된 제1보호막; 및 상기 제2배선 및 비아 배선을 포함한 반도체 칩의 하면에 상기 제2배선의 일부를 노출시키도록 형성된 제2보호막을 포함한다.

Description

반도체 패키지{Semiconductor package}
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 칩 102 : 본딩 패드
104 : 절연막 106a : 제1배선
106b : 제2배선 108a : 제1보호막
108b : 제2보호막 110 : 유전 물질
112 : 비아 배선 114 : 수동 소자
116 : 접속 단자 120 : 기판
122 : 접속 패드 150 : 솔더볼
180 : 캡핑막 H1 : 제1비아홀
H2 : 제2비아홀
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 반도체 칩의 내부에 수동 소자를 구비시킨 반도체 패키지에 관한 것이다.
노트북컴퓨터, 휴대전화, PDA(Personal Digital Assistant)등과 같은 전자제품의 경박단소화는 관련 부품들, 즉, 인쇄회로 기판(Printed Circuit Board : 이하 "PCB"라고 함)에 실장되는 반도체 패키지의 소형화가 요구되고 있다.
통상의 반도체 패키지는 적어도 하나 이상의 반도체 칩이 탑재된 형태를 가지며, 상기 반도체 패키지를 이용하여 특정의 전자 회로 세트를 구현하기 위해서는 상기 반도체 패키지 뿐만 아니라 특성 열화가 없는 신호의 전달에 필수적인 여러 가지 수동소자(Passives)들을 장착시켜야 한다. 수동소자로는 저항(Resistor, R), 인덕터(Inductor, L), 축전기(Capacitor, C)등이 있고, 이들은 통상 반도체 패키지가 장착되는 PCB 상에 장착된다.
그러나, 상기 신호 특성의 열화 방지 등에 필수적인 수동소자들이 PCB 상에 장착되기 때문에 PCB의 면적이 불필요하게 커지게 되는 문제가 있으며, 이러한 문제가 제품의 소형화를 저해시키는 요인으로 작용하게 된다. 또한, PCB 상에 수동소자를 직접 장착하기 때문에 신호선의 길이가 길어져 신호 전달의 지연이 발생하거나, 또는, 신호 전달 과정에서 노이즈가 삽입되는 문제가 있으며, 이러한 문제들로 인해 신호 특성의 근본적인 열화를 방지하는데 한계를 가질 수밖에 없다. 그리고, 일반적으로 회로에서 수동소자들이 차지하는 비중은 80%정도이며, 수동소자들이 인 쇄회로기판에서 차지하는 면적은 50% 정도가 된다.
따라서, 수동 소자는 전자기기의 가격, 크기, 신뢰성에 중대한 영향을 미친다.
이에 따라, 각각의 부품을 개별적으로 소형화시키는 방법 이외에 여러 가지 부품들을 집적시켜 하나의 모듈(Module)로 만들거나 또는 실장밀도를 향상시키기 위하여 수동 소자들을 다층인쇄회로 기판(Multi-layered printed circuit board)에 내장시키는 내장형 수동 소자(Embedded passives) 기술이 연구되고 있다.
내장형 수동 소자를 구현하기 위한 기술로는 수동 소자가 반도체 칩에 일체로 형성되는 SoC(System on Chip)와 기능성 소자가 패키지 형태로 내장되는 SiP(System in Package)가 있다.
그러나, 종래 기술에 따른 수동소자를 구비한 반도체 패키지는 반도체 패키지 내에 수동 소자를 형성하기 위하여 다중 금속 배선을 형성해야 하기 때문에 공정이 복잡할 뿐만 아니라 열에 의해 반도체 칩이 손상되는 문제가 있다.
본 발명은 반도체 칩의 내부에 수동 소자를 구비시킨 반도체 패키지를 제공한다. 또한, 본 발명은 수동 소자를 반도체 칩 내에 구비시키는 것에 의해 전기적 특성이 우수하고 소형화가 가능한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 상면에 다수의 본딩 패드가 구비되고, 제1비아홀 및 제2비아홀이 형성된 반도체 칩; 상기 제1비아홀 내에 형성된 수동 소자; 상기 제2비아홀 내에 형성된 비아 배선; 상기 반도체 칩의 상면에 일단부가 상기 본딩 패드와 연결됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제1배선; 상기 반도체 칩의 후면에 형성됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제2배선; 상기 제1배선 및 비아 배선을 포함한 반도체 칩의 상면에 상기 제1배선의 일부를 노출시키도록 형성된 제1보호막; 및 상기 제2배선 및 비아 배선을 포함한 반도체 칩의 하면에 상기 제2배선의 일부를 노출시키도록 형성된 제2보호막을 포함하는 것을 특징으로 한다.
상기 제2비아홀은 상기 제1비아홀의 외측에 형성된 것을 특징으로 한다.
상기 제1 및 제2배선과 비아 배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 수동 소자가 형성된 제1비아홀 및 비아 패턴이 형성된 제2비아홀은 적어도 하나 이상 형성된 것을 특징으로 한다.
상기 수동 소자는 유전물질 및 그 양측에 배치되는 배선으로 구성되는 것을 특징으로 한다.
상기 유전 물질은 각각 서로 다른 두께로 형성된 것을 특징으로 한다.
상기 유전 물질은 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 한다.
상기 제1보호막 내에 상기 제1배선과 콘택되도록 형성된 접속단자를 더 포함하는 것을 특징으로 한다.
상기 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 수동 소자, 비아 배선, 제1 및 제2배선과 제1 및 제2보호막이 포함된 반도체 칩이 부착되는 기판을 더 포함하는 것을 특징으로 한다.
상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 한다.
상기 반도체 칩의 상부에 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는, 적어도 둘 이상의 패키지 유닛이 스택된 반도체 패키지에 있어서, 상기 패키지 유닛은, 상면에 다수의 본딩 패드가 구비되고, 제1비아홀 및 제2비아홀이 형성된 반도체 칩; 상기 제1비아홀 내에 형성된 수동 소자; 상기 제2비아홀 내에 형성된 비아 배선; 상기 반도체 칩의 상면에 일단부가 상기 본딩 패드와 연결됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제1배선; 상기 반도체 칩의 후면에 형성됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제2배선; 상기 제1배선 및 비아 배선을 포함한 반도체 칩의 상면에 상기 제1배선의 일부를 노출시키도록 형성된 제1보호막; 상기 제2배선 및 비아 배선을 포함한 반도체 칩의 하면에 상기 제2배선의 일부를 노출시키도록 형성된 제2보호막; 및 상기 노출된 제1배선 및 제2배선 상에 형성된 접속 단자를 포함하는 것을 특징으로 한다.
상기 제2비아홀은 상기 제1비아홀의 외측에 형성된 것을 특징으로 한다.
상기 제1 및 제2배선, 비아 배선 및 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 수동 소자가 형성된 제1비아홀 및 비아 패턴이 형성된 제2비아홀은 적어도 하나 이상 형성된 것을 특징으로 한다.
상기 적어도 하나 이상의 제1비아홀에 형성된 수동 소자는 유전물질 및 그 양측에 배치되는 배선으로 구성되는 것을 특징으로 한다.
상기 유전 물질은 각각 서로 다른 두께로 형성된 것을 특징으로 한다.
상기 유전 물질은 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 한다.
상기 수동 소자, 비아 배선, 제1 및 제2배선, 제1 및 제2보호막과 접속 단자가 포함된 반도체 칩이 부착되는 기판을 더 포함하는 것을 특징으로 한다.
상기 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 한다.
상기 반도체 칩의 상부에 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 반도체 칩의 내부에 적어도 하나 비아홀을 형성하고, 상기 비아홀의 내부에 유전물질을 형성하며, 상기 비아홀이 매립되도록 상기 유전물질의 상하로 재배선을 형성하는 방법으로 수동 소자가 내장된 반도체 패키지를 형성한다.
이 경우, 본 발명은 다중 금속 배선 구조를 갖는 수동 소자를 형성하는 것을 대신하여 반도체 칩의 내부에 수동 소자를 형성함으로써, 공정을 단순화시킬 수 있음은 물론, 제조 과정에서 열에 의해 발생하는 반도체의 신뢰성 열화를 해결할 수 있다.
또한, 반도체 칩의 내부에 수동 소자를 형성함으로써 최적의 전기적인 신호 특성을 갖는 반도체 패키지를 구현할 수 있다.
이하에서는 본 발명에 따른 내장형 수동 소자를 구비한 반도체 패키지를 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 반도체 칩(100)은 상면 중앙부에 배열되는 다수의 본딩 패드(102)를 구비한다. 상기 반도체 칩(100)의 양측 가장자리에는 내부에 유전물질(110)을 포함하는 수동 소자(114)가 형성된 제1비아홀(H1)과 상기 제1비아홀(H1)의 외측에 형성되고 비아 패턴(112)이 형성된 제2비아홀(H2)을 갖는다. 상기 반도체 칩(100)의 상면에는 일단부가 상기 본딩 패드(102)와 연결됨과 아울러 상기 유전물질(110)의 상면과 연결되고 비아 배선(112)과 연결되는 제1배선(106a)이 구비되고, 하면에는 상기 유전물질(110)의 하면과 연결되고 비아 배선(112)과 연결되는 제2배선(106b)이 구비된다. 상기 제1 및 제2배선(106a, 106b)과 비아 배선(112)을 포함한 반도체 칩(100)의 상면 및 하면 상에는 상기 제1 및 제2배선(106a, 106b)의 상면 일부분을 노출시키는 제1 및 제2보호막(108a, 108b)이 각각 형성되고, 상기 제1 및 제2배선(106a, 106b)의 가장자리는 상기 제1 및 제2보호막(108a, 108b)에 의해 감싸진다.
미설명된 도면부호 104는 절연막을 나타낸다.
상기 제1 및 제2비아홀(H1, H2)은 각각 적어도 하나 이상 형성되며, 상기 수동 소자(114)는 상기 제1비아홀(H1) 중 적어도 하나 이상의 제1비아홀(H1) 내에 형성된다. 상기 수동 소자(114)는 제1비아홀(H1) 내부에 형성된 유전물질(110)과 그 상하면에 형성된 제1배선(106a) 물질 및 제2배선(106b) 물질을 포함한다. 상기 수동 소자(114)의 유전 물질(110)은 동일한 물질 또는 2가지 이상의 물질로 형성되거나 단일막 또는 적어도 둘 이상의 적층막으로 형성된다. 또한, 상기 유전 물질(110)은 각 제1비아홀(H1)들 내에 서로 동일한 두께 또는 다른 두께를 갖도록 형성된다.
상기 제1 및 제2배선(106a, 106b)과 비아 배선(112)은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나, 또는 이들의 합금으로 형성된다.
상기 반도체 칩(100) 상면의 상기 제1보호막(108a)으로 노출된 제1배선(104) 상에는 접속 단자(116)가 형성된다. 이에 따라, 상기 반도체 칩(100)은 상면에 접속 패드(122)가 구비된 기판(120) 상에 상기 접속 단자(116)와 상기 접속 패드(122)가 대응하도록 부착된다.
상기 기판(120)에 부착된 반도체 칩(100)의 상부에는 반도체 칩의 절연 및 보호를 위하여 캡핑막(180)이 형성되며, 기판(120)의 하면에는 솔더볼(150)이 부착된다.
아울러, 상기 캡핑막(180)을 대신하여 상기 반도체 칩을 감싸도록 상기 기판 상에 봉지부를 형성하여 반도체 패키지를 형성할 수 있다.
이와 같이, 본 발명은 반도체 칩의 내부에 수동 소자가 구비된 형태의 반도체 패키지를 형성함으로써, 더욱 소형화된 반도체 패키지를 구현할 수 있고, 제조 과정에서 열에 의해 발생하는 반도체 칩의 신뢰성 열화를 해결할 수 있으며, 최적의 전기적인 신호 특성을 갖는 반도체 패키지를 구현할 수 있다.
이하에서는 본 발명에 따른 반도체 패키지의 제조 방법을 도 2a 내지 도 2f를 참조하여 상세하게 설명하도록 한다.
도 2a를 참조하면, 중앙부에 다수의 본딩 패드(102)를 구비한 반도체 칩(100)의 양측 가장자리에 식각 공정을 진행하여 제1 및 제2비아홀(H1, H2) 영역에 일정한 깊이를 갖는 다수의 제1홈(T)을 형성한다. 상기 제1 및 제2비아홀(H1, H2) 영역은 각각 수동 소자 및 비아 패턴이 형성되는 영역이다. 상기 제2비아홀(H2) 영역은 상기 제1비아홀(H1) 영역의 외측에 배치되고, 상기 반도체 칩(100)은 각각 적어도 하나 이상의 제1 및 제2비아홀(H1, H2) 영역을 갖는다. 상기 제1 및 제2비아홀 영역의 도면 부호 H1, H2는 후속 공정으로 형성되는 제1 및 제2비아홀과 동일한 도면 부호로 사용한다. 미설명된 도면부호 204는 절연막을 나타낸다.
도 2b를 참조하면, 상기 제1홈(T1)들이 매립되도록 함과 아울러 상기 반도체 칩(100)의 상면에 일단부가 상기 본딩 패드(102)와 연결되도록 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 제1배선(106a)을 형성한다.
도 2c를 참조하면, 상기 제1배선(106a)을 포함한 상기 반도체 칩(100)의 상면에 상기 제1배선(106a)의 일부분을 노출시키는 제1보호막(108a)을 형성한다.
도 2d를 참조하면, 상기 반도체 칩(100)의 하면을 식각하여 상기 제1홈(T1) 내에 형성된 제1배선(106a)을 노출시키는 제2홈(T2)을 형성한다.
도 2e를 참조하면, 상기 제2홈(T2) 내에 상기 제1배선(106a)과 유전 물질(110)를 형성한다. 상기 유전 물질(110)은 단일막 또는 적어도 둘 이상의 적층막으로 형성한다. 아울러, 상기 유전 물질(110)은 상기 제1홈(T)과 제2홈(T)이 연결되어 구성되는각 제1비아홀(H1)들 내에 서로 동일한 두께 또는 다른 두께를 갖도록 형성한다.
상기 유전 물질(110)이 형성된 제1비아홀(H1) 영역과 제2비아홀(H2) 영역의 제2홈(H2) 내부가 매립되도록 상기 반도체 칩(100)의 하면에 제2배선(106b)을 형성한다. 이 결과, 상기 제1비아홀(H1) 내에는 제1배선 물질과 유전 물질 및 제2배선 물질로 이루어진 수동 소자(114)가 형성되고, 제2비아홀(H2) 내에는 제1 및 제2 배선 물질로 이루어진 비아 배선(112)이 형성된다. 상기 제2배선(106b)은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나의 물질 또는 이들의 합금으로 형성한다.
이어서, 상기 제2배선(106b)을 포함하는 반도체 칩(100)의 하면에 상기 제2배선(106b)의 일부분을 노출시키는 제2보호막(108b)을 형성한다.
도 2f를 참조하면, 상기 반도체 칩(100) 상면의 노출된 제1배선(106a) 부분에 접속 단자(116)을 형성하고, 상기 반도체 칩(100)을 접속 패드(122)를 구비한 기판(120) 상에 상기 접속 단자(116)와 접속 패드(122)가 대응하도록 부착한다. 상기 접속 단자(116)는 솔더 범프 또는 도전 핀 등으로 형성할 수 있다.
그런 다음, 상기 반도체 칩(100)의 하면 상에 캡핑막(180)를 형성한 후, 상기 기판(120)의 하면에 외부접속자로서 솔더볼(150)을 부착하여 본 발명에 따른 반도체 패키지의 제조를 완성한다.
전술한 본 발명에 따른 반도체 패키지의 제조 공정은 웨이퍼 레벨 또는 칩 레벨로 진행한다.
한편, 본 발명은 내부에 수동 소자가 형성된 반도체 칩을 패키지 유닛으로 하고, 적어도 둘 이상의 패키지 유닛을 스택하여 스택형 반도체 패키지를 형성할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 스택형 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 스택형 반도체 패키지는 적어도 둘 이상의 패키지 유닛(270)이 스택되어 구성된다. 상기 패키지 유닛(270)은 상기 패키지 유닛(270)은 상술한 도 2e에서와 같은 구조를 갖는 반도체 칩(200)에 상기 반도체 칩(200)의 노출된 제1 및 제2배선(206a, 206b)에 접속 단자(218)가 형성되어 구성된다.
자세하게, 상기 반도체 칩(200)의 내부에 다수의 수동 소자(214) 및 비아 배선(212)이 구비되고, 상기 반도체 칩(200)의 상하면에는 상기 수동 소자(214)와 연결되는 제1 및 제2배선(206a, 206b)이 배치된다. 상기 제1 및 제2배선(206a, 206b) 상에는 상기 제1 및 제2배선(206a, 206b)의 각 상면 일부분이 노출되도록 제1 및 제2보호막(208a, 208b)가 구비되고, 상기 노출된 제1 및 제2배선(206a, 206b)에는 접속 단자(216)가 배치된다.
상기 접속 단자(216)는 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된다.
상기 스택된 패키지 유닛(270)들은 상면에 상기 패키지 유닛(270)의 접속단자(216)와 대응하는 위치에 접속 패드(222)를 구비한 기판(220) 상에 스택된 최하부 패키지 유닛(270)의 접속 단자(216)와 상기 접속 패드(222)가 대응하도록 스택된다.
상기 기판(220)에 스택된 최상부 패키지 유닛(270)의 상부에는 상기 패키지 유닛의 절연 및 보호를 위하여 캡핑막(280)이 형성되며, 상기 기판(220)의 하면에는 솔더볼(250)이 부착된다.
아울러, 상기 스택된 패키지 유닛들을 보호하기 위하여 상기 패키지 유닛들을 덮도록 상기 기판 상에 봉지부를 형성할 수 있다.
상기 패키지 유닛을 구성하는 본딩 패드(202), 보호막(204), 수동 소자(210) 및 비아 배선(212), 제1 및 제2배선(206a, 206b) 및 제1 및 제2보호막(208a, 208b)은 상술한 도 1에서 상술된 반도체 칩의 구성과 동일하며, 여기서는 그 설명을 생략하도록 한다.
한편, 본 발명에 따른 스택형 반도체 패키지는 웨이퍼 레벨로 제조 공정이 진행되며, 상기 웨이퍼 레벨의 반도체 칩들을 스택한 후, 쏘잉 공정을 진행하여 형성하거나, 또는, 쏘잉 공정을 진행한 후, 절단된 반도체 칩들을 스택하여 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 반도체 패키지에 다중 금속 배선으로 이루어진 다층 구조를 갖는 수동 소자를 형성하는 것을 대신하여, 반도체 칩의 내부에 수동 소자를 형성함으로써 더욱 소형화된 반도체 패키지를 구현할 수 있고, 제조 과정에서 열에 의해 발생하는 반도체 칩의 신뢰성 열화를 해결할 수 있다.
또한, 본 발명은 반도체 칩의 내부에 수동 소자를 형성함으로써 최적의 전기적인 신호 특성을 갖는 반도체 패키지를 구현할 수 있다.

Claims (23)

  1. 상면에 다수의 본딩 패드가 구비되고, 제1비아홀 및 제2비아홀이 형성된 반도체 칩;
    상기 제1비아홀 내에 형성된 수동 소자;
    상기 제2비아홀 내에 형성된 비아 배선;
    상기 반도체 칩의 상면에 일단부가 상기 본딩 패드와 연결됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제1배선;
    상기 반도체 칩의 후면에 형성됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제2배선;
    상기 제1배선 및 비아 배선을 포함한 반도체 칩의 상면에 상기 제1배선의 일부를 노출시키도록 형성된 제1보호막; 및
    상기 제2배선 및 비아 배선을 포함한 반도체 칩의 하면에 상기 제2배선의 일부를 노출시키도록 형성된 제2보호막;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제2비아홀은 상기 제1비아홀의 외측에 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2배선과 비아 배선은 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 수동 소자가 형성된 제1비아홀 및 비아 패턴이 형성된 제2비아홀은 적어도 하나 이상 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 수동 소자는 유전물질 및 그 양측에 배치된 배선 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 유전 물질은 각각 서로 다른 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 유전 물질은 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1보호막 내에 상기 제1배선과 콘택되도록 형성된 접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 수동 소자, 비아 배선, 제1 및 제2배선과 제1 및 제2보호막이 포함된 반도체 칩이 부착되는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 반도체 칩의 상부에 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 적어도 둘 이상의 패키지 유닛이 스택된 반도체 패키지에 있어서,
    상기 패키지 유닛은,
    상면에 다수의 본딩 패드가 구비되고, 제1비아홀 및 제2비아홀이 형성된 반도체 칩;
    상기 제1비아홀 내에 형성된 수동 소자;
    상기 제2비아홀 내에 형성된 비아 배선;
    상기 반도체 칩의 상면에 일단부가 상기 본딩 패드와 연결됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제1배선;
    상기 반도체 칩의 후면에 형성됨과 아울러 상기 수동 소자 및 비아 배선과 연결되도록 형성된 제2배선;
    상기 제1배선 및 비아 배선을 포함한 반도체 칩의 상면에 상기 제1배선의 일부를 노출시키도록 형성된 제1보호막;
    상기 제2배선 및 비아 배선을 포함한 반도체 칩의 하면에 상기 제2배선의 일부를 노출시키도록 형성된 제2보호막; 및
    상기 노출된 제1배선 및 제2배선 상에 형성된 접속 단자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2비아홀은 상기 제1비아홀의 외측에 형성된 것을 특징으로 하는 반도 체 패키지.
  15. 제 13 항에 있어서,
    상기 제1 및 제2배선, 비아 배선 및 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 수동 소자가 형성된 제1비아홀 및 비아 패턴이 형성된 제2비아홀은 적어도 하나 이상 형성된 것을 특징으로 하는 반도체 패키지.
  17. 제 13 항에 있어서,
    상기 수동 소자는 유전물질 및 그 양측에 배치되는 배선으로 구성되는 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 유전 물질은 각각 서로 다른 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 유전 물질은 단일막 또는 적어도 둘 이상의 적층막으로 이루어진 것을 특징으로 하는 반도체 패키지.
  20. 제 13 항에 있어서,
    상기 수동 소자, 비아 배선, 제1 및 제2배선, 제1 및 제2보호막과 접속 단자가 포함된 반도체 칩이 부착되는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 13 항에 있어서,
    상기 접속 단자는 주석(Sn), 니켈(Ni), 구리(Cu), 금(Au) 및 알루미늄(Al) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  22. 제 20 항에 있어서,
    상기 기판의 하면에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제 20 항에 있어서,
    상기 반도체 칩의 상부에 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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