KR100871380B1 - 수동소자가 탑재된 반도체 패키지 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는, 중앙부 및 양측 가장자리부 각각에 다수의 제1 및 제2비아패턴이 형성되고, 상면에 상기 제1비아패턴과 제2비아패턴을 연결시키는 연결배선이 형성된 플레이트; 상기 연결배선을 포함한 플레이트의 상면에 형성된 다수의 수동소자; 상기 플레이트 하면에 부착되며, 상기 제1바아패턴들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아패턴들과 전기적으로 연결되는 다수의 본딩 패드를 갖는 반도체 칩; 및 상기 플레이트 하면의 각 제2비아패턴에 부착된 다수의 외부접속단자를 포함한다.

Description

수동소자가 탑재된 반도체 패키지{Semiconductor package loaded passive device}
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 스택 형태의 반도체 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 플레이트 102 : 제1비아 패턴
104 : 제2비아 패턴 106 : 연결배선
110 : 수동소자 112 : 제1금속 패턴
114 : 제2금속 패턴 116 : 절연막
118 : 캡핑막 120 : 반도체 칩
122 : 본딩 패드 130 : 범프
140 : 매립재 150 : 외부접속단자
H1 : 제1비아패턴 영역 H2 : 제2비아패턴 영역
T : 홈
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 반도체 칩의 열에 의한 열화를 방지함과 아울러 신뢰성 저하를 방지할 수 있는 수동소자가 탑재된 반도체 패키지에 관한 것이다.
노트북컴퓨터, 휴대전화, PDA(Personal Digital Assistant)등과 같은 전자제품의 경박단소화는 관련 부품들, 즉, 인쇄회로 기판(Printed Circuit Board : 이하 "PCB"라고 함)에 실장되는 반도체 패키지의 소형화가 요구되고 있다.
통상의 반도체 패키지는 적어도 하나 이상의 반도체 칩이 탑재된 형태를 가지며, 상기 반도체 패키지를 이용하여 특정의 전자 회로 세트를 구현하기 위해서는 상기 반도체 패키지 뿐만 아니라 특성 열화가 없는 신호의 전달에 필수적인 여러 가지 수동소자(Passives)들을 장착시켜야 한다. 수동소자로는 저항(Resistor, R), 인덕터(Inductor, L), 축전기(Capacitor, C)등이 있고, 이들은 통상 반도체 패키지가 장착되는 PCB 상에 장착된다.
그러나, 상기 신호 특성의 열화 방지 등에 필수적인 수동소자들이 PCB 상에 장착되기 때문에 PCB의 면적이 불필요하게 커지게 되는 문제가 있으며, 이러한 문제가 제품의 소형화를 저해시키는 요인으로 작용하게 된다. 또한, PCB 상에 수동소자를 직접 장착하기 때문에 신호선의 길이가 길어져 신호 전달의 지연이 발생하거나, 또는, 신호 전달 과정에서 노이즈가 삽입되는 문제가 있으며, 이러한 문제들로 인해 신호 특성의 근본적인 열화를 방지하는데 한계를 가질 수밖에 없다. 그리고, 일반적으로 회로에서 수동소자들이 차지하는 비중은 80%정도이며, 수동소자들이 인쇄회로기판에서 차지하는 면적은 50% 정도가 된다.
따라서, 수동소자는 전자기기의 가격, 크기, 신뢰성에 중대한 영향을 미친다. 이에, 각각의 부품을 개별적으로 소형화시키는 방법 이외에 여러 가지 부품들을 집적시켜 하나의 모듈(Module)로 만들거나 또는 실장밀도를 향상시키기 위하여 수동소자들을 다층인쇄회로 기판(Multi-layered printed circuit board)에 내장시키는 내장형 수동소자에 대한 기술이 연구되고 있다.
내장형 수동소자를 구현하기 위한 기술로는 수동소자가 반도체 칩에 일체로 형성되는 SoC(System on Chip)와 기능성 소자가 패키지 형태로 내장되는 SiP(System in Package)가 있다.
그러나, 웨이퍼 레벨에서 다층 금속 배선으로 이루어진 수동소자를 형성함에 있어서는, 얇은 두께를 가진 웨이퍼의 휨(Warpage)에 의해 상기 다층 금속 배선을 형성하는 공정이 까다로우며 반도체 칩의 열화가 발생한다.
또한, 다층인쇄회로 기판 상에 수동소자를 형성할 경우에는, 기판과 다층 금속 배선의 열팽창 계수(Coefficient Thermal Expansion : CTE)의 차이로 인하여 반도체 패키지의 신뢰성이 열화된다.
본 발명은 반도체 칩의 열에 의한 열화를 방지함과 아울러 신뢰성 저하를 방지할 수 있는 수동소자가 탑재된 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 중앙부 및 양측 가장자리부 각각에 다수의 제1 및 제2비아패턴이 형성되고, 상면에 상기 제1비아패턴과 제2비아패턴을 연결시키는 연결배선이 형성된 플레이트; 상기 연결배선을 포함한 플레이트의 상면에 형성된 다수의 수동소자; 상기 플레이트 하면에 부착되며, 상기 제1바아패턴들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아패턴들과 전기적으로 연결되는 다수의 본딩 패드를 갖는 반도체 칩; 및 상기 플레이트 하면의 각 제2비아패턴에 부착된 다수의 외부접속단자를 포함하는 것을 특징으로 한다.
상기 플레이트는 웨이퍼인 것을 특징으로 한다.
상기 제1 및 제2비아패턴은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 수동소자는 다수의 제1금속 패턴, 상기 금속 패턴들을 덮는 절연막 및 상기 제1금속 패턴과 대응하는 위치의 상기 절연막 상에 형성된 제2금속 패턴을 포함하는 것을 특징으로 한다.
상기 제2금속 패턴을 포함한 절연막 상에는 상기 제2금속 패턴을 덮도록 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
상기 플레이트의 제1비아패턴과 상기 반도체 칩의 본딩 패드는 범프에 의해 상호 전기적으로 연결된 것을 특징으로 한다.
상기 플레이트와 상기 반도체 칩 사이 공간에 형성된 매립재를 더 포함하는 것을 특징으로 한다.
상기 외부접속단자는 솔더볼인 것을 특징으로 한다.
상기 외부접속단자는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 패키지는, 적어도 둘 이상이 스택된 패키지 유닛을 포함하는 반도체 패키지에 있어서, 상기 패키지 유닛은, 중앙부 및 가장자리부 각각에 다수의 제1 및 제2비아패턴이 형성되고, 상면에 상기 제1비아패턴과 제2비아패턴을 연결시키는 연결배선이 형성된 플레이트; 상기 연결배선을 포함한 플레이트의 상면에 형성된 수동소자; 상기 제2비아패턴과 연결되는 상기 수동소자 내에 형성된 제3비아패턴; 상기 플레이트의 하면에 부착되고, 상기 플레이트 하면에 부착되며, 상기 제1바아패턴들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아패턴들과 전기적으로 연결되는 다수의 본딩 패드를 갖는 반도체 칩; 및 상기 웨이퍼 하면의 각 제2비아패턴에 부착된 다수의 외부접속단자를 포함하는 것을 특징으로 한다.
상기 플레이트는 웨이퍼인 것을 특징으로 한다.
상기 제1 내지 제3비아패턴은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 한다.
상기 수동소자는 다수의 제1금속 패턴, 상기 금속 패턴들을 덮는 절연막 및 상기 제1금속 패턴과 대응하는 위치의 상기 절연막 상에 형성된 제2금속 패턴을 포함하는 것을 특징으로 한다.
상기 제2금속 패턴을 포함한 절연막 상에는 상기 제2금속 패턴을 덮도록 형성된 캡핑막을 더 포함하는 것을 특징으로 한다.
상기 플레이트의 제1비아패턴과 상기 반도체 칩의 본딩 패드는 범프에 의해 상호 전기적으로 연결된 것을 특징으로 한다.
상기 플레이트와 상기 반도체 칩 사이 공간에 형성된 매립재를 더 포함하는 것을 특징으로 한다.
상기 외부접속단자는 솔더볼인 것을 특징으로 한다.
상기 외부접속단자는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 소자가 형성된 웨이퍼보다 두께운 두께를 갖는 웨이퍼로 이루어진 플레이트의 내부에 다수의 비아 패턴을 형성하고, 상기 플레이트의 상부에 수동소자를 형성하며, 이러한 플레이트의 하부에 반도체 칩을 부착하여 단품 형태 또는 스택된 형태의 반도체 패키지를 형성한다.
따라서, 본 발명은 종래보다 두꺼운 웨이퍼 상에 수동소자를 형성함으로써 종래 얇은 두께를 갖는 웨이퍼의 휨에 의해 발생하는 수동소자 형성 공정의 문제를 해결할 수 있고, 별도의 웨이퍼 상에 다층 금속 배선 및 캡핑막으로 이루어진 다층 구조를 갖는 수동소자를 형성함으로써 상기 수동소자를 형성하는 과정에서 열에 의해 반도체 칩이 받게되는 손상을 근본적으로 차단하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.
자세하게, 도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 플레이트(100)의 중앙부 및 양측 가장자리부 영역에 각각 다수의 제1 및 제2비아 패턴(102, 104)이 형성되어 있으며, 상기 플레이트(100)의 상면에는 상기 제1비아 패턴(102)과 제2비아 패턴(104)을 전기적으로 연결하는 연결 배선(106)이 형성되어 있다. 상기 플레이트(100)는 실리콘 웨이퍼를 포함한 다양한 종류의 웨이퍼로 이루어지며, 상기 제1 및 제2비아 패턴(102, 104)은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된다.
상기 플레이트(100)의 상면에는 상기 제1 및 제2비아 패턴(102, 104)과 전기적으로 연결되는 수동소자(110)가 형성된다. 상기 수동소자(110)는 상기 플레이트(100)의 상면에 형성된 다수의 제1금속 패턴(112)과 상기 제1금속 패턴(112)을 덮는 절연막(116) 및 상기 제1금속 패턴(114)과 대응하는 위치의 상기 절연막(116) 상에 형성된 제2금속 패턴(114)을 포함하여 구성된다. 상기 제2금속 패턴(114)을 포함한 절연막(116) 상에는 상기 제2금속 패턴(114)을 절연 및 보호하기 위해 상기 제2금속 패턴(114)을 덮도록 캡핑막(118)이 형성된다.
상기 플레이트(100)의 하부에는 상기 제1비아 패턴(102)들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아 패턴(102)들과 전기적으로 연결되는 다수의 본딩 패드(122)를 갖는 반도체 칩(120)이 부착되어 전기적 및 물리적으로 연결된다. 상기 제1비아 패턴(102)과 상기 반도체 칩(120)의 본딩 패드(122)는 범프(130)를 통하여 연결되며, 상기 본딩 패드(122)는 재배선되어 형성된다. 상기 플레이트(100)와 상기 반도체 칩(120) 사이에는 조인트 부를 보호하기 위하여 매립재(140)가 형성된다.
상기 플레이트(100)의 하부에는 상기 제2비아 패턴(104)과 전기적 및 물리적으로 연결되는 외부접속단자(150)가 부착된다. 바람직하게, 상기 외부접속단자(150)는 솔더볼이다. 상기 외부접속단자(150)는 상기 수동소자(110) 및 반도체 칩(120)을 포함하는 플레이트(100)를 외부회로에 실장하기 위하여 부착된다. 따라서, 상기 외부접속단자(150)는 상기 플레이트(100)의 하면으로부터 상기 반도체 칩(120) 하면까지의 높이보다 높은 높이를 갖는 크기로, 즉, 상기 반도체 칩(120)의 하면보다 돌출되는 높이로 구비된다.
이와 같은, 본 발명에 따른 반도체 패키지는 플레이트의 상부에 수동소자를 형성하고 하부에 반도체 칩을 부착하여 구현함으로써, 종래 소자가 형성된 얇은 두께를 갖는 웨이퍼의 휨에 의해 발생하는 수동소자 형성 공정의 문제를 해결할 수 있다. 또한, 기판을 대신하여 웨이퍼 상에 다층 금속 배선으로 이루어진 수동소자를 형성함으로써 상기 수동소자의 형성 과정에서 열에 의해 발생하는 반도체 칩의 열화를 해결할 수 있다.
이하에서는 본 발명에 따른 반도체 패키지의 제조 방법을 2a 내지 도 2f를 참조하여 상세하게 설명하도록 한다.
도 2a를 참조하면, 실리콘 웨이퍼를 포함한 다양한 종류의 웨이퍼로 이루어진 플레이트(100)를 마련한 후, 상기 플레이트(100)의 제1 및 제2비아 패턴 영역(H1, H2)에 상기 플레이트(100)가 관통되지 않는 깊이로 다수개의 홈(T)을 형성한다. 상기 제1 및 제2비아 패턴 영역(H1, H2)은 각각 상기 플레이트(100)의 중앙부 및 양측 가장자리부에 배치된다.
도 2b를 참조하면, 상기 홈(T)의 내부를 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 매립하여 제1 및 제2비아 패턴(102, 104)을 각각 형성한다. 상기 금속 물질은 스퍼터링 공정, 전해도금 및 무전해도금 공정 중 어느 하나의 공정으로 형성한다.
상기 제1 및 제2비아 패턴(102, 104)을 포함한 상기 플레이트(100)의 상면에 금속막을 형성한 후, 이를 패터닝하여 상기 플레이트(100)의 상면에 대응하는 제1비아 패턴(102)과 제2비아 패턴(104)을 개별적으로 상호 연결시키는 연결 배선(106)을 형성함과 아울러 수동소자를 형성하기 위한 제1금속 패턴(112)을 형성한다. 그런 다음, 상기 제1금속 패턴(112)을 덮도록 유전물질로 이루어진 절연막(116)을 형성한다.
도 2c를 참조하면, 상기 절연막(116) 상에 금속막을 형성한 후, 이를 패터닝하여 상기 제1금속 패턴(112)과 대응하는 위치의 상기 절연막(116) 부분 상에 제2금속 패턴(114)을 형성하여 상기 제1 및 제2금속 패턴(112, 114)과 절연막(116)을 포함하는 수동소자(110)를 형성한다. 상기 연결 배선(106)과 제1 및 제2금속 패턴(112, 114)용 금속막은 스퍼터링 또는 전해도금 공정을 이용하여 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성한다.
이어서, 상기 제2금속 패턴(114)을 외부로부터 보호하기 위하여, 상기 제2금속 패턴(114)을 포함한 절연막(116) 상에 캡핑막(118)을 형성한다.
도 2d를 참조하면, 그라인딩 공정 및 식각 공정 중 적어도 어느 하나의 공정을 이용하여 상기 플레이트(100)의 내부에 형성된 상기 제1비아 패턴(102)과 제2비 아 패턴(104)이 노출되도록 상기 플레이트(100)의 하면을 제거한다. 이때, 상기 플레이트(100) 하면의 제거는, 바람직하게, 제1 및 제2비아 패턴(102, 104)의 저면이 상기 플레이트(100) 하면으로부터 소정 길이만큼 돌출되도록 수행한다.
도 2e를 참조하면, 상기 플레이트(100)의 하면에 상기 노출된 제1비아 패턴(102)과 대응하도록 상면에 재배선된 본딩 패드(122)가 구비된 반도체 칩(120)을 부착한다. 이때, 상기 반도체 칩(120)은 상기 본딩 패드(122)에 형성된 범프(130)를 매개로 상기 제1비아 패턴(102)에 부착된다.
도 2f를 참조하면, 상기 플레이트(100)와 상기 반도체 칩(120) 사이에 상기 범프(130)를 매개로 형성된 조인트 부를 보호하기 위한 매립재(140)를 충진시킨다.
그런 다음, 상기 플레이트(100)의 제2비아 패턴(104)에 외부접속단자(150), 바람직하게, 솔더볼을 부착하여 본 발명의 실시예에 따른 수동소자를 구비한 반도체 패키지의 제조를 완성한다. 상기 외부접속단자(150)는 외부회로에의 실장 수단으로서, 상기 플레이트(100)의 하면로부터 상기 반도체 칩(120)의 하면까지의 높이보다 높은 높이를 갖는 크기를 갖도록 한다.
한편, 전술한 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은, 바람직하게, 웨이퍼 레벨의 플레이트를 사용하여 진행하며, 최종적으로 칩 레벨로 쏘잉하여 다수개의 반도체 패키지를 얻는다.
전술한, 본 발명의 실시예는 단품 형태로 반도체 패키지를 구현하였으나, 본 발명의 다른 실시예로서 전술한 구조의 패키지 유닛을 적어도 둘 이상 스택하여 스택 형태의 반도체 패키지로도 구현할 수 있다.
자세하게, 도 3은 본 발명의 다른 실시예에 따른 스택 형태의 반도체 패키지를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 적어도 둘 이상의 패키지 유닛(260)을 스택하여 형성되며, 상기 패키지 유닛(260)은 다음과 같이 구성된다.
상기 패키지 유닛(260)은 상술한 도 2f에서와 같은 구조에서의 수동소자(210), 즉, 상기 제2비아 패턴(204)과 대응하는 위치의 절연막(216) 및 캡핑막(218)을 관통하는 제3비아 패턴(208)이 형성되어 구성된다.
자세하게, 내부에 제1 및 제2비아 패턴(202, 204)이 형성된 플레이트(200)의 상면에 상기 제1 및 제2비아 패턴(202, 204)을 연결하는 연결 배선(206)과 제1 및 제2금속 패턴(212, 214)과 절연막(216)으로 이루어진 수동소자(210)가 구비되고, 상기 절연막(216) 및 캡핑막(218)을 관통하도록 제2비아 패턴(204)과 대응하는 위치에 제3비아 패턴(208)이 구비된다. 상기 제1비아 패턴(202)의 하부에는 범프(230)를 매개로 다수의 본딩 패드(222)를 구비한 반도체 칩(220)이 부착되고, 상기 제1비아 패턴(204)의 하부에는 외부접속단자(250)가 부착된다.
상기 스택된 상부 패키지 유닛(260)의 외부접속단자(250)는 하부 패키지 유닛(260)의 제3비아 패턴(208) 상에 부착되어 스택된 패키지 유닛(260)들간 전기적 및 물리적 연결을 이룬다. 상기 제3비아 패턴(208)은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된다.
상기 스택된 패키지 유닛을 구성하는 제1 및 제2비아 패턴(202, 204), 제1 및 제2금속 패턴(212, 214), 연결 배선(216), 절연막(216), 수동소자(210), 캡핑막(218), 반도체 칩(220), 매립재(240) 및 외부접속단자(250)는 도 1에서 상술된 구성과 동일하며, 패키지 유닛을 제조하는 방법도 동일하다.
한편, 본 발명에 따른 스택된 반도체 패키지는 웨이퍼 레벨에서 제조되는 패키지 유닛을 상기 웨이퍼 레벨에서 스택한 후, 쏘잉 공정을 진행하여 형성하거나, 또는, 쏘잉 공정을 진행한 후, 절단된 패키지 유닛들을 스택하여 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 소자가 형성된 웨이퍼보다 두께운 두께를 갖는 웨이퍼로 이루어진 플레이트의 내부에 다수의 비아 패턴을 형성하고, 상기 플레이트의 상부에 수동소자를 형성하며, 하부에 반도체 칩을 부착하여 단품 형태 또는 스택된 형태의 반도체 패키지를 형성함으로써 종래 얇은 두께를 갖는 웨이퍼의 휨에 의해 발생하는 수동소자 형성 공정의 문제를 해결할 수 있다.
또한, 별도의 웨이퍼 상에 다층 금속 배선 및 캡핑막으로 이루어진 다층 구조를 갖는 수동소자를 형성함으로써 상기 수동소자를 형성하는 과정에서 열에 의해 반도체 칩이 받게되는 손상을 근본적으로 차단하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.

Claims (18)

  1. 중앙부 및 양측 가장자리부 각각에 다수의 제1 및 제2비아패턴이 형성되고, 상면에 상기 제1비아패턴과 제2비아패턴을 연결시키는 연결배선이 형성된 플레이트;
    상기 연결배선을 포함한 플레이트의 상면에 형성된 다수의 수동소자;
    상기 플레이트 하면에 부착되며, 상기 제1바아패턴들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아패턴들과 전기적으로 연결되는 다수의 본딩 패드를 갖는 반도체 칩; 및
    상기 플레이트 하면의 각 제2비아패턴에 부착된 다수의 외부접속단자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 플레이트는 웨이퍼인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 및 제2비아패턴은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 수동소자는 다수의 제1금속 패턴, 상기 금속 패턴들을 덮는 절연막 및 상기 제1금속 패턴과 대응하는 위치의 상기 절연막 상에 형성된 제2금속 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제2금속 패턴을 포함한 절연막 상에는 상기 제2금속 패턴을 덮도록 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 플레이트의 제1비아패턴과 상기 반도체 칩의 본딩 패드는 범프에 의해 상호 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 플레이트와 상기 반도체 칩 사이 공간에 형성된 매립재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 외부접속단자는 솔더볼인 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 외부접속단자는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 하는 반도체 패키지.
  10. 적어도 둘 이상이 스택된 패키지 유닛을 포함하는 반도체 패키지에 있어서,
    상기 패키지 유닛은,
    중앙부 및 가장자리부 각각에 다수의 제1 및 제2비아패턴이 형성되고, 상면에 상기 제1비아패턴과 제2비아패턴을 연결시키는 연결배선이 형성된 플레이트;
    상기 연결배선을 포함한 플레이트의 상면에 형성된 수동소자;
    상기 제2비아패턴과 연결되는 상기 수동소자 내에 형성된 제3비아패턴;
    상기 플레이트 하면에 부착되며, 상기 제1바아패턴들과 대응하는 위치에 배치되도록 구비되어 상기 제1비아패턴들과 전기적으로 연결되는 다수의 본딩 패드를 갖는 반도체 칩; 및
    상기 웨이퍼 하면의 각 제2비아패턴에 부착된 다수의 외부접속단자;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 플레이트는 웨이퍼인 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제1 내지 제3비아패턴은 주석(Sn), 니켈(Ni), 알루미늄(Al), 구리(Cu) 및 금(Au) 중 어느 하나 또는 이들의 합금으로 형성된 것을 특징으로 하는 반도체 패키지.
  13. 제 10 항에 있어서,
    상기 수동소자는 다수의 제1금속 패턴, 상기 금속 패턴들을 덮는 절연막 및 상기 제1금속 패턴과 대응하는 위치의 상기 절연막 상에 형성된 제2금속 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2금속 패턴을 포함한 절연막 상에는 상기 제2금속 패턴을 덮도록 형성된 캡핑막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 10 항에 있어서,
    상기 플레이트의 제1비아패턴과 상기 반도체 칩의 본딩 패드는 범프에 의해 상호 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  16. 제 10 항에 있어서,
    상기 플레이트와 상기 반도체 칩 사이 공간에 형성된 매립재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제 10 항에 있어서,
    상기 외부접속단자는 솔더볼인 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 외부접속단자는 상기 반도체 칩의 하면보다 돌출되도록 형성된 것을 특징으로 하는 반도체 패키지.
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