KR100762423B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR100762423B1
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semiconductor
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forming
bump electrode
semiconductor chip
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이계남
박영진
양현규
김유란
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박영진
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 형성된 금속 패드 및 상기 금속 패드와 연결되도록 형성된 범프 전극을 포함하는 반도체 칩; 및 상기 범프 전극의 상면을 제외한 상기 반도체 칩의 전면에 형성된 패시베이션막을 포함함으로써 종래의 플립칩 본딩 방식의 에폭시 언더필 공정의 어려움, 몰딩 컴파운드 공정 및 솔더 볼 공정의 적용에 따른 공정 복잡성 및 고비용 문제등을 해결할 수 있고, 종래의 웨이퍼 레벨 패키지의 반도체 칩 측면 부위에 패시베이션막이 형성되지 않아 발생되는 반도체 칩 측면부의 손상을 방지할 수 있는 반도체 패키지 및 그 제조 방법이 제시된다.
패키지, 패시베이션, 칩 스케일 패키지(CSP)

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of manufacturing the same}
도 1은 종래의 와이어 본딩 방법을 이용한 볼 그리드 어레이 패키지의 단면도.
도 2는 종래의 플립 칩 본딩 방법을 이용한 볼 그리드 어레이 패키지의 단면도.
도 3은 종래의 웨이퍼 레벨 패키지의 단면도.
도 4(a) 내지 도 4(d)는 본 발명의 일 실시 예에 따른 반도체 패키지 제조 방법을 설명하기 위해 순서적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
40 : 반도체 칩 41 : 반도체 기판
42 : 패드 전극 43 : 복합 절연 보호막(산화막+질화막)
44 : 확산 방지막 45 : 범프 전극
46 : 커버 테이프 47 : 패시베이션막
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 패시베이션막을 미세 공간 및 미세 크기의 반도체 칩 전체적으로 형성할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
현재, 전자기기와 정보기기는 고기능화, 고속화 및 메모리 용량의 대용량화 의 추세에 있다. 이러한 추세에 맞추어 반도체 메모리용 집적회로가 고집적화되고 반도체 칩의 사이즈가 증대되며 입출력 핀이 다핀화되고 있다. 또한, 전자기기와 정보기기가 소형화 및 경량화의 추세에 있으므로 반도체 칩 패키지의 경박단소화 및 다핀화에 대한 요구가 급속히 확대되고 있다. 그러나, 소형의 반도체 소자가 많은 입출력 핀을 가지게 되면 반도체 패키지의 리드 피치가 너무 작아져서 패키지의 리드가 외부의 충격에 약해지고, 전기적인 기생변수로 인한 칩의 성능 저하도 발생하며, 패키지의 취급에 세심한 주의가 필요하다는 문제점이 생긴다.
이러한 요구에 따라 최근 반도체 칩을 최소한의 공간상에 패키징하는 볼 그리드 어레이(Ball Grid Array) 패키지, 칩 스케일 패키지 등이 등장하게 되었으며, 이러한 패키지는 와이어 본딩(Wire Bonding), 탭(TAB, Tape Automated Bonding) 및 플립칩 본딩(Flip-Chip Bonding) 등의 다양한 전기적 접속 방법으로 실장된다.
볼 그리드 어레이(Ball Grid Array; BGA) 패키지는 핀 그리드 어레이(Pin Grid Array; PGA)에서 리드의 길이가 길기 때문에 발생할 수 있는 유도성 성분에 의한 부정적 요소를 배제하면서 입출력 핀의 효율성이라는 장점을 취할 수 있는 새로운 형태의 패키지로서 많은 수의 리드가 필요한 소자에 적합하다.
볼 그리드 어레이 패키지는 기존의 리드 프레임을 대신하여 인쇄회로기판(PCB)을 사용함으로써 조립 공정에서 볼배치(ball placement) 공정 하나로 트리밍/포밍(trimming/forming)과 도금(plating) 공정을 대체할 수 있다.
도 1은 종래의 와이어 본딩 방법을 이용한 볼 그리드 어레이 패키지를 설명하기 위한 반도체 패키지의 단면도이다. 상부에 구리등을 이용한 배선(도시안됨)이 형성된 PCB 등과 같이 기판(11) 상부에 웨이퍼 프로세서에 의해 원하는 회로 소자가 형성된 반도체 칩(12)이 장착된다. 기판(11) 상부의 소정 부위에는 반도체 칩(12)과 일정 간격 이격되어 복수의 패드(13)가 형성되고, 반도체 칩(12) 상부의 소정 부위에는 서로 소정 간격 이격되어 복수의 범프(bump) 전극(14)이 형성된다. 패드(13)와 범프 전극(14)은 본딩 와이어(15)에 의해 전기적으로 연결된다. 그리고, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 등의 봉지 수지(16)가 반도체 칩(12)과 본딩 와이어(15) 등을 외부 환경으로부터 보호하기 위해 충진된다. 또한, 기판(11)에는 다수의 홀(17)이 형성되고, 그 홀이 전도성 물질로 매립된다. 전도성 물질이 매립된 홀(17)에 솔더 볼(solder ball)(18)이 전기적으로 연결된다. 솔더 볼(18)은 반도체 칩(12)과 전도성 물질이 매립된 홀(17)을 통해 전기적으로 연결되어 외부의 전기적 신호가 반도체 칩(12)으로 들어가거나 반도체 칩(12)에서 나온 데이터들이 솔더 볼(18)을 통해 외부로 출력될 수 있다. 특히 솔더 볼(18)을 전원 전압 단자나 접지 전원 단자로 사용하면, 전기적 연결 거리가 짧기 때문에 인덕턴스와 저항을 줄일 수 있다. 솔더 볼(18)은 또한 반도체 소자(12)에서 발생한 열을 외부로 방출하는 역할도 한다.
그러나, 상기와 같은 와이어 본딩을 이용한 볼 그리드 어레이 패키지는 제품의 신뢰성이 취약하고, 제품의 휨(warpage) 불량이나 솔더 볼(solder ball)의 평탄도(coplanarity) 불량으로 인하여 실장에 다소 어려움을 갖고 있다. 따라서, 고속, 고기능, 고밀도 실장에 효과적이지 못하다.
한편, 고속, 고기능, 고밀도 실장에 가장 효과적인 방법은 플립칩 본딩이며, 플립칩 본딩은 반도체 칩에 배치된 전극과 기판의 접속단자를 직접 연결시키는 방식이다.
도 2는 종래의 플립칩 본딩(Flip Chip Bonding) 방법을 이용한 볼 그리드 어레이 패키지를 설명하기 위한 반도체 패키지의 단면도이다.
도 2를 참조하면, 상부에 구리등을 이용한 배선(도시안됨)이 형성된 PCB를 포함한 기판(21) 상부에 반도체 칩(22)이 장착된다. 반도체 칩(22)은 서로 소정 간격 이격된 복수의 범프 전극(23)에 의해 기판(21)과 전기적으로 연결된다. 그리고, 범프 전극(23)에 의해 생성된 기판(21)과 반도체 칩(22) 사이의 공간에 에폭시 수지등을 충진한 언더필층(24)을 형성한다. 이에 의해 기판(21)과 반도체 칩(22)이 떨어지지 않도록 접착되며, 언더필층(24)은 범프 전극(23)의 측면에도 형성된다. 또한, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 등의 봉지 수지(25)가 반도체 칩(22)등을 외부 환경으로부터 보호하기 위해 충진된다. 그리고, 기판(21)에는 다수의 홀(26)이 형성되고, 그 홀이 전도성 물질로 매립된다. 전도성 물질이 매립된 홀(26)에 솔더 볼(solder ball)(27)이 전기적으로 연결된다.
상기와 같은 플립칩 본딩은 기존의 와이어 본딩만큼의 공간을 절약할 수 있어 작은 패키지의 제조가 가능하다. 따라서, 고성능이 요구되는 하이엔드 제품과 패키지 비용 최소화등의 최소 배선폭이 요구되는 제품에 주로 적용되고 있다.
이러한 플립칩 본딩 기술은 그러나, 범프 전극이 형성된 기판에 반도체 칩을 부착한 후 기판과 반도체 칩 사이의 공간을 채우는 언더필(Epoxy Underfill) 공정의 어려움이 있다. 그리고, 언더필 공정을 적용할 때 스냅 큐어(Snap Cure) 재료를 이용하더라도 공정 시간 및 경화 시간을 줄이는데 한계가 있다. 또한, 기판위에서 몰딩 컴파운드 공정을 실시함으로써 초기 개별 소자 크기로의 스케일링(Scaling)에 한계가 있다. 이에 더하여, 칩 스케일 패키지(Chip Scale Package; CSP) 유지 및 전기적 배선 연결을 위해 기판 후면에 홀 및 솔더 볼 공정을 적용함에 따라 공정이 복잡해지게 된다.
이러한 볼 그리드 어레이 패키지의 문제점을 해결하기 위해 웨이퍼 레벨 패키지(wafer level package)에 대한 관심이 증대되고 있다. 웨이퍼 레벨 패키지는 웨이퍼에서 잘라낸 칩 하나하나를 패키지하는 기존 방식과는 다르게 칩이 분리되지 않은 웨이퍼 상에서 조립까지 끝마치는 반도체 패키지 기술이다. 즉, 기존의 패키지 방식은 가공이 끝난 웨이퍼에서 칩을 잘라낸 후, 잘라낸 칩들의 각각을 작은 기 판에 부착시키고, 배선을 연결한 후에 몰딩하는 방식이었다. 그러나, 웨이퍼 레벨 패키지 방식은 도 3(a)에 도시된 바와 같이 소정의 소자 구조물이 형성된 반도체 기판(31)의 후면을 그라인딩(grinding)한 후 상부의 전면에 패시베이션막(33)을 형성하고, 범프 전극(32)이 형성되어야 할 영역의 패시베이션막(33)을 제거한 후 그 부분에 범프 전극(32)을 형성하고, 반도체 기판(31)의 후면을 플라스틱으로 몰딩한 다음 도 3(b)에 도시된 바와 같이 반도체 기판(31)을 소정 단위로 절단(sawing)하여 개별 반도체 칩(30)을 완성한다.
이와 같은 웨이퍼 레벨 패키지 기법은 배선 연결, 플라스틱 패키지와 같은 반도체 조립 과정이 단축되며, 더욱이 기존의 반도체 조립에 쓰이던 플라스틱, 회로 기판, 배선 연결용 와이어 등도 필요없어 대폭적인 원가 절감을 실현할 수 있다. 특히 칩과 동일한 크기의 패키지 제조가 가능하여 반도체 소자의 소형화를 위해 적용돼 왔던 기존의 칩 스케일 패키지(Chip Scale Package; CSP) 방식의 패키지보다 패키지 크기를 줄일 수 있다. 이로써 동일 면적의 메모리모듈에 보다 많은 칩의 탑재가 가능해져 대용량 메모리 모듈 제작이 한층 손쉬워 진다.
그러나, 웨이퍼를 개별 반도체 칩 단위로 절단 후 패시베이션막(33)이 개별 반도체 칩(30)의 측면에는 형성되지 않기 때문에 반도체 칩(30)의 측면부(A)는 노출될 수 밖에 없다. 이로 인해 반도체 칩(30)의 측면부(A)의 손상은 방지할 수 없다.
본 발명의 목적은 종래의 플립칩 본딩 방식의 에폭시 언더필 공정의 어려움, 몰딩 컴파운드 공정 및 솔더 볼 공정의 적용에 따른 공정 복잡성 및 고비용 문제등을 해결할 수 있는 새로운 반도체 CSP 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 종래의 웨이퍼 레벨 패키지(Wafer Level Package; WLP)의 반도체 칩 측면 부위에 패시베이션막이 형성되지 않아 발생되는 반도체 칩 측면부의 손상을 방지할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 패키지는 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 형성된 금속 패드 및 상기 금속 패드와 연결되도록 형성된 범프 전극을 포함하는 반도체 칩; 및 상기 범프 전극의 상면을 제외한 상기 반도체 칩의 전면에 형성된 패시베이션막을 포함한다.
상기 금속 패드 사이의 상기 반도체 기판 상부에 형성된 복합 절연 보호막; 및 상기 복합 절연 보호막 내에 형성된 금속 배선을 더 포함한다.
상기 패시베이션막은 상기 범프 전극의 상면을 제외한 상기 반도체 칩의 상면, 이면 및 측면에 모두 형성된다.
본 발명의 일 실시 예에 따른 반도체 패키지 제조 방법은 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 금속 패드를 형성하는 단계; 상기 금속 패드가 노출되도록 전체 구조 상부에 복합 절연 보호막을 형성하는 단계; 상기 금속 패드와 연결되도록 범프 전극을 형성하는 단계; 상기 반도체 기판을 절단하여 개별 반도체 칩을 형성하는 단계; 상기 범프 전극 상부를 소정의 물질로 테이핑한 후 상기 반도체 칩의 상면, 이면 및 측면을 포함한 전체 구조에 패시베이션막을 형성하는 단계; 및 상기 범프 전극 상부의 테이핑 물질을 제거하는 단계를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법은 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 금속 패드를 형성하는 단계; 상기 금속 패드가 노출되도록 전체 구조 상부에 제 1 복합 절연 보호막을 형성하는 단계; 상기 금속 패드와 연결되도록 상기 제 1 복합 절연 보호막 상부의 소정 영역에 금속 배선을 형성하는 단계; 상기 금속 배선이 노출되도록 전체 구조 상부에 제 2 복합 절연 보호막을 형성하는 단계; 상기 금속 배선과 연결되도록 범프 전극을 형성하는 단계; 상기 반도체 기판을 절단하여 개별 반도체 칩을 형성하는 단계; 상기 범프 전극 상부를 소정의 물질로 테이핑한 후 상기 반도체 칩의 상면, 이면 및 측면을 포함한 전체 구조에 패시베이션막을 형성하는 단계; 및 상기 범프 전극 상부의 테이핑 물질을 제거하는 단계를 포함한다.
상기 범프 전극을 형성하기 이전에 확산 방지막을 형성하는 단계를 더 포함하며, 상기 확산 방지막은 탄탈륨 나이트라이드(TaN) 및 탄탈륨(Ta)의 적층, 티타늄 나이트라이드(TiN) 및 티타늄(Ti)의 적층, 티타늄 텅스텐(TiW)의 단일층, 금(Au) 및 티타늄 텅스텐(TiW)의 적층, 구리(Cu) 및 티타늄 텅스텐(TiW)의 적층 중 에서 어느 하나 또는 그 이상을 이용하여 형성한다.
상기 범프 전극은 단일층의 주석(Sn), 구리(Cu)와 주석(Sn)의 적층, 구리(Cu)와 금속 합금의 적층, 크롬(Cr)과 금속 합금 및 구리(Cu)의 적층, 티타늄 텅스텐(TiW)과 구리(Cu)의 적층, 금속 합금과 구리(Cu)와 주석(Sn)의 적층 중에서 어느 하나를 이용하여 형성하거나 구리(Cu), 주석(Sn), 납(Pb), 크롬(Cr), 티타늄(Ti), 티타늄 텅스텐(TiW), 니켈(Ni), 바나듐(V) 등의 금속 원소가 하나 또는 그 이상 혼합된 금속 합금을 이용하여 형성하며, 상기 범프 전극은 전기 도금 공정 및 스크린 프린팅 공정을 실시하여 형성한다. 또한, 상기 전기 도금 및 상기 스크린 프린팅 공정을 실시한 후 리플로우 공정을 더 실시한다.
그리고, 상기 패시베이션막은 폴리마이드(polymide) 또는 파릴렌(Parylene)을 포함하는 폴리머계 물질 또는 유전율, 내습성 및 열전도성이 높은 유기물 또는 무기물의 절연성 물질을 이용하여 형성하며, 상기 반도체 칩의 동작 조건에 따라 그 두께를 조절하여 형성하고, 플라즈마 방전, 진공 증착 방법 또는 습식 흡착법을 이용하여 형성한다.
한편, 상기 범프 전극 상부를 테이핑하는 소정의 물질은 커버 테이프를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4(a) 내지 도 4(d)는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 패키지의 단면도이다.
도 4(a)를 참조하면, 반도체 소자를 제조하기 위한 소정의 소자용 구조물 형성이 완료된 반도체 기판(41) 상부에 금속 패드(42)를 형성한다. 금속 패드(42)는 예컨데 알루미늄(Al) 또는 구리(Cu)를 이용하여 형성하며, 서로 소정 간격 이격되도록 복수로 형성한다. 그리고, 전체 구조 상부에 복합 절연 보호막(43)을 형성한 후 금속 패드(42)의 소정 영역이 노출되도록 복합 절연 보호막(43)을 식각한다. 복합 절연 보호막(43)은 산화막과 질화막의 복합 다층막으로 형성할 수 있다. 이후 전체 구조 상부에 확산 방지막(44)을 형성한 후 범프 전극이 형성될 영역을 제외한 나머지 부분의 확산 방지막(44)을 제거한다. 확산 방지막(44)은 금속 패드(42)와 이후 형성될 범프 전극의 반응을 방지하기 위해 형성한다. 확산 방지막(44)은 탄탈륨 나이트라이드(TaN) 및 탄탈륨(Ta)의 적층, 티타늄 나이트라이드(TiN) 및 티타늄(Ti)의 적층, 티타늄 텅스텐(TiW), 금(Au) 및 티타늄 텅스텐(TiW)의 적층, 구리(Cu) 및 티타늄 텅스텐(TiW)의 적층 중에서 하나 또는 그 이상을 선택적으로 사용한다. 그리고, 금속 패드(42)와 전기적으로 연결되도록 금속층을 이용하여 범프 전극(45)을 형성한다. 범프 전극(45)은 단일층의 주석(Sn), 구리(Cu)와 주석(Sn)의 적층, 구리(Cu)와 금속 합금(주석(Sn)과 은(Ag)의 합금)의 적층, 크롬(Cr)과 금속 합금(크롬(Cr)과 구리(Cu)의 합금) 및 구리(Cu)의 적층, 티타늄 텅스텐(TiW)과 구리(Cu)의 적층, 금속 합금(니켈(Ni)과 바나듐(V)의 합금)과 구리(Cu)와 주석(Sn)의 적층 등 중에서 선택적으로 이용하여 형성하거나 구리(Cu), 주석(Sn), 납(Pb), 크롬(Cr), 티타늄(Ti), 티타늄 텅스텐(TiW), 니켈(Ni), 바나듐(V) 등의 금속 원소가 하나 또는 그 이상 혼합된 금속 합금을 이용하여 형성한다. 여기서, 범프 전극(45)을 구성하는 각 물질의 접착력 향상 및 범핑 공정을 위해 250℃ 이상의 고온에서 리플로우(Reflow) 공정을 실시한다. 즉, 예컨데 구리를 형성하기 위한 전기 도금(Electro Plating) 공정 및 구리 상에 형성되는 금속 물질을 형성하기 위한 스크린 프린팅(Screen Printing) 공정을 실시한 후 250℃ 이상의 고온에서 리플로우(Reflow) 공정을 실시한다.
도 4(b)를 참조하면, 상면에 패드 전극(42), 복합 절연 보호막(43), 확산 방지막(44) 및 범프 전극(45) 등이 형성된 반도체 기판(41)을 예컨데 범프 전극(45)이 손상되지 않도록 절단(Sawing)한다. 이렇게 하여 각 개별 반도체 칩(40)이 완성된다.
도 4(c)를 참조하면, 반도체 칩(40)의 범프 전극(45) 상면을 커버 테이프(46)으로 테이핑한다. 그리고, 30℃ 이상의 상온에서 폴리마이드(Polymide) 또는 파릴렌(Parylene)을 포함하는 폴리머계 물질 또는 유전율, 내습성 및 열전도성이 높은 절연성 물질을 이용하여 패시베이션막(47)을 형성한다. 이렇게 하면, 커버 테이프(46)로 테이핑된 범핑 전극(45)의 상면을 제외한 모든 부분에 패시베이션막(47)이 도포된다. 또한, 반도체 칩(40)의 방습(anti wettability) 및 물리적 충격(physical damage)에 대한 내구력(endurance)이 향상된다. 이때, 각 개별 소자의 동작 조건에 따라 보호막의 두께를 조절하는데, 예컨데 2200V 미만의 동작 전압에 적용할 경우 패시베이션막(47)은 50㎛ 이하의 두께로 도포한다. 한편, 패시베이션막(47)은 플라즈마 방전을 이용하여 형성할 경우 150℃ 이하의 저온에서 형성한다. 또한, 패시베이션막(47)은 이배포레이션(Evaporation), 화학기상증착(Chemical Vapor Deposition; CVD) 또는 플라즈마 증가(Plasma Enhanced) CVD 등의 진공 상태(10E-2Torr 이하)에서 패시베이션막 성분의 원료를 기화시켜 증착하는 진공 증착 방법 또는 졸-겔(Sol-Gel)등 습식 흡착법을 이용하는 방법 등을 이용하여 형성한다. 이렇게 하면 미세 크기를 갖는 단일 반도체 칩의 전면과 후면 및 측면까지 외부 환경으로부터 완전하게 보호할 수 있는 패시베이션막의 형성을 가능하게 한다.
도 4(d)를 참조하면, 패시베이션막(47)을 형성한 후 커버 테이프(46)를 제거한다. 이렇게 하여 패시베이션막(47)이 범프 전극(45)의 상면을 제외한 모든 반도체 칩(40)에 도포된 개별 칩 스케일 패키지(Chip Scale Package; CSP)를 완료할 수 있다.
한편, 상기 실시 예에서는 금속 패드와 범프 전극이 직접 연결되는 방법을 예로들어 설명하였으나, 본 발명은 이에 국한되지 않고 다양한 패키지 방법에 적용될 수 있는데, 본 발명의 또 다른 실시 예로서, 금속 패드와 연결되는 금속 배선을 형성한 후 금속 배선과 연결되도록 범프 전극을 형성할 수 있다. 이에 대해 개략적으로 설명하면 다음과 같다.
소정의 소자용 구조물 형성이 완료된 반도체 기판 상부에 복수의 금속 패드를 형성한다. 금속 패드를 포함한 전체 구조 상부에 제 1 복합 절연 보호막을 형성한 후 금속 패드가 노출되도록 제 1 복합 절연 보호막의 소정 영역을 제거한다. 그리고, 전체 구조 상부에 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 티타늄 텅스텐(TiW)등의 금속 물질을 형성한 후 금속 물질을 선택적으로 식각하여 금속 배선을 형성한다. 이후, 전체 구조 상부에 제 2 복합 절연 보호막을 형성한 후 범프 전극이 형성될 영역의 제 2 복합 절연 보호막을 제거하여 금속 배선의 소정 영역을 노출시킨다. 전체 구조 상부에 확산 방지막을 형성한 후 확산 방지막의 소정 영역을 식각하여 범프 전극이 형성될 영역에만 확산 방지막이 잔류하도록 한다. 그리고, 확산 방지막을 통해 금속 배선과 연결되도록 범프 전극을 형성한다. 상기 구조물이 형성된 반도체 기판을 절단하여 개별 반도체 칩을 형성한 후 범프 전극 상부를 커버 테이프 또는 다른 방법을 이용하여 가린 후 상기 반도체 칩의 상면, 이면 및 측면을 포함한 전체 구조에 패시베이션막을 형성한다. 이후, 범프 전극 상부에 형성된 커버 테이프를 제거한다.
상술한 바와 같이 본 발명에 의하면 범프 전극 상에 커버 테이프를 테이핑한 후 패시베이션막을 반도체 칩의 측면부를 포함하여 미세 공간 및 미세 크기의 단일 반도체 칩에 전체적으로 형성할 수 있도록 함으로써 종래의 플립칩 본딩 방식의 에폭시 언더필 공정의 어려움, 몰딩 컴파운드 공정 및 솔더 볼 공정의 적용에 따른 공정 복잡성 및 고비용 문제등을 해결할 수 있고, 종래의 웨이퍼 레벨 패키지에서 반도체 칩 측면 부위에 패시베이션막이 형성되지 않아 발생되는 반도체 칩 측면부의 손상을 방지할 수 있다.
그리고, 폴리마이드 또는 파릴렌을 포함한 폴리머계 물질 또는 유전율, 내습성 및 열전도성이 높은 절연성 물질을 이용한 패시베이션막을 30℃ 이상의 거의 상온에서 형성함으로써 안정된 저온 공정 적용에 따라 소자의 신뢰성을 확보할 수 있을 뿐만 아니라 재료 선택이 보다 자유롭고 원가 절감이 가능해진다.
한편, 외부 동작 전압 및 보호 희망 전압 수준에 맞춰 패시베이션막의 두께를 조절할 수 있어 최소 비용으로 최소 크기 및 높은 신뢰도의 패키지 공정이 가능하다.

Claims (14)

  1. 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 형성된 금속 패드 및 상기 금속 패드와 연결되도록 형성된 범프 전극을 포함하는 반도체 칩; 및
    상기 범프 전극의 상면을 제외한 상기 반도체 칩의 상면, 이면 및 측면에 형성된 패시베이션막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 금속 패드 사이의 상기 반도체 기판 상부에 형성된 복합 절연 보호막; 및
    상기 복합 절연 보호막 내에 형성된 금속 배선을 더 포함하는 반도체 패키지.
  3. 삭제
  4. 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소 정 영역에 금속 패드를 형성하는 단계;
    상기 금속 패드가 노출되도록 전체 구조 상부에 복합 절연 보호막을 형성하는 단계;
    상기 금속 패드와 연결되도록 범프 전극을 형성하는 단계;
    상기 반도체 기판을 절단하여 개별 반도체 칩을 형성하는 단계;
    상기 범프 전극 상부를 소정의 물질로 테이핑한 후 상기 반도체 칩의 상면, 이면 및 측면을 포함한 전체 구조에 패시베이션막을 형성하는 단계; 및
    상기 범프 전극 상부의 테이핑 물질을 제거하는 단계를 포함하는 반도체 패키지 제조 방법.
  5. 반도체 소자를 제조하기 위한 소자 구조물이 형성된 반도체 기판 상부의 소정 영역에 금속 패드를 형성하는 단계;
    상기 금속 패드가 노출되도록 전체 구조 상부에 제 1 복합 절연 보호막을 형성하는 단계;
    상기 금속 패드와 연결되도록 상기 제 1 복합 절연 보호막 상부의 소정 영역에 금속 배선을 형성하는 단계;
    상기 금속 배선이 노출되도록 전체 구조 상부에 제 2 복합 절연 보호막을 형성하는 단계;
    상기 금속 배선과 연결되도록 범프 전극을 형성하는 단계;
    상기 반도체 기판을 절단하여 개별 반도체 칩을 형성하는 단계;
    상기 범프 전극 상부를 소정의 물질로 테이핑한 후 상기 반도체 칩의 상면, 이면 및 측면을 포함한 전체 구조에 패시베이션막을 형성하는 단계; 및
    상기 범프 전극 상부의 테이핑 물질을 제거하는 단계를 포함하는 반도체 패키지 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 범프 전극을 형성하기 이전에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서, 상기 확산 방지막은 탄탈륨 나이트라이드(TaN) 및 탄탈륨(Ta)의 적층, 티타늄 나이트라이드(TiN) 및 티타늄(Ti)의 적층, 티타늄 텅스텐(TiW)의 단일층, 금(Au) 및 티타늄 텅스텐(TiW)의 적층, 구리(Cu) 및 티타늄 텅스텐(TiW)의 적층 중에서 어느 하나 또는 그 이상을 이용하여 형성하는 반도체 패키지 제조 방법.
  8. 제 4 항 또는 제 5 항에 있어서, 상기 범프 전극은 단일층의 주석(Sn), 구리(Cu)와 주석(Sn)의 적층, 구리(Cu)와 금속 합금의 적층, 크롬(Cr)과 금속 합금 및 구리(Cu)의 적층, 티타늄 텅스텐(TiW)과 구리(Cu)의 적층, 금속 합금과 구리(Cu)와 주석(Sn)의 적층 중에서 어느 하나를 이용하여 형성하거나 구리(Cu), 주석(Sn), 납(Pb), 크롬(Cr), 티타늄(Ti), 티타늄 텅스텐(TiW), 니켈(Ni), 바나듐(V) 등의 금속 원소가 하나 또는 그 이상 혼합된 금속 합금을 이용하여 형성하는 반도체 패키지 제조 방법.
  9. 제 4 항 또는 제 5 항에 있어서, 상기 범프 전극은 전기 도금 공정 및 스크린 프린팅 공정을 실시하여 형성하는 반도체 패키지 제조 방법.
  10. 제 9 항에 있어서, 상기 전기 도금 및 상기 스크린 프린팅 공정을 실시한 후 리플로우 공정을 더 실시하는 반도체 패키지 제조 방법.
  11. 제 4 항 또는 제 5 항에 있어서, 상기 패시베이션막은 폴리마이드(polymide) 또는 파릴렌(Parylene)을 포함하는 폴리머계 물질 또는 유전율, 내습성 및 열전도성이 높은 유기물 또는 무기물의 절연성 물질을 이용하여 형성하는 반도체 패키지 제조 방법.
  12. 제 4 항 또는 제 5 항에 있어서, 상기 패시베이션막은 상기 반도체 칩의 동작 조건에 따라 그 두께를 조절하여 형성하는 반도체 패키지 제조 방법.
  13. 제 4 항 또는 제 5 항에 있어서, 상기 패시베이션막은 플라즈마 방전, 진공 증착 방법 또는 습식 흡착법을 이용하여 형성하는 반도체 패키지 제조 방법.
  14. 제 4 항 또는 제 5 항에 있어서, 상기 범프 전극 상부를 테이핑하는 소정의 물질은 커버 테이프를 포함하는 반도체 패키지 제조 방법.
KR1020060058028A 2006-06-27 2006-06-27 반도체 패키지 및 그 제조 방법 KR100762423B1 (ko)

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