KR20040006434A - 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및다층기판 - Google Patents

회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및다층기판 Download PDF

Info

Publication number
KR20040006434A
KR20040006434A KR1020020040712A KR20020040712A KR20040006434A KR 20040006434 A KR20040006434 A KR 20040006434A KR 1020020040712 A KR1020020040712 A KR 1020020040712A KR 20020040712 A KR20020040712 A KR 20020040712A KR 20040006434 A KR20040006434 A KR 20040006434A
Authority
KR
South Korea
Prior art keywords
electrode
insulating layer
chip
forming
protective
Prior art date
Application number
KR1020020040712A
Other languages
English (en)
Other versions
KR100452820B1 (ko
Inventor
안문봉
조광철
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR10-2002-0040712A priority Critical patent/KR100452820B1/ko
Priority to US10/327,933 priority patent/US20040009629A1/en
Priority to JP2002378909A priority patent/JP2004047931A/ja
Publication of KR20040006434A publication Critical patent/KR20040006434A/ko
Application granted granted Critical
Publication of KR100452820B1 publication Critical patent/KR100452820B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0582—Coating by resist, i.e. resist used as mask for application of insulating coating or of second resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 칩 소자 또는 기판과 같은 회로소자에 전극을 형성하기 위한 방법과 그를 이용한 칩 패키지 및 다층기판에 관한 것으로, 보다 상세하게는 회로소자의 단자 영역에 보호범프 및 절연층을 형성하고 상기 보호범프를 제거하여 비아홀을 만드는 것에 의하여 다른 회로요소와 전기적으로 연결하기 위한 전극을 형성하는 방법 및 그를 이용한 칩 패키지 및 다층기판에 관한 것이다.
본 발명은 복수개의 전극을 갖는 회로소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계; 상기 보호 범프 영역을 제외한 상기 회로소자 상에 절연층을 형성하는 단계; 상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계; 상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계; 상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 및 상기 도전층에 상기 전극에 대응하는 패턴을 형성하고, 상기 패턴 상에 외부전극을 형성하는 단계;를 포함하는 회로소자의 전극형성 방법을 제공한다.

Description

회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판{METHOD OF DEFINING ELECTRODE FOR CIRCUT DEVICE, AND CHIP PACKAGE AND MULTILAYER BOARD USING THAT}
본 발명은 칩 소자 또는 기판과 같은 회로소자에 전극을 형성하기 위한 방법과 그를 이용한 칩 패키지 및 다층기판에 관한 것으로, 보다 상세하게는 회로소자의 단자 영역에 보호범프 및 절연층을 형성하고 상기 보호범프를 제거하여 비아홀을 만드는 것에 의하여 다른 회로요소와 전기적으로 연결하기 위한 전극을 형성하는 방법 및 그를 이용한 칩 패키지 및 다층기판에 관한 것이다.
최근 칩형 소자의 패키지는 리드 프레임과 몰드 기술을 이용한 패키지에서 칩 스케일 패키지(chip scale package, CSP)로 발전하고 있으며, 이러한 칩 스케일 패키지로는 플립 칩 패키지(flip chip package) 또는 와이어 본드 타입 패키지(wire-bond type package)가 있다.
도 1에서는 플립 칩 패키지를 도시하고 있다. 상기 도 1에서와 같이, 칩(101)의 하면에는 칩의 단자와 연결되는 도전용 범프(111)가 형성되어 있고, 이러한 도전용 범프(111)는 양면 통전된 기판(103)의 상면 전극에 실장하게 된다. 따라서 칩의 각각의 단자는 기판(103)의 전극에 연결된다. 기판(103)에는 비아홀(109)이 형성되어 있어 칩의 단자들이 기판(103)의 다른면에 형성되는 외부전극인 솔더볼(107)에 전기적으로 연결되도록 한다. 또한 칩(101) 주위는 기판(103)과 칩(101) 사이를 에폭시 수지와 같은 절연성 보호수지로 채우게 된다.
한편, 도 2는 와이어 본드 타입 패키지를 도시하고 있다. 도 2에서는 칩(201)을 도전된 기판(203)의 상면에 장착하고, 칩(201)의 전극과 양면 도전된 기판(203)의 상면 전극을 와이어(211)를 통하여 연결한다. 그후 보호용 수지, 특히 에폭시 몰딩 수지(205)로 칩(201) 주위와 와이어(211)를 몰딩하게 된다. 이때 역시 기판(203)에는 비아홀(209)이 형성되어 칩의 단자를 기판의 외부단자(207)에 전기적으로 연결되도록 한다.
상기와 같은 칩 스케일 패키지들은 모두 양면 기판을 사용하여 기판의 하부에 형성된 전극을 통해 다른 기판과 같은 회로소자에 실장될 수 있는 구조를 갖고 있다. 이러한 양면 기판(103,203)은 칩(101,201)의 단자와 패키지가 실장되는 메인 기판의 단자(도시하지 않음)를 전기적으로 연결시켜주는 역할과 칩(101,201)을 보호하는 역할을 하게 된다.
양면 기판(103,203)는 페놀 수지 또는 세라믹 등의 단단한 재질로 된 시트에 드릴이나 레이저를 통하여 비아홀(via hole)을 가공한 후, 비아홀을 포함한 기판의 상하면을 무전해도금하여 통전가능하게 한 구조를 갖는다. 이후 전해도금과 에칭 등의 공정을 통하여 도금층에 패턴을 형성하고, 단자를 제외한 부분에는 솔더 저항층과 같은 절연 물질로 코팅하게 된다.
또한, 도 3에서와 같이 상기 양면 기판은 최근에는 상기와 같은 고집적, 초소형 패키지를 위한 볼 그리드 배열(ball grid array, BGA) 기판(303)을 사용하고 있다. 이는 칩(301)은 패키지 윗면에 붙이고 반대편, 즉 아래 면에는 2차원 배열의, 마치 공처럼 보이는 땜납(또는 솔더볼,307)을 붙여 표면실장이 가능도록 한 패키지에 사용되는 기판을 말한다. 이때 볼(307) 간격은 통상적으로 1.5mm이지만 패키지 아래면 전체에 배열할 수 있고,종래의 패키지 방법보다 더 많은 수의 외부 단자와 연결시킬 수 있기 때문에, 결과적으로 칩 패키지의 소형화가 가능한 장점이 있다.
이러한 기판을 사용하게 되는 경우, 칩의 소형화와 이에 따른 패키지의 소형화에 따라서 기판에 형성되는 비아홀이 소형화되어야 한다. 그러나, 작은 직경의비아홀을 형성하는 것은 기술적으로 상당히 어렵고, 이러한 정밀한 비아홀을 형성한다 하더라도 비용의 상승 때문에 문제가 있게 된다. 또한 작은 직경의 비아홀을 형성하는 것에 어려움이 있기 때문에 다층, 고집적화된 기판을 사용하기 힘든 문제점이 있게 된다.
따라서 칩의 단자에 외부전극을 연결하기 위하여 상기와 같은 양면기판을 사용하지 않고도 정밀한 비아홀을 형성하여 상기 기판을 대신하게 할 수 있으며, 또한 정밀한 비아홀을 형성하여 기판의 다층화를 가능하게 하는 기술이 요구되어 왔다.
또한, 상기 기판을 플렉시블한 기판으로 대신하여 사용하는 경우 화학적인 에칭에 의하여 비아홀을 가공하기 때문에 비아홀의 형성면에서는 단단한 기판을 사용하는 경우보다 우수하게 되나, 칩 패키지 제작 단계에서 열적, 물리적 충격의 방지를 위한 보완공정이 필요하게 되는 문제점이 있게 된다.
따라서 보다 소형이고 정확한 위치에 비아홀을 형성하고, 또한 열적, 물리적으로 충격에도 강한 칩 패키지 및 다층기판의 구조가 요구되어 왔다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 보호 범프를 형성하고 다시 이를 제거하는 공정에 의하여 정밀하고 소형화된 비아홀을 형성하고, 이에 의해 소형화된 칩 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 칩 패키지 공정상에 사용되는 기판을 보호용 절연수지가 대신하도록 하여 보다 저렴한 패키지를 얻을 수 있도록 하며, 열적이나 물리적인 충격에 강하도록 신뢰성있는 패키지 및 다층기판을 얻을 수 있도록 하는 것을 목적으로 한다.
또한, 본 발명은 상기와 같은 공정에 의하여 정밀한 비아홀을 형성하도록 하여 집적도가 높고 소형화되며, 그 제조공정이 단순화된 다층기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 플립 칩 패키지의 단면도이다.
도 2는 종래의 와이어 본드 타입 칩 패키지의 단면도이다.
도 3은 종래의 볼 그리드 배열 기판의 단면도이다.
도 4는 본 발명에 의한 전극형성방법을 적용한 칩 패키지의 단면도이다.
도 5는 본 발명에 의한 전극형성방법을 적용한 일반적인 칩 패키지의 제조방법을 단계별로 도시한 도면이다.
도 6은 본 발명에 의한 전극형성방법을 적용한 웨이퍼 레벨 칩 패키지의 제조방법을 단계별로 도시한 도면이다.
도 7은 본 발명에 의한 칩 패키지의 일 실시예로써, 다층구조를 적용한 칩 패키지의 단면도이다.
도 8는 본 발명에 의한 칩 패키지의 일 실시예로써, 양면에 도전층이 형성된 칩 패키지의 단면도이다.
도 9는 도 4의 칩 패키지의 일 실시예로써, 다수개의 칩 배열 구조를 적용한 칩 패키지의 단면도이다.
도 10은 본 발명에 의한 칩 패키지의 일 실시예로써, 측면보호를 강화한 칩 패키지의 단면도이다.
도 11은 본 발명에 의한 전극형성방법을 적용한 다층기판의 단면도이다.
도 12는 도 11의 다층기판의 제조방법을 각 단계별로 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 칩 패키지3: 칩 소자
4: 절연층5: 도전층
6: 절연보호용 수지7: 외부 전극
50: 웨이퍼53: 보호범프
54: 연마면55: 절연층
56: 전극보호층60: 웨이퍼 레벨 칩 패키지
71: 기판72: 전극
73: 절연층74: 도전층
75: 외부전극76: 전극보호층
77: 보호범프80: 다층기판
상기와 같은 목적을 달성하기 위한 구성수단으로서, 본 발명은 복수개의 전극을 갖는 회로소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계; 상기 보호 범프 영역을 제외한 상기 회로소자 상에 절연층을 형성하는 단계; 상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계; 상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계; 상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 및 상기 도전층에 상기 전극에 대응하는 패턴을 형성하고, 상기 패턴 상에 외부전극을 형성하는 단계;를 포함하는 회로소자의 전극형성 방법을 제공한다.
또한, 본 발명은 다수개의 전극을 갖는 칩 소자를 마련하는 단계; 상기 칩 소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계; 상기 보호 범프 영역을 제외한 상기 칩 소자의 전극이 형성되어 있는 면 상에 절연층을 형성하는 단계; 상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계; 상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계; 상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 상기 도전층에 상기 전극에 대응하는 추가전극이 형성될 수 있는 패턴을 형성하는 단계; 및 상기 패턴의 추가 전극 영역 상에 외부전극과 전극보호층을 형성하는 단계;를 포함하는 칩 패키지 제조방법을 제공한다.
또한 본 발명은 일면에 복수개의 전극을 갖는 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계; 상기 칩 소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계; 상기 보호 범프 영역을 제외한 상기 웨이퍼의 일면에 절연층을 형성하는 단계; 상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계; 상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계; 상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 상기 도전층에 상기 전극에 대응하는 추가 전극이 형성될 수 있는 패턴을 형성하는 단계; 상기 패턴의 추가 전극 영역 상에 외부전극과 전극보호층을 형성하는 단계; 및 상기 웨이퍼를 칩 패키지 단위로 다이싱하는 단계;를 포함하는 칩 패키지 제조방법을 제공한다.
또한 본 발명은 복수개의 전극이 형성되어 있는 기판의 각각의 전극 상에 일정두께의 보호범프를 형성하는 단계; 상기 보호 범프 영역을 제외한 상기 기판의 전극이 형성되어 있는 면에 절연층을 형성하는 단계; 상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계; 상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계; 상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 상기 도전층에 상기 전극에 대응하는 추가 전극이 형성될 수 있는 패턴을 형성하는 단계; 및 상기 패턴의 추가 전극 영역 상에 외부 전극과 전극보호층을 형성하는 단계;를 포함하는 다층기판 제조방법을 제공한다.
또한 본 발명은 다수개의 전극이 마련된 칩 소자; 상기 다수개의 전극영역을 제외한 상기 칩 소자의 전극이 형성되어 있는 면 상에 형성된 절연층; 상기 전극영역을 채우면서 상기 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 도전층; 상기 도전층 상면에 형성되는 외부전극; 및 상기 절연층 상면에서 상기 외부전극 주위에 형성되는 전극저항층을 포함하는 칩 패키지를 제공한다.
또한 본 발명은 복수개의 전극이 형성되어 있는 기판; 상기 복수개의 전극영역을 제외한 상기 기판의 전극이 형성되어 있는 면 상에 형성된 절연층; 상기 전극영역을 채우면서 상기 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 도전층; 상기 도전층 상면에 형성되는 외부전극; 및 상기 절연층 상면에서 상기 외부전극 주위에 형성되는 전극저항층을 포함하는 다층기판을 제공한다.
이하 본 발명에 대하여 바람직한 실시예를 첨부된 도면에 따라서 보다 상세히 설명한다.
도 4는 본 발명에 의한 전극형성방법을 적용한 칩 패키지(1)의 단면도이다. 도 4에서 칩 소자(3)는 일면에 다수개의 전극이 형성된 집적회로소자가 되며, 또한 타면에도 다수개의 전극이 형성될 수 있다. 칩 소자(3)의 전극을 제외하고 절연층(4)이 상기 칩 소자(3)의 전극면에 형성되며, 상기 절연층(4)은 절연 및 보호용 수지, 바람직하게는 에폭시 몰딩 수지로 형성될 수 있다. 상기 절연층(4)의빈 공간, 즉 칩 소자(3)의 전극영역은 무전해도금을 통해 통전되며, 다시 전해도금, 에칭과 같은 방법으로 도전층(5)을 형성하게 된다. 도전층(5)에는 칩 소자(3)의 전극에 대응하는 패턴이 형성되며, 외부와 접속되는 부분에는 외부 전극(7)을 형성하게 된다. 상기 외부전극(7)는 솔더 범프일 수 있다. 또한 도전층(5)의 절연보호할 부분에는 절연보호용 수지(6)를 형성한다.
본 발명에 의한 칩 패키지(1)는 상기와 같은 구성에 의하여 기판을 사용하지 않고 칩 소자(1)의 전극에 대응하는 외부전극을 형성하였으며, 이를 위한 새로운 칩 패키지의 구조를 제공하고 있다.
도 5는 본 발명에 의한 전극형성방법을 적용한 일반적인 칩 패키지의 제조방법에 관한 제1 실시예를 단계별로 도시한 도면이다. 상기 도 4에서와 같은 칩 패키지를 제조하기 위하여 본 발명에서는 칩 전극 위에 스트리핑에 의하여 제거할 수 있는 보호범프를 형성하고, 다시 이를 제거하는 공정에 의하여 보다 작은 직경의 정밀한 비아홀을 형성할 수 있게 된다.
이를 위하여 본 발명에서는 아래와 같은 단계들이 적용된다. 먼저, 다수개의 단자를 갖는 칩 소자(3)를 마련한다. 칩 소자(3)는 일반적인 회로소자의 하나이며, 상기 칩 소자(3)는 후술하는 바와 같이 기판이 될 수도 있다. 또한 상기 칩 소자(3)는 다수개의 단자를 갖고 있으며, 상기 단자들은 칩 소자(3)의 일면에 형성될 수 있으며, 또한 일면과 그에 대응하는 타면에 동시에 형성되는 것도 가능하다. 본 실시예에서는 일면에 다수개의 단자가 형성된 칩 소자(3)에 대하여 설명한다.
다수개의 단자를 갖는 칩 소자(3)를 기판(10)에 부착시킨다(단계 a). 이때기판(10)에 부착되는 칩 소자(3)의 면은 단자를 갖는 면과 대응하는 타면이된다. 기판(10)은 다수개의 칩 소자(3)를 배열하기 위하여 사용되며, 또한 칩의 위치를 고정시키고 칩 패키지의 구조를 지지하는 역할을 하기도 한다.
다음 단계는 기판(10)에 배열된 칩 소자(3)의 단자영역(2)에 보호범프(11)를 형성하는 단계(b)이다. 보호 범프(11)는 칩 소자(3)의 단자영역(2)을 덮도록 형성되며, 일정한 두께를 갖는다. 통상적으로 0.05 ~ 0.1mm이상의 두께를 갖는 것이 제조공정상 바람직하게 된다. 상기 보호범프(11)는 감광성 물질을 사용하며, 본 실시예에서는 포토 레지스트(photo-resist, PR)를 사용하게 된다. 상기 보호범프(11)를 감광성물질인 포토 레지스트로 사용하는 이유는 다음 단계에서 스트리핑에 의하여 제거할 수 있도록 하기 위함이며, 이러한 제거공정에 의하여 비아홀이 형성된다.
다음 단계는 상기 보호범프(11)를 제외한 상기 칩 소자(3)의 나머지 부분에 절연층(4)을 형성하는 단계(c)이다. 절연층(4)은 절연보호용 수지, 바람직하게는 에폭시 몰딩 수지가 되며, 칩 소자(3)의 단자 형성면에 형성되고, 또한 칩 소자의 측면에 형성될 수도 있다. 칩 소자(3)의 측면에 형성되는 절연층은 기판(10) 상에 배열된 다수개의 칩 소자(3)들의 공간을 채우면서 형성된다.
상기 절연층(4)은 상기 보호범프(11)보다 높게 형성되며, 상기 보호범프(11)를 덮을 수도 있다. 이러한 경우 보호범프(11)를 제거하기가 불가능하기 때문에 상기 절연층을 연마하는 단계(c)를 또한 포함한다. 연마면(8)은 절연층(4)의 상면, 즉 보호범프(11)가 형성된 면이 되며, 칩 소자(3)의 일면과 평행하도록 연마하는 것이 바람직하게 된다. 연마는 화학적 몰드 연마(chemical mold polishing) 기법을사용하며, 보호범프(11)가 외부로 드러나도록 연마한다.
외부로 드러난 보호범프(11)는 식각액으로 스트리핑하여 제거하게 된다. 보호범프(11)를 제거하여 칩 소자(3)의 단자(2)를 외부에 노출되도록 하는 노출단계(c)를 거친다. 상기 보호범프(11)는 포토 레지스트와 같은 감광성 물질이기 때문에 식각액을 통해 제거될 수 있게 된다. 상기 보호범프(11)를 제거한 부분은 비아홀(15)이 된다.
상기와 같이 보호범프(11)를 제거하여 칩 소자의 단자를 노출시킨 후, 연마면, 비아홀(15) 및 칩 전극(2)에 무전해도금을 하여 통전시키게 된다. 또한 비아홀을 채우면서 상기 절연층(4)의 상부면에 도전층(5)을 형성한다.(단계 d) 도전층(5)은 칩 소자의 단자(2)에 각각 연결되며, 바람직하게는 구리 등과 같은 금속물질로 이루어진다. 상기 도전층(5)은 단자(2)와 연결시키기 위하여 상기와 같은 도금공정을 이용하여 절연층(4)의 빈 공간을 충진시키는 것이 바람직하나, 일정한 층의 두께를 갖도록 형성하기 위하여 전해도금법으로 얇은 도금층을 형성한 후에 그 도금층 위에 적어도 하나의 동박을 적층하는 방식을 사용하는 것도 가능하다.
상기 도전층(5)에는 다시 칩 소자의 단자(2)에 대응하는 추가단자가 형성될 수 있도록 패턴을 형성한다. 상기 추가단자 영역 상에 외부단자(7)를 형성하고, 외부단자(7) 주위에 단자보호층(6)을 형성한다. 본 실시예에서는 상기 외부단자(7)는 솔더 범프를 사용하였다.
상기와 같은 공정후에 각각의 칩 패키지 단위로 분리하기 위해 다이싱 테입(13)을 기판에 부착시키고, 이를 따라서 다이싱 한다. (단계 e) 그후 제품을분리한다.(단계 f)
본 발명에 의한 전극형성방법을 사용한 칩 패키지의 제조방법의 제2 실시예가 도 6에 단계별로 도시되어 있다. 본 실시예는 웨이퍼 레벨 칩 패키지의 제조방법에 관한 것이다. 본 실시예에서는 앞서 본 일반적인 칩 패키지의 경우와 같은 단계를 거치게 되나, 칩 소자가 웨이퍼에 형성되어 있으며, 각각의 칩 단위로 절단되기 전에 칩 패키지 제작공정을 거치게 된다.
먼저, 일면에 복수개의 단자를 갖는 복수개의 칩 소자가 형성된 웨이퍼(50)를 마련한다.(단계 a) 상기 웨이퍼에 형성된 칩 소자의 단자 영역(61)에 상기 제1 실시예와 같이 보호범프(53)를 형성한다.(단계 b) 보호범프(53)는 마찬가지로 감광성물질이 되는 것이 바람직하며, 상기 감광성물질은 포토 레지스트가 될 수 있다.
상기 보호범프(53) 형성 영역을 제외하고 상기 웨이퍼(50)의 일면에 절연층(55)을 형성한다.(단계 c) 웨이퍼(50)의 일면은 칩 소자의 단자가 형성된 면을 말한다. 상기 절연층(55)은 상기 보호범프(53)보다 높게 형성되며, 상기 보호범프를 덮게 될 수 있다. 또한 상기 보호범프(53)가 외부에 노출되도록 상기 제1 실시예에서와 같이 절연층(55)의 상면을 연마하게 된다.(단계c) 이와 같은 연마후에는 상기 보호범프(53)를 식각액에 의하여 제거하는 스트리핑 공정을 수행하게 되며, 이에 의해 칩 소자의 단자가 외부에 노출되도록 한다.(단계 c)
이와 같은 공정 후에는 상기 칩 소자의 단자, 보호범프 제거부분, 및 연마면(54) 상에 무전해도금하여 통전시키고, 이에 의해 비아홀(62)을 형성하게 된다. 또한 상기 비아홀(62)을 채우면서 상기 절연층(55) 상에 도전층(58)을 형성하게 되며, 도전층(58)에는 패턴을 형성하여 칩 소자의 단자들이 외부와 연결될 수 있도록 외부전극이 형성되는 영역을 형성한다. 상기 영역에 외부전극(57)을 형성하며, 또한 외부전극 주위에 전극보호층(56)을 형성한다. (단계d)
제1 실시예에서와 같은 상기의 단계들을 거친 후, 다이싱용 테입을 웨이퍼(50)의 하부면에 부착하고, 이를 따라서 다이싱하여 칩 단위로 패키지를 분리한다. (단계 e) 이와 같은 방법으로 웨이퍼 레벨 칩 패키지(60)를 완성하게 된다.
상기의 제1 및 제2 실시예에서와 같은 전극형성방법을 사용한 칩 패키지 제조방법에 있어서, 상기 절연층 및 도전층은 1개 이상이 되는 것도 가능하다. 즉, 도전층 상의 패턴의 추가 단자 영역 상에 일정 두께의 보호범프를 다시 형성하고, 상기의 절연층 형성 및 연마 단계, 보호범프 노출 단계, 도전층 형성단계 및 패턴 형성단계를 반복하여 다층 기판을 대용할 수도 있다.
이와 같은 칩 패키지의 구조가 도 7에 도시되어 있다. 도 7에서 칩 소자(3)의 단자 형성면에는 절연층(4)과 비아홀(15)이 형성되어 있다. 이러한 구조는 앞서본 실시예와 같으나, 상기 도전층(5)에는 각 단자에 대응하는 추가단자가 형성될 수 있는 영역이 패턴 형성단계에 의하여 형성되며, 상기 추가단자 영역을 제외하고 다시 절연층(14)이 형성되고, 비아홀(25)이 상기 추가단자 영역 상에 형성된다. 또한 도전층(19)이 절연층(14) 상에 형성되며, 도전층(19)은 비아홀(25)을 채우면서칩 소자의 단자가 외부와 통전되도록 하며, 도전층에는 패턴이 형성된다. 상기 패턴에는 다시 칩 소자의 단자와 대응하는 추가단자가 형성될 수 있는 영역이 형성되며, 이러한 영역 상에 외부전극(7)이 형성된다. 또한 단자보호층(6)이 외부전극 주위에 형성된다. 이와 같은 다층기판을 대용할 수 있는 칩 패키지 제조방법에 의하면 소형이고, 고집적된 기판을 구현할 수 있어서 전체적인 칩 패키지의 소형화를 구현할 수 있게 되는 장점이 있다.
도 8은 상기 실시예들에 의한 칩 패키지 제조방법에 있어서, 양면에 각각 단자가 형성되어 있는 칩 소자를 사용한 경우에 각 면에 전극을 형성하는 방법을 적용한 칩 패키지를 도시하고 있다. 도 8에서 칩 소자(31)는 양면에 단자가 형성되어 있으며, 각 면에는 상기 도 5 및 도 6에서와 같은 방법을 통해 절연층(33,38)과 비아홀(32,37)이 형성된다. 또한 비아홀(32,37)과 절연층의 상면에 각각 도전층(34,39)이 형성된다. 도전층에는 각각의 단자에 대응하도록 패턴이 형성되며, 각 패턴에는 외부전극이 형성될 수 있는 영역이 마련되며, 그 영역 상에 외부전극(36,41)이 형성된다. 외부전극(36,41) 주위에는 전극보호층(35,40)이 형성된다. 상기와 같이 양면에 단자가 형성되어 있는 형태의 칩 소자의 경우도 본 발명에 의한 방법을 사용하여 패키지 제작이 가능하게 된다.
도 9는 상기 실시예들에 의한 칩 패키지 제조방법에 있어서, 다수개의 칩을 배열한 칩 배열 구조에 관한 칩 패키지의 단면도이다. 도 9에서는 칩 소자가 2개인 경우의 칩 패키지를 도시하였으며, 제1 실시예와 같은 일반적인 칩 패키지의 경우 제1 칩(45)과 제2 칩(46)은 기판(47)에 부착되어 있으며, 상기 칩들이 기판에 부착되는 면은 단자가 형성된 면의 반대면이 된다. 또한 상기 칩의 각 단자들과 연결되는 외부단자(51) 사이에는 앞서 설명한 방법에 의해 형성되는 절연층(48), 비아홀(50), 도전층(49)이 각각 형성된다. 이러한 칩 배열 구조를 갖는 칩 패키지는 다이싱하는 단계에서 원하는 수의 칩이 하나의 패키지에 포함되도록 하여 제조할 수 있다. 또한 제2 실시예에서도 원하는 수의 칩이 하나의 패키지에 포함되도록 다이싱하여 상기와 같은 칩 패키지를 제조할 수 있다.
도 10은 상기 실시예들에 의한 칩 패키지에 있어서, 칩 소자의 측면을 보호하기 위하여 칩 소자의 측면에 단차를 형성하고 일부 측면에 절연층을 형성한 구조를 도시하고 있다. 이러한 구조의 칩 패키지는 특히 상기 제2 실시예에서와 같은 웨이퍼레벨 칩 패키지에 유용하게 된다. 이는 웨이퍼레벨 칩 패키지의 경우 칩 패키지의 측면부가 절연층이 되지 않고 칩 소자의 측면이 되어 손상의 우려가 많게 되기 때문이다. 이와 같은 구조는 칩 소자가 형성된 웨이퍼에 일차적으로 칩 소자별 절단면을 따라서 홈을 형성하고, 절연층 형성단계에서 이러한 홈에 절연층을 투입하여 일부가 절연층으로 된 측면부를 형성함으로써 제조된다. 따라서 도 10의 칩 소자(65)는 측면 일부가 파여서 단차가 형성된 구조로 되어 있다. 절연층(66)은 칩 소자의 단자가 형성된 면 뿐만아니라 칩 소자의 측면 일부에도 형성된다. 이와 같은 경우 칩 패키지 측면부의 일부가 절연층으로 형성될 수 있어 칩 패키지가 견고하게 되고 쉽게 손상되지 않게 된다.
이상에서는 본 발명에 의한 전극형성방법을 칩 소자에 적용하여 칩 패키지를제조하는 방법과 그에 의한 칩 패키지에 관한 실시예를 설명하였다. 한편, 본 발명에 의한 전극형성방법은 칩 소자 뿐만아니라 기판에도 적용가능하다. 도 11은 본 발명에 의한 전극형성방법을 사용하여 제조한 다층기판의 단면도이고, 도 12는 도 11의 다층기판의 제조방법을 각 단계별로 도시한 도면이다.
먼저, 양면 통전된 기판(71)을 마련한다.(단계 a) 이때 기판(71)은 한면에만 전극이 형성된 기판이 될 수도 있다. 상기 기판(71)의 전극(72) 위에 보호범프(77)를 형성한다. 보호범프(77)는 상기 제1 및 제2 실시예에서와 마찬가지로 감광성물질인 것이 바람직하며, 상기 감광성물질은 포토 레지스트가 될 수 있다. (단계 b)
상기 보호범프(77) 형성 영역을 제외하고 상기 기판의 전극형성 면에 절연층(73)을 형성한다.(단계 c) 상기 절연층(73)은 상기 보호범프(77)보다 높게 형성되며, 상기 보호범프를 덮게 될 수 있다. 또한 상기 보호범프(77)가 외부에 노출되도록 상기 제1 및 제2 실시예에서와 같이 절연층(73)의 상면을 연마하게 된다.(단계c) 이와 같은 연마후에는 상기 보호범프(77)를 식각액에 의하여 제거하는 스트리핑 공정을 수행하게 되며, 이에 의해 기판의 전극이 외부에 노출되도록 한다.(단계 c)
이와 같은 공정 후에는 상기 기판의 전극, 보호범프 제거부분, 및 연마면(78) 상에 무전해도금하여 통전시키고, 이에 의해 비아홀(79)을 형성하게 된다. 또한 상기 비아홀(79)을 채우면서 상기 절연층(73) 상에 도전층(74)을 형성하게 되며, 도전층(74)에는 패턴을 형성하여 기판의 전극들이 외부와 연결될 수 있도록 추가전극이 형성되는 영역을 형성한다. 상기 추가전극 영역에 외부전극(75)을형성하며, 또한 외부전극 주위에 전극보호층(76)을 형성한다.(단계d) 제1 및 제2 실시예에서와 같은 상기의 단계들을 거친 후 다층기판(80)이 형성된다.
상기 절연층은 상기 기판이 플렉시블한 기판인 경우 열적 결함이 없는 성형수지를 사용하는 것이 바람직하다. 또한 상기 절연층은 사출성형, 코팅 등의 방법을 통해 형성하게 된다.
이와 같은 방법으로 형성되는 다층기판은 4층 기판이 되나, 상기 도전층(74)의 패턴의 추가전극 영역 상에 다시 보호범프를 형성하고, 절연층 형성 및 연마 단계, 노출단계, 도전층 형성단계 및 패턴 형성단계를 적어도 1회이상 반복하여 4층 기판 이상의 다층기판을 구현할 수 있게 된다.
이상과 같이 본 발명에 의하면 종래에 칩 패키지 공정 상에 사용되는 기판을 보호용 절연수지가 대신함으로써 패키지의 저비용화가 가능하게 되는 장점이 있다.
또한 본 발명에 의하면, 칩 패키지에 있어서 기판에 기계적인 방법에 의한 비아홀을 형성하는 공정 대신에 보호범프를 형성 및 스트리핑에 의해 제거하여 비아홀을 형성하는 공정을 사용하므로 작은 직경의 비아홀을 얻을 수 있어 칩 패키지의 소형화가 가능하며, 비아홀이 정확한 위치에 형성될 수 있는 효과가 있다.
또한 플렉시블한 기판을 사용하여 칩 패키지를 제조하는 종래의 공정의 경우 기판이 플렉시블하게 되어 기판의 신뢰성이 문제가 되나, 본 발명에 의한 칩 패키지 제조의 경우 상기 플렉시블한 기판을 단단한 보호용 수지가 대신할 수 있게 되므로 공정을 단순화하게 되는 효과가 있다.
또한, 와이어 본드 타입의 칩 패키지는 와이어의 휨, 절단 등의 문제로 칩 패키지의 불량을 초래하게 되는 문제가 있으나, 본 발명에 의한 칩 패키지의 경우 와이어를 사용하지 않게 되므로 상기와 같은 문제를 극복할 수 있는 효과가 있다.
또한, 본 발명에 의하면 초소형의 칩 패키지를 제조할 수 있게 되며, 다층 회로 구성이 가능하게 되어 다층 기판을 대신하는 저비용 칩 패키지를 제조할 수 있게 된다.
또한, 본 발명에 의하면 다층기판의 제조에 있어서 기판에 기계적인 방법에 의한 비아홀을 형성하는 공정 대신에 보호범프를 형성 및 스트리핑에 의해 제거하여 비아홀을 형성하는 공정을 사용하므로 작은 직경의 비아홀을 얻을 수 있어 소형화된 다층기판을 얻을 수 있으며, 비아홀이 정확한 위치에 형성될 수 있는 효과가 있다.
또한, 본 발명에 의하면 제조공정이 간단하게 되고 저비용화되며, 고집적화된 다층기판을 얻을 수 있는 효과가 있게 된다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.

Claims (60)

  1. 복수개의 전극을 갖는 회로소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계;
    상기 보호 범프 영역을 제외한 상기 회로소자 상에 절연층을 형성하는 단계;
    상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계;
    상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계;
    상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계; 및
    상기 도전층에 상기 전극에 대응하는 패턴을 형성하고, 상기 패턴 상에 외부전극을 형성하는 단계;를 포함하는 회로소자의 전극형성 방법.
  2. 제 1항에 있어서, 상기 회로소자는 칩 소자 또는 기판인 것을 특징으로 하는 회로소자의 전극형성 방법.
  3. 제 2항에 있어서, 상기 다른 회로소자는 칩 소자 또는 기판인 것을 특징으로 하는 회로소자의 전극형성 방법.
  4. 제 1항에 있어서, 상기 보호범프는 감광성물질인 것을 특징으로 하는 회로소자의 전극형성 방법.
  5. 제 4항에 있어서, 상기 보호 범프는 빛을 조사하는 스트리핑에 의하여 제거되는 것을 특징으로 하는 회로소자의 전극형성 방법.
  6. 제 4항에 있어서, 상기 감광성물질은 포토 레지스트인 것을 특징으로 하는 회로소자의 전극형성 방법.
  7. 제 1항에 있어서, 상기 절연층은 상기 보호 범프보다 높게 형성되는 것을 특징으로 하는 회로소자의 전극형성 방법.
  8. 제 1항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 회로소자의 전극형성 방법.
  9. 제 1항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 회로소자의 전극형성 방법.
  10. 제 1항에 있어서, 상기 절연층은 상기 회로소자의 일면과 수평하게 연마되는 것을 특징으로 하는 회로소자의 전극형성 방법.
  11. 다수개의 전극을 갖는 칩 소자를 마련하는 단계;
    상기 칩 소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계;
    상기 보호 범프 영역을 제외한 상기 칩 소자의 전극이 형성되어 있는 면 상에 절연층을 형성하는 단계;
    상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계;
    상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계;
    상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계;
    상기 도전층에 상기 전극에 대응하는 추가 전극이 형성될 수 있는 패턴을 형성하는 단계;
    상기 패턴의 추가 전극 영역 상에 외부전극과 전극보호층을 형성하는 단계;를 포함하는 칩 패키지 제조방법.
  12. 제 11항에 있어서, 상기 칩 소자는 집적회로소자인 것을 특징으로 하는 칩 패키지 제조방법.
  13. 제 12항에 있어서, 상기 칩 소자를 마련하는 단계는 상기 칩 소자의 타면이 부착되는 기판을 마련하는 단계를 추가적으로 포함하며, 상기 칩 소자는 적어도 2개 이상인 것을 특징으로 하는 칩 패키지 제조방법.
  14. 제 11항에 있어서, 상기 칩 소자는 일면과 그에 대응하는 타면에 다수개의 전극이 형성된 집적회로소자인 것을 특징으로 하는 칩 패키지 제조방법.
  15. 제 11항에 있어서, 상기 보호범프는 감광성물질인 것을 특징으로 하는 칩 패키지 제조방법.
  16. 제 15항에 있어서, 상기 보호 범프는 빛을 조사하는 스트리핑에 의하여 제거되는 것을 특징으로 하는 칩 패키지 제조방법.
  17. 제 15항에 있어서, 상기 감광성물질은 포토 레지스트인 것을 특징으로 하는 칩 패키지 제조방법.
  18. 제 11항에 있어서, 상기 절연층은 상기 보호 범프보다 높게 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  19. 제 11항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  20. 제 11항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지 제조방법.
  21. 제 11항에 있어서, 상기 절연층은 전극이 형성된 칩 소자의 면과 수평하게 연마되는 것을 특징으로 하는 칩 패키지 제조방법.
  22. 제 11항에 있어서, 상기 패턴의 추가 전극 영역 상에 일정 두께의 보호범프를 형성하고, 상기 절연층 형성 및 연마 단계, 노출 단계, 도전층 형성단계 및 패턴 형성단계를 적어도 1회이상 반복하는 단계를 추가적으로 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  23. 일면에 복수개의 전극을 갖는 복수개의 칩 소자가 형성된 웨이퍼를 마련하는 단계;
    상기 칩 소자의 전극 상부에 일정두께의 보호 범프를 형성하는 단계;
    상기 보호 범프 영역을 제외한 상기 웨이퍼의 일면에 절연층을 형성하는 단계;
    상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계;
    상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계;
    상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계;
    상기 도전층에 상기 전극에 대응하는 추가 전극이 형성될 수 있는 패턴을 형성하는 단계;
    상기 패턴의 추가 전극 영역 상에 외부전극과 전극보호층을 형성하는 단계; 및
    상기 웨이퍼를 칩 패키지 단위로 다이싱하는 단계;를 포함하는 칩 패키지 제조방법.
  24. 제 23항에 있어서, 상기 칩 소자는 일면에 다수개의 전극이 형성된 집적회로소자인 것을 특징으로 하는 칩 패키지 제조방법.
  25. 제 23항에 있어서, 상기 보호범프는 감광성물질인 것을 특징으로 하는 칩 패키지 제조방법.
  26. 제 25항에 있어서, 상기 보호 범프는 빛을 조사하는 스트리핑에 의하여 제거되는 것을 특징으로 하는 칩 패키지 제조방법.
  27. 제 25항에 있어서, 상기 감광성물질은 포토 레지스트인 것을 특징으로 하는 칩 패키지 제조방법.
  28. 제 23항에 있어서, 상기 절연층은 상기 보호 범프보다 높게 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  29. 제 23항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  30. 제 23항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지 제조방법.
  31. 제 23항에 있어서, 상기 절연층은 전극이 형성된 칩 소자의 면과 수평하게 연마되는 것을 특징으로 하는 칩 패키지 제조방법.
  32. 제 23항에 있어서, 상기 패턴의 추가 전극 영역 상에 일정 두께의 보호범프를 형성하고, 상기 절연층 형성 및 연마 단계, 노출 단계, 도전층 형성단계 및 패턴 형성단계를 적어도 1회이상 반복하는 단계를 추가적으로 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  33. 복수개의 전극이 형성되어 있는 기판의 각각의 전극 상에 일정두께의 보호범프를 형성하는 단계;
    상기 보호 범프 영역을 제외한 상기 기판의 전극이 형성되어 있는 면에 절연층을 형성하는 단계;
    상기 보호 범프가 외부에 노출되도록 상기 절연층을 연마하는 단계;
    상기 보호 범프를 제거하여 전극이 외부에 노출되도록 하는 단계;
    상기 전극에 연결되는 도전층을 상기 절연층 상부에 형성하는 단계;
    상기 도전층에 상기 전극에 대응하는 추가 전극이 형성될 수 있는 패턴을 형성하는 단계; 및
    상기 패턴의 추가 전극 영역 상에 외부 전극과 전극보호층을 형성하는 단계;를 포함하는 다층기판 제조방법.
  34. 제 33항에 있어서, 상기 기판은 일면에 다수개의 전극이 형성된 것을 특징으로 하는 다층기판 제조방법.
  35. 제 33항에 있어서, 상기 기판은 양면이 통전되어 있으며, 일면과 그에 대응하는 타면에 다수개의 전극이 형성된 것을 특징으로 하는 다층기판 제조방법.
  36. 제 33항에 있어서, 상기 패턴의 추가 전극 영역 상에 일정 두께의 보호범프를 형성하고, 상기 절연층 형성 및 연마 단계, 노출 단계, 도전층 형성단계 및 패턴 형성단계를 적어도 1회이상 반복하는 단계를 상기 패턴 형성단계 후에 추가적으로 포함하는 칩 패키지 제조방법.
  37. 제 33항에 있어서, 상기 보호범프는 감광성물질인 것을 특징으로 하는 다층기판 제조방법.
  38. 제 37항에 있어서, 상기 보호 범프는 빛을 조사하는 스트리핑에 의하여 제거되는 것을 특징으로 하는 다층기판 제조방법.
  39. 제 37항에 있어서, 상기 감광성물질은 포토 레지스트인 것을 특징으로 하는다층기판 제조방법.
  40. 제 33항에 있어서, 상기 절연층은 상기 보호 범프보다 높게 형성되는 것을 특징으로 하는 다층기판 제조방법.
  41. 제 33항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 다층기판 제조방법.
  42. 제 33항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 다층기판 제조방법.
  43. 제 33항에 있어서, 상기 절연층은 전극이 형성된 칩 소자의 면과 수평하게 연마되는 것을 특징으로 하는 다층기판 제조방법.
  44. 다수개의 전극이 마련된 칩 소자;
    상기 다수개의 전극영역을 제외한 상기 칩 소자의 전극이 형성되어 있는 면 상에 형성된 절연층;
    상기 전극영역을 채우면서 상기 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 도전층;
    상기 도전층 상면에 형성되는 외부전극; 및
    상기 절연층 상면에서 상기 외부전극 주위에 형성되는 전극저항층을 포함하는 칩 패키지.
  45. 제 44항에 있어서, 상기 칩 소자는 일면에 다수개의 전극이 형성되어 있는 집적회로소자인 것을 특징으로 하는 칩 패키지 제조방법.
  46. 제 44항에 있어서, 상기 칩 소자는 적어도 2개 이상인 것을 특징으로 하는 칩 패키지.
  47. 제 46항에 있어서, 상기 칩 패키지는 상기 적어도 2개 이상의 칩 소자의 타면이 부착되는 기판을 추가적으로 포함하는 것을 특징으로 하는 칩 패키지.
  48. 제 44항에 있어서, 상기 칩 소자는 일면과 그에 대응하는 타면에 다수개의 전극이 각각 형성된 집적회로소자인 것을 특징으로 하는 칩 패키지 제조방법.
  49. 제 44항에 있어서, 상기 절연층은 상기 칩 소자의 측면의 일정부분에 추가적으로 형성되는 것을 특징으로 하는 칩 패키지.
  50. 제 44항에 있어서, 상기 절연층은 전극이 형성된 칩 소자의 면과 수평한 것을 특징으로 하는 칩 패키지.
  51. 제 44항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 칩 패키지.
  52. 제 44항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 칩 패키지.
  53. 제 44항에 있어서, 상기 칩 패키지는 상기 도전층 상면의 전극영역을 제외한 면 상에 형성되는 추가 절연층 및 상기 전극영역을 채우면서 상기 추가 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 추가 도전층을 적어도 1쌍 이상 추가로 포함하며,
    상기 외부전극는 가장 상부에 형성되는 도전층 상면에 형성되고, 상기 전극저항층은 가장 상부에 형성되는 절연층 상면에 형성되는 것을 특징으로 하는 칩 패키지.
  54. 복수개의 전극이 형성되어 있는 기판;
    상기 복수개의 전극영역을 제외한 상기 기판의 전극이 형성되어 있는 면 상에 형성된 절연층;
    상기 전극영역을 채우면서 상기 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 도전층;
    상기 도전층 상면에 형성되는 외부전극; 및
    상기 절연층 상면에서 상기 외부전극 주위에 형성되는 전극저항층을 포함하는 다층기판.
  55. 제 54항에 있어서, 상기 기판은 일면에 다수개의 전극이 형성된 것을 특징으로 하는 다층기판.
  56. 제 54항에 있어서, 상기 기판은 양면이 통전되어 있으며, 일면과 그에 대응하는 타면에 다수개의 전극이 형성된 것을 특징으로 하는 다층기판.
  57. 제 54항에 있어서, 상기 도전층은 도금법을 이용하여 형성되는 것을 특징으로 하는 다층기판.
  58. 제 54항에 있어서, 상기 도전층은 구리를 포함한 금속층인 것을 특징으로 하는 다층기판.
  59. 제 54항에 있어서, 상기 절연층은 전극이 형성된 칩 소자의 면과 수평하게 연마되는 것을 특징으로 하는 다층기판.
  60. 제 54항에 있어서, 상기 다층기판은 상기 도전층 상면의 전극영역을 제외한면 상에 형성되는 추가 절연층 및 상기 전극영역을 채우면서 상기 추가 절연층 상에 형성되며 상기 복수개의 전극영역 각각에 대응하도록 소정의 간격으로 전기적으로 분리되어 형성되는 추가 도전층을 적어도 1쌍 이상 추가로 포함하며,
    상기 외부전극은 가장 상부에 형성되는 도전층 상면에 형성되고, 상기 전극저항층은 가장 상부에 형성되는 절연층 상면에 형성되는 것을 특징으로 하는 다층기판.
KR10-2002-0040712A 2002-07-12 2002-07-12 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판 KR100452820B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0040712A KR100452820B1 (ko) 2002-07-12 2002-07-12 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판
US10/327,933 US20040009629A1 (en) 2002-07-12 2002-12-26 Electrode forming method in circuit device and chip package and multilayer board using the same
JP2002378909A JP2004047931A (ja) 2002-07-12 2002-12-27 回路素子の電極形成方法、それを用いたチップパッケージ及び多層基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0040712A KR100452820B1 (ko) 2002-07-12 2002-07-12 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판

Publications (2)

Publication Number Publication Date
KR20040006434A true KR20040006434A (ko) 2004-01-24
KR100452820B1 KR100452820B1 (ko) 2004-10-15

Family

ID=30113156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0040712A KR100452820B1 (ko) 2002-07-12 2002-07-12 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판

Country Status (3)

Country Link
US (1) US20040009629A1 (ko)
JP (1) JP2004047931A (ko)
KR (1) KR100452820B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762423B1 (ko) * 2006-06-27 2007-10-02 박영진 반도체 패키지 및 그 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
KR100740358B1 (ko) * 2005-02-25 2007-07-16 야마하 가부시키가이샤 센서 및 센서 형성 방법
CN1901161B (zh) * 2005-07-22 2010-10-27 米辑电子股份有限公司 连续电镀制作线路组件的方法及线路组件结构
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
JP5581519B2 (ja) 2009-12-04 2014-09-03 新光電気工業株式会社 半導体パッケージとその製造方法
US9991407B1 (en) * 2010-06-22 2018-06-05 Banpil Photonics Inc. Process for creating high efficiency photovoltaic cells
KR101204743B1 (ko) 2011-08-03 2012-11-26 하나 마이크론(주) 반도체 패키지의 제조 방법
KR101204744B1 (ko) 2011-08-03 2012-11-26 하나 마이크론(주) 반도체 패키지의 제조 방법
CN103794515B (zh) * 2012-10-30 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板和结构及其制作方法
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2857270B2 (ja) * 1991-08-09 1999-02-17 イビデン株式会社 多層プリント配線板の製造方法
JPH07176867A (ja) * 1993-12-20 1995-07-14 Nec Corp 印刷配線板の製造方法
US5721155A (en) * 1995-02-13 1998-02-24 Lg Semicon Co., Ltd. Method for forming a via contact of a semiconductor device
KR100192758B1 (ko) * 1996-03-11 1999-06-15 황인길 반도체패키지의 제조방법 및 구조
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
KR100247508B1 (ko) * 1997-10-23 2000-03-15 마이클 디. 오브라이언 플립칩용 반도체패키지 및 그 제조 방법
JP3398319B2 (ja) * 1997-12-16 2003-04-21 新光電気工業株式会社 半導体装置及びその製造方法
JPH11274727A (ja) * 1998-01-19 1999-10-08 Cmk Corp 多層プリント配線板の製造方法
JP4458582B2 (ja) * 1999-01-04 2010-04-28 イビデン株式会社 パッケージ基板
KR100318293B1 (ko) * 1999-11-02 2001-12-24 김 무 플립칩 반도체패키지 및 그 제조방법
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP3446826B2 (ja) * 2000-04-06 2003-09-16 沖電気工業株式会社 半導体装置及びその製造方法
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置
JP3939504B2 (ja) * 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
US20030082906A1 (en) * 2001-10-30 2003-05-01 Lammert Michael D. Via formation in polymers
US20030186536A1 (en) * 2002-03-29 2003-10-02 Brenner Michael F. Via formation in integrated circuits by use of sacrificial structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100762423B1 (ko) * 2006-06-27 2007-10-02 박영진 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20040009629A1 (en) 2004-01-15
JP2004047931A (ja) 2004-02-12
KR100452820B1 (ko) 2004-10-15

Similar Documents

Publication Publication Date Title
US7829438B2 (en) Edge connect wafer level stacking
KR100499006B1 (ko) 도금 인입선이 없는 패키지 기판의 제조 방법
US6995041B2 (en) Semiconductor package with circuit side polymer layer and wafer level fabrication method
KR100452820B1 (ko) 회로소자의 전극형성 방법, 그를 이용한 칩 패키지 및 다층기판
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
KR100452819B1 (ko) 칩 패키지 및 그 제조방법
US8785256B2 (en) Method of manufacturing semiconductor package
US7736944B2 (en) Semiconductor device with improved design freedom of external terminal
US20100044845A1 (en) Circuit substrate, an electronic device arrangement and a manufacturing process for the circuit substrate
KR101730344B1 (ko) 칩 패키지
CN109003963B (zh) 半导体封装及制造其的方法
KR20090034081A (ko) 적층형 반도체 패키지 장치 및 이의 제작 방법
WO2003098687A1 (fr) Dispositif a semiconducteur et procede de fabrication
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
CN110828389A (zh) 半导体装置及其制造方法
JP4438389B2 (ja) 半導体装置の製造方法
JP4056360B2 (ja) 半導体装置及びその製造方法
JP2005183868A (ja) 半導体装置およびその実装構造
JP4131256B2 (ja) 半導体装置及びその製造方法
US20230128938A1 (en) Coreless Component Carrier With Embedded Components
JP4337858B2 (ja) 半導体装置
KR20240002751A (ko) 반도체 패키지의 제조 방법
JP2005191157A (ja) 半導体装置およびその製造方法
JP2007043194A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080930

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee