KR101730344B1 - 칩 패키지 - Google Patents

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KR101730344B1
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chip
dielectric
grid
copper
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디러 허위츠
후앙 알렉스
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주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드
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Abstract

패시베이션 층에 다이 접촉 패드들을 가지는 다이를 포함하는 내장형 다이 패키지로서, 상기 다이 접촉 패드는 접착 층에 의해 피처 층의 제1 측면에 결합되고, 필러(pillar)의 층은 상기 피처 층의 제2 측면으로부터 뻗어있고, 상기 다이, 피처층, 및 필러 층은 유전체 재료에 의해 캡슐화되는 상기 내장형 다이 패키지.

Description

칩 패키지 {CHIP PACKAGE}
본 발명은 전자 칩 패키징 및 그의 제조 방법에 관한 것이다.
컴퓨팅과 통신 장치와 같은 가전제품들은 집적회로 칩을 포함하고 있다.
외부 세계에 대한 칩 결합을 가능하게 하는 고전적인 방법은 칩 패키지의 일부로서 IC 기판을 포함하는 것이다. 패키징된 칩은 BGA(Ball Grid Array) 또는 LGA(Land Grid Array)와 같이 인쇄 회로 기판(PCB) 또는 기타 컴포넌트가 결합되는 다른 기판에 결합하기 위한 접속부를 가진다.
IC 기판은 PCB와 기타 하부 기판과의 양질의 접촉을 보장하기 위해 높은 평탄도를 가지고, 강성(stiff) 및 비틀림에 대한 내성(warp resistant)이 있을 필요가 있다. 특히 IC 기판에 대해서, 그리고 일반적으로 칩 패키징에 대해서 신뢰성과 적절한 전기적 성능, 얇은 두께, 강성, 평탄도, 양질의 열 분산과 경쟁력 있는 단가가 요구된다.
비교적 저렴하고 IC 회로가 외부 세계와 통신할 수 있도록 하는 잘 구축된 일반적인 유형의 칩 패키지가 리드 프레임이다. 리드 프레임은 하우징 외부로 뻗어있는 금속 리드를 이용한다. 리드 프레임 기술은 초기의 DIP 칩으로 돌아가지만, 여전히 다수의 다양한 패키지에서 폭넓게 이용된다.
리드 프레임은 완성품으로 조립하는 동안 다이에 기계적 지지를 제공하는 IC 패키지의 '골격'으로서 기능한다. 그것은 다이가 부착되는 다이 패들, 그리고 외부 세계로의 외부 전기 접속을 위한 수단으로서 기능하는 리드로 구성된다. 다이는 와이어 본딩을 통하여 와이어에 의해 또는 테이프 자동화 본딩에 의해 리드에 접속된다.
연결 와이어로 리드 프레임에 부착되면, 다이 또는 칩은 몰딩 화합물로 알려진 플라스틱 보호 재료로 덮여진다.
보다 발전된 다층 기판 제조에 사용되는 기술들은 패드들을 연결하는 층 또는 유전체 재료에 내장되는 피처를 포함한다. 비아가 상이한 층들의 피처들을 전자적으로 함께 결합시키기 위해 유전체 재료를 통과하여 제공된다.
이러한 비아를 제조하는 하나의 방법은 천공 및 충전(drill & fill)에 의한 것인데, 여기서 구멍(hole)이 전형적으로 레이저를 사용하여 유전체를 통과하여 천공되고, 구리와 같은 도전성 재료가 구멍을 채우는 데에 이용되어, 비아를 생성한다.
비아를 제작하는 대안의 접근 방식은, 스텐실을 통해 램프에 선택적으로 노출시키거나, 또는 레이져 스크라이브를 이용하여 패턴을 기록하는 것에 의해, 일반적으로 자외선과 같은 적절한 파장의 빛에 선택적으로 노출시킴으로써 포토-레지스트에 생성된 패턴으로 구리 또는 기타 금속을 증착시키는 것이다. 포토-레지스트로 현상된(developed) 패턴에 전기 도금하는 이 기술은 '패턴 도금'으로 공지되어 있다. 포토-레지스트는 이후 제거되고 직립 비아 포스트가 바람직하게는 강도 향상을 위한 폴리머 함침 유리 섬유 매트 프리-프레그인 유전체 물질로 적층된다.
패턴 도금시, 먼저 시드 층이 증착된다. 그런 다음 포토-레지스트 층이 그 위에 증착되고, 후속하여 시드 층을 노출시키는 트렌치를 만들기 위해 선택적으로 제거되는 패턴을 생성시키기 위해 노출된다. 비아 포스트는 포토-레지스트의 트렌치에 구리를 증착시킴으로써 생성된다. 그런 다음 나머지 포토-레지스트가 제거되고, 시드 층은 에칭되어 제거되고, 다시 일반적으로 폴리머 함침 유리 섬유 매트 프리 프레그인 유전체 물질이 그 위에 그리고 그 주위로 적층되어 비아 포스트를 둘러싼다. 다양한 기술 및 공정이 그런 다음 그 위에 다음 금속층을 구축하기 위해, 그것을 평탄화하고 접지 또는 기준 평면에 대한 전도성 접속을 허용하는 비아 포스트의 상단을 노출시키는 것으로써 유전체를 박층화 하는 데에 이용할 수 있다. 다음 금속 도전체 층과 비아 포스트는 원하는 다층 구조를 구축하기 위해 상기 공정을 반복함으로써, 그 위로 증착될 수 있다.
대안으로, 그러나 이하에서 '패널 도금'으로 공지된 밀접하게 연결된 기술에서, 금속 또는 합금의 연속 층이 기판 위로 증착된다. 포토-레지스트 층은 이것의 최상부에 증착되고, 패턴이 포토 레지스트 내에서 현상된다(developed). 이어서 현상된 포토-레지스트는 선택적으로 벗겨지고, 그 아래의 금속을 선택적으로 노출시키고, 이는 에칭하여 제거될 수 있다. 미현상(undeveloped) 포토-레지스트는 기저 금속을 에칭되어 제거되는 것으로부터 보호하고, 직립 피처 및 비아의 패턴을 남긴다. 미현상 포토-레지스트가 벗겨진 후, 폴리머 함침 유리 섬유 매트와 같은 유전체 재료는 직립 구리 피처 및/또는 비아 포스트 주위와 그 위에 적층 될 수 있다. 또 다른 변형에서, 미현상 포토레지스트 패턴은 마스크로서 기능하는 현상된 포토레지스트를 남기고 벗겨져 제거된다.
상술된 바와 같이 패턴 도금 또는 패널 도금 방법으로 생성된 비아 층은 전형적으로 '비아 포스트'로 알려져있다. 피처 층이 유사한 기술을 이용하여 제조 될 수 있다.
고밀도 인터커넥트를 제조하기 위한 유연한 한 가지 기술은 금속 비아 또는 유전체 매트릭스의 피처로 구성된 패턴 또는 패널 도금된 다층 구조물을 구축하는 것이다. 비아와 피처에 이용되는 금속은 구리일 수 있고, 상기 유전체는 섬유 강화 폴리머 매트릭스로 구성될 수 있다. 일반적으로, 예를 들면, 폴리이미드와 같은 높은 유리 전이 온도(Tg)를 가지는 폴리머가 사용된다. 이러한 인터커넥트는 코어 또는 코어리스일 수도 있으며, 컴포넌트들을 적층시키기 위한 캐비티를 포함할 수 있다. 그것들은 홀수 또는 짝수 층을 가질 수 있다. 가능한 기술은 Amitec-Advanced Multilayer Interconnect Technologies Ltd.에 대해 발급된 종래 특허에 기술되어 있다. 예를 들면, Hurwitz 등의, "개선된 다층 코어리스 지지 구조물 및 그의 제조 방법"이라는 제하의 미국 특허 제 7,682,972 호에서는 우수한 전자 지지 구조의 구성에 전구체로 사용하기 위한 유전체 내의 비아 어레이를 포함하는 자유 직립(free standing) 막의 제조 방법을 기술하고 있다. 상기 방법은 희생 캐리어 상에 있는 유전체 둘레의 도전성 비아의 막을 제조하는 단계, 자유 직립 적층 어레이를 형성하기 위해 희생 캐리어로부터 막을 분리하는 단계를 포함한다. 자유 직립 막에 기초한 전자 기판은 뒤이어 비아를 종단시키는 적층 어레이를 박형화 및 평탄화시킴으로써 형성될 수 있다. 상기 공보는 그 전체가 본 명세서에 통합된다.
Hurwitz 등의, "집적 회로지지 구조물 및 그의 제조"라는 제하의 미국 특허 제 7,635,641 호는 전자 기판의 제조 방법을 기술하고, 상기 전자 기판의 제조 방법은 하기의 단계; (A) 제1 기저 층을 선택하는 단계; (B) 상기 제1 기저 층 상으로 제1 내에칭성 배리어 층을 증착시키는 단계; (C) 도전 층 및 절연 층을 교호식으로 하여 제1 하프 스택을 구축하는 단계로서, 상기 도전 층은 비아에 의해 상기 절연 층들을 관통하여 상호접속되는 단계; (D) 상기 제1 하프 스택 상으로 제2 기저 층을 도포하는 단계; (E) 상기 제2 기저 층에 포토-레지스트의 보호 코팅을 도포하는 단계; (F) 상기 제1 기저 층을 에칭하여 제거하는 단계; (G) 포토-레지스트의 상기 보호 코팅을 제거하는 단계; (H) 상기 제1 내에칭성 배리어 층을 제거하는 단계; (I) 도전 층과 절연 층을 교호식으로 하여 제2 하프 스택을 구축하는 단계로서, 상기 도전 층은 비아에 의해 상기 절연 층을 관통하여 상호 접속되고, 상기 제2 하프 스택은 상기 제1 하프 스택까지 실질적으로 대칭형으로 놓이는 단계; (J) 도전 층과 절연 층이 교호식으로 되어있는 상기 제2 하프 스택 상으로 절연 층을 도포하는 단계; (K) 상기 제2 기저 층을 제거하는 단계; 및 (L) 상기 스택의 외부 표면 상의 비아의 단부를 노출시키고 상기 단부에 종단을 적용시킴으로써 상기 기판을 종단시키는 단계;를 포함한다. 상기 공보는 그 전체가 참조에 의해 본 명세서에 통합된다.
다층 기판은 접속의 고밀도화를 가능하게 하고 더욱 복잡한 IC 칩을 가지고 이용된다. 이는 단순한 단층 리드 프레임보다 더 비싸고, 다수의 전자 애플리케이션에 대해서는, 보다 경제적인 리드 프레임이 적합하다.
단층이 적합한 상대적으로 단순한 칩 패키징에 대해서조차, 리드 프레임 기술은 한계가 있다. 상기 칩은 와이어 본딩에 의해 리드 프레임에 부착되고 연결 와이어가 길수록 와이어의 단선(breaking)의 위험성이 더 커져, 연결해제를 가져와 고장으로 이어진다. 추가적으로, 와이어가 보다 근접하게 함께 패키징될 수록, 단락의 가능성은 더 커진다.
유전체 재료 접근 방식에서의 비아 포스트는 다층 기판에 적합하지만, 일반적으로는 하나의 층에 사용하기에는 너무 얇은데, 이는 비틀림과 만곡이 열화한 접촉, 불안정성 및 단락을 가져온다는 것을 이해하기 때문이다.
Hurwitz 등의 "단층 코어리스 기판"이라는 제하의, 미국 특허 제8,866,286 호는 라우팅 층과 비아 포스트 층으로 구성된 인터포저의 라우팅 층에 결합된 적어도 하나의 칩을 포함하는 전자 칩 패키지를 기술하고, 여기서 상기 비아 포스트 층은 폴리머 레진에 유리 섬유를 포함하는 유전체 재료로 둘러싸여 있고, 칩과 라우팅 층이 상기 칩과 라우팅 층을 캡슐화하는 유전체 재료의 제2 층에 내장된다. 이 패키징 기술에서, 상기 비아 포스트의 구리 단부는 유전체 재료와 동일 평면(flush)을 이룬다.
패키지는 매우 강건하지만 과열을 받을 수 있다. 또한, 이러한 패키지는 와이어 본드에 기인한 표류 인덕턴스(stray inductance)를 가질 수 있고 다이 부착, 와이어 본딩 및 몰딩에 필요한 조립 공정과 재료에 기인하여 제조 비용이 많이 들 수 있다.
얇고, 신뢰할 수 있고, 저비용인 칩 패키지에 대한 필요성은 여전히 존재하며, 본 발명의 실시예는 이에 대한 필요성을 지적하고 있다.
본 발명의 실시예는 새로운 칩 패키징 솔루션을 제공하는 것을 목적으로 한다.
제1 양태는 패시베이션 층에 다이 접촉 패드들을 가지는 다이를 포함하는 내장형 다이 패키지에 관한 것으로, 상기 다이 접촉 패드는 접착/배리어 층에 의해 피처 층의 제1 측면에 결합되고, 필러(pillar)는 상기 피처 층의 제2 측면으로부터 연장되고, 상기 다이, 피처층, 및 필러는 유전체 재료에 의해 캡슐화된다.
전형적으로, 상기 다이 접촉 패드는 알루미늄을 포함한다.
전형적으로, 상기 패시베이션 층은 PI 또는 SiN을 포함한다.
일반적으로, 접착/배리어 층은 Ti/Cu, Ti/W/Cu, Ti/Ta/Cu, Cr/Cu, Ni/Cu 및 Cr/Ni/Cu로 구성된 그룹으로부터 선택된다.
전형적으로, 접착층은 0.05 미크론 내지 1 미크론 범위의 두께를 가진다.
전형적으로, 피처 층은 구리를 포함한다.
전형적으로, 피처 층은 1 미크론 내지 25 미크론의 범위의 두께를 가진다.
일부 실시예에서, 피처 층은 팬-아웃 형태를 가진다.
일부 실시예에서, 피처 층은 팬-인 형태를 갖는다.
일부 실시예에서, 상기 칩과 필러는 상이한 폴리머 유전체 재료에 내장된다.
일부 실시예에서, 필러 층은 기판에 상기 다이를 결합하기 위한 접촉부로서 기능하는 패드의 그리드 어레이를 제공한다.
선택적으로, 상기 기판은 PCB이다.
선택적으로, 상기 기판은 패키지 온 패키지(Package on Package)를 제조하기 위한 패키지이다.
전형적으로, 상기 패드의 그리드 어레이는 산업 표준에 따라 종단된다.
일부 실시예에서, 필러의 그리드 어레이는 유전체를 벗어나서 10 미크론까지 연장하거나 또는 유전체와 동일한 수평면을 이루어 LGA 패드를 제공하도록 한다.
선택적으로, 필러의 그리드 어레이는 Ni/Au, ENIG 또는 ENEIG로 구성되는 그룹으로부터 선택된 종단부로 종결된다.
일부 실시예에서, 필러의 그리드 어레이는 유전체 아래로 10 미크론까지 함몰하거나 또는 상기 유전체와 동일한 수평면을 이루어 BGA 패드를 제공하도록 한다.
일부 실시예에서, 포스트의 그리드 어레이는 유기 솔더 보존제(OSP: Organic Solder Preservative)로 종결된다.
제2 양태는 본 명세서에 기술된 신규한 칩 패키지를 제조 방법에 관한 것으로서 :
- 폴리머 프레임으로 둘러싸인 소켓의 그리드를 획득하는 단계;
- 테이프에 상기 칩 소켓의 그리드를 배치하는 단계;
- 그리드의 소켓에 칩을 페이스 다운 (플립 칩)으로 배치하는 단계;
- 상기 다이 및 그리드 위에 유전체 재료를 적층하는 단계;
- 상기 유전체 위에 캐리어를 도포하는 단계;
- 새로 노출된 표면 상으로 티타늄, 탄탈룸, 텅스텐, 크롬 및/또는 니켈 중 적어도 하나를 포함하는 접착/배리어 층과, 그에 후속하여 구리 시드 층을 증착하는 단계;
- 제1 층의 포토 레지스트의 층을 도포하고 피처 층으로 패턴을 현상하는 단계;
- 피처 형성을 위해 패턴으로 구리를 전기도금하는 단계 ;
- 제1 층의 포토 레지스트를 벗겨내는 단계;
- 비아 필러의 패턴으로 패터닝된 제2 층의 포토레지스트를 도포하는 단계;
- 비아 필러 형성을 위해 패턴으로 구리를 전기도금하는 단계;
- 상기 제2 층의 포토 레지스트를 벗겨내는 단계;
- 접착 층과 구리 시드 층의 노출된 부분들을 에칭하여 제거하는 단계;
- 구리 피처, 필러 및 칩의 아래 면을 커버하는 유전체 배리어 층을 도포하는 단계;
- 캐리어를 제거하는 단계;
- 다이 어레이 뒷면 위에 흑색 유전체의 박막 층을 적층하는 단계;
- 상기 구리 필러를 노출시키기 위해 상기 유전체를 박층화하는 단계;
- 종단부(termainations)를 도포하는 단계; 및
- 개별 패키징된 칩으로 그리드를 다이싱하는 단계;를 포함하고,
- 선택적으로, 칩의 어레이가 각 소켓 내에 위치된다.
다양한 제조 루트에서, 그 위에 칩의 어레이를 가진 웨이퍼가 각 소켓 내에 위치된다.
일부 실시예에서, 구리 필러는 LGA(Land Grid Array)를 포함하고, 하기의 한정 사항들:
- 정방형 또는 장방형 형상;
- 무전해 니켈/무전해 팔라듐/이머젼 금(ENEPIG) 또는 무전해 니켈/이머젼 금(ENIG) 또는 전해질 니켈 및 금(니켈/금) 종단 기술을 포함하는 최종 금속 도금으로 도금되는 외부 표면; 및
- 선택적으로 주위의 유전체로부터 10 미크론까지 돌출되는 것;
중 적어도 하나에 의해 특징지어진다.
일부 실시예에서, 구리 필러들은 하기의:
- 주위의 유전체에 대하여 10 미크론까지 함몰되는 것;
- 땜납 볼에 의해 용이하게 습윤하도록(wetting) 원형의 단부를 가진 원통 형상을 구비하는 것; 및
- 유기 솔더 보존제(OSP: Organic Solder Preservative)로 코팅되는 것;
중 적어도 하나에 의해 특징지어진 패드의 BGA(볼 그리드 어레이)를 포함한다.
전형적으로, 그런 다음 흑색 유전체가 레이저로 마킹된다.
본 발명을 보다 잘 이해하기 위해 그리고 본 발명이 어떻게 효과적으로 수행될 수 있는지를 도시하기 위해, 순수하게 예시의 방법으로 첨부 도면을 참조한다.
이제, 상세하게 도면을 특정하여 참고하면, 도시된 특정한 사항들은 예시에 의한 것이고, 본 발명의 바람직한 실시예의 예시적 설명을 목적으로 하며, 본 발명의 원리 및 개념적 양태의 가장 유용하고 용이하게 이해될 수 있는 설명이라고 간주되는 것을 제공하기 위해 제시된다. 이와 관련하여, 본 발명의 기본적 이해를 위해 필요한 것 이상으로 보다 상세하게 본 발명의 구조적 상세를 도시하려는 시도는 이루어지지 않았으며; 도면과 함께 취해진 설명은 본 발명의 다수 형태가 실제로 어떻게 구현될 수 있는지를 당해 기술 분야의 당업자에 명료하게 한다.
도 1은 랜드 그리드 어레이(LGA)에 의해 기판에 패키징된 칩을 결합할 수 있게 하는 하나의 실시예에 따른 전자 칩 패키지를 관통하는 간략화된 단면도이다;
도 2는 볼 그리드 어레이(BGA)에 의해 기판에 패키징된 칩을 결합할 수 있게 하는 하나의 실시예에 따른 전자 칩 패키지를 관통하는 간략화된 단면도이다;
도 3은 도 1의 전자 칩 패키지가 어떻게 제조될 수 있는지를 도시하는 플로우 차트이다.
도 4(a) 내지 4(u)는 도 3의 플로우 차트의 단계들에 대응하는 중간 구조물의 측면도 스케치를 수반한다.
다양한 도면에서의 유사한 참조번호 및 명칭은 유사한 엘리먼트들을 나타낸다.
미크론이라는 용어는 1x10-6 미터를 의미하며, "㎛"로 표기될 수 있다.
하기의 설명에서, 유전체 매트릭스에서 금속 비아로 구성된 지지 구조체, 특히, 폴리이미드, 에폭시 또는 BT(Bismaleimide/Triazine), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 유리 섬유로 강화된 그것들의 혼합물과 같은 폴리머 매트릭스에서의 구리 비아 포스트가 고려된다.
도 1을 참조하면, 랜드 그리드 어레이(LGA)(20, 22, 24)에 의해 기판에 칩(10)을 결합 가능하게 하는 하나의 실시예에 따른 전자 칩 패키지(8)를 관통하는 단순화된 단면도가 도시되어 있다.
전자 칩 패키지(8)는 PI 또는 SiN을 포함하는 패시베이션 층(14)에서 알루미늄 필러(12)를 가지는 다이 또는 칩(10)으로 구성된다.
패시베이션 층(14)에서 알루미늄 필러(12)를 가지는 칩(10)은 필름이나 또는 추가 강도를 위해 유리 섬유로 강화된 프리-프레그로서 제공되는 폴리이미드, 에폭시 또는 BT(Bismaleimide/Triazine), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 그것들의 혼합물과 같은 폴리머 매트릭스를 가지는 제1 유전체 재료(16)로 적층함으로써 캡슐화된다.
패드(18)는 알루미늄 필러(12)에 결합된다.
구리 필러(20, 22, 24)의 층은 IC(10)가 배치된 곳으로부터 패드(18)의 대향하는 측면 상에 제조된다.
실질적으로는 패드(18)는 팬 아웃(fan out)하고 이들 필러(22, 24) 중 하나 이상은 IC 칩(10)의 경계를 벗어나서 배치되고, 여기서 일반적으로 보다 거친(coarser) 규모의 접촉을 가진 PCB와 같은 기판에 결합하는 것을 용이하게 하는 팬 아웃 구성이라고 한다.
이러한 필러(20) 중 하나 이상은 선택된 필러(12)에 전기적 연결을 제공하고 그러한 다수의 필러(12)를 함께 접지에 연결할 수 있는 것에 추가하여, 또한 칩(10)으로부터 열을 제거하고 그것을 커다란 체적을 통해 소산하도록 하는 방열판으로서 기능하는 칩 아래의 커다란 필러가 될 수 있고, 유전체 재료(16, 26)는 일반적으로 좋은 단열재, 즉 불량한 열 전도체이고, 플립 칩 구성은 데이터 손상이나 소음을 야기하는 과열을 겪을 수 있다는 것이 주의된다.
팬-아웃 구성 대신, 원한다면 기술은 팬-인 구성을 제공할 수 있다는 것이 이해될 것이다. 추가로, 또한, 여기서 공정이 세그멘테이션 이전에, 개별 칩의 처리가 아니라 '웨이퍼 상의' 다수의 칩의 처리인 경우, 팬 아웃 구성은 일반적으로 불가능하다는 것이 이해될 것이다.
패드(18) 및 필러(20, 22, 24)는 칩(10)을 캡슐화하는 유전체(16)와는 상이한 다른 유전체 재료일 수 있는 유전체 재료(26) 내에 캡슐화될 수 있다. 흑색 유전체의 박막 층(28)은 레이저 마킹 가시성(visibility)을 돕기 위해 다이 패키지(8)의 최상부에 적층될 수 있다. 흑색 유전체층(28)은 프리프레그 또는 폴리머 필름으로서 제공될 수 있다.
랜드 그리드 어레이(LGA)를 가지고 인쇄 회로 기판(PCB)과 같은 기판에 결합하기 위해, 컬럼(20, 22, 24)는 대개 정방형 또는 장방형이지만, 그럼에도 불구하고, 예를 들어 원형과 같은 다른 형상을 가질 수도 있다.
기판에 대한 부착을 용이하게 하기 위해서, 컬럼(20, 22, 24)의 단부는 유전체를 벗어나서 10 미크론까지 돌출할 수 있다. 컬럼(20, 22, 24)의 노출된 단부는 일반적으로 무전해 니켈 이멀젼 금(ENIG: Electroless Nickel Immersion Gold)으로서 알려진 전해질 Ni/Au를 구비하는 또는 ENEPIG로 알려진 공정에서 니켈의 위와 금의 아래에 팔라듐이 있는 층인 Ni/Pd/Au의 자신들의 외부 표면 상의 최종 금속 도금(30)으로 코팅될 것이다.
도 2를 참조하면, 볼 그리드 어레이(BGA)(120, 122, 124)에 의해 기판에 다이 또는 칩 (110)의 결합을 가능하게 하는 하나의 실시예에 따른 전자 칩 패키지 (108)를 관통하는 제2 간략화된 단면도가 도시되어 있다.
전자 칩 패키지(108)는 PI 또는 SiN을 포함하는 패시베이션 층(114)에서 알루미늄 필러(112)를 가진 다이 또는 칩(110)으로 구성되어 있다.
칩(110)은 필름이나 또는 추가 강도를 위해 유리 섬유로 강화된 프리-프레그로서 제공되는 폴리이미드, 에폭시 또는 BT(Bismaleimide/Triazine), 폴리페닐렌 에테르(PPE), 폴리페닐렌 옥사이드(PPO) 또는 그것들의 혼합물과 같은 폴리머 매트릭스를 가지는 제1 유전체 재료(116)로 적층함으로써 캡슐화된다.
패드(118)는 알루미늄 필러(112)에 결합된다.
구리 필러 (120, 122, 124)의 층은 IC(110)가 배치된 곳으로부터 패드(118)의 대향하는 측면 상에 제조된다.
실질적으로는 패드(118)는 팬 아웃하고 및 이들 필러(122, 124) 중 하나 이상은 IC 칩(110)의 경계를 벗어나서 배치되고, 여기서 이는 일반적으로 보다 거친(coarser) 규모의 접촉을 가진 PCB와 같은 기판에 결합하는 것을 용이하게 하는 팬 아웃 구성이라고 한다. 이러한 필러(220) 중 하나 이상은 선택된 필러(112)에 전기적 연결을 제공하고 그러한 다수 필러(112)를 함께 접지에 연결할 수 있는 것에 추가하여, 또한 칩(110)으로부터 열을 제거하고 그것을 커다란 체적을 통해 소산하도록 하는 방열판으로서 기능하는 칩 아래의 커다란 필러가 될 수 있고, 유전체 재료(116, 126)는 일반적으로 좋은 단열재, 즉 불량한 열 전도체이고, 플립 칩 구성은 데이터 손상이나 소음을 야기하는 과열을 겪을 수 있다는 것이 주의된다.
팬-아웃 구성 대신, 원한다면 기술은 팬-인 구성을 제공할 수 있다는 것이 이해될 것이다. 여기서 세그멘테이션 이전에 다수의 칩이 웨이퍼 상에서 패키징되고 종결되는 경우, 팬 아웃 구성은 일반적으로 불가능하다는 것이 이해될 것이다.
패드(118) 및 필러(120, 122, 124)는 칩(110)을 캡슐화하는 유전체(116)와는 상이한 다른 유전체 재료일 수 있는 유전체 재료(126) 내에 캡슐화될 수 있다. 흑색 유전체의 박막 층(28)은 레이저 마킹 가시성(visibility)을 돕기 위해 다이 패키지(108)의 최상부에 적층될 수 있다. 흑색 유전체층(128)은 프리프레그 또는 폴리머 필름으로서 제공될 수 있다.
볼 그리드 어레이(BGA)를 가지고 인쇄 회로 보드(PCB)과 같은 기판에 결합하기 위해, 솔더 볼은 컬럼의 단부에 부착되고 그로부터 반구체 캡으로 펼쳐지는(spread out) 경우, 컬럼(120, 122, 124)은 솔더 볼에 의해 쉽게 습윤되도록 둥근 단면을 가진 원통형이지만, 그럼에도 불구하고 컬럼(120, 122, 124)은 다른 형상을 가질 수 있고, 예를 들면 타원형, 정방형 또는 장방형일 수도 있다.
도 1의 컬럼(20, 22, 25)의 돌출한 단부와는 달리, BGA에 대해, 일반적으로 컬럼(120, 122, 124)의 단부는 컬럼(120, 122, 124)의 단부를 벗어나서 10미크론까지 뻗어있고 솔더 볼을 포함하면서 후속하여 패키지 완료시 도포되도록 돕는 유전체(126)로 묻힌다(countersink). 솔더 볼의 볼 그리드 어레이(BGA)의 도포이전에 오염되는 것(tarnishing)을 방지하기 위해, 컬럼(120, 122, 124)의 단부는 일반적으로 유기 땜납 보존제(OSP: Organic Solderability Preservsative)(130)의 최종 층으로 코팅될 것이다.
또한, 도 1과 도 2 각각에서 기술된 패키지에서 각각 LGA와 BGA 패드로서 기능하는 양 구리 포스트는 적어도 폭(또는 직경)이 200 미크론이고, 일반적으로 두께가 15 미크론에서 50 미크론인 포스트 구조를 포함한다는 것에 유의해야 한다. 특히 고출력 다이 애플리케이션에 대해, 구리 포스트들의 치수는 칩에 전류를 입력 또는 출력하는 전류에 대한 DC 저항을 감소시켜, 칩과 전체 패키지의 신뢰성의 기능 범위를 증가시키는 것을 더 도울 수 있다.
폴리머 프레임(4)에서의 소켓(6)의 어레이의 섹션의 개략적인 측면도와 그 안에 칩(10)을 매립하고 연결하는 것을 도시하는 도 3의 플로우 차트 및 도 4(a) 내지 도 4(u)를 참조하면, 도 1 및 2의 구조를 제조하는 방법이 상세히 설명된다.
폴리머 프레임(4)에 의해 둘러싸인 소켓(6)의 제1 그리드가 제공된다(단계(3a). 도 4(a)는 인접 소켓의 커플을 도시한다. 하기의 설명은 단일 칩 소켓에 포착되고 배치된 개별 칩들의 커플을 처리하는 것을 도시 및 기술한다. 실제에 있어서, 소켓의 대형 이차원 어레이가 함께 처리될 수 있다. 또한, 변형 공정에서, 단일 소켓은 후속하여 분할될 수 있는 그 위에 칩 그리드를 가진 웨이퍼를 처리하기 위해 사용될 수 있다.
프레임(6)은 폴리머 시로서 도포된 폴리머로 구성되거나, 또는 프리프레그로서 도포된 유리 섬유 강화 폴리머가 될 수 있다. 그것은 하나 또는 그 이상의 층을 가질 수 있다. 두께 관통 소켓(4)은 천공될 수 있고, 또는 프레임(6)은 후속하여 관통 두께 소켓(4)을 제공하기 위해 용해되는 희생 구리 토막 위에 제조될 수 있다.
Zhuhai Access의 패널은 21" X 25" 일 수 있고, 패키징된 칩은 5mm X 5mm일 수 있다. 따라서, 이 제조 기술은 각 패널에 10,000개의 칩을 패키징하는 것이 가능하다.
그러나, 패널의 모든 블록들이 동일한 크기의 칩 소켓을 가질 필요가 있는 것은 아니라는 것이 이해될 것이다. 또한, 하나 이상의 블록이 서로 다른 크기의 칩을 수용하기 위해 서로 다른 크기의 소켓에 사용될 수 있을 뿐만 아니라, 임의의 크기의 임의의 서브 어레이가 특정 다이 패키지를 제조하기 위해 사용될 수도 있으며, 따라서 큰 처리량에도 불구하고, 소량의 소수의 다이 패키지가 제조되어 특정 고객을 위해 동시에 상이한 다이 패키지를 처리하는 것도 가능하며, 또는, 상이한 고객들을 위해 상이한 패키지가 제조되는 것도 가능하다. 따라서, 패널은 적어도 제1 유형의 칩을 수용하기 위한 제1 세트의 치수를 가지는 소켓을 구비한 제1 영역, 그리고 제2 유형의 칩을 수용하기 위한 제2 세트의 치수를 가지는 소켓을 구비한 제2 영역을 포함할 수 있다. 또한, 하나 이상의 웨이퍼 상의 칩의 어레이는 그러한 패널에 있는 웨이퍼 사이즈에 맞는 소켓에 위치될 수 있고, 칩은 후속하여 웨이퍼가 분할되기 전에 패키지 될 수 있다.
도 4(a)에 도시된 바와 같이, 각각의 칩 소켓(4)은 폴리머 프레임(6)으로 둘러싸인다. 칩 소켓(4)의 그리드는 테이프(30)상에 배치된다-단계 4(b)(도 (3)). 패시베이션층(14)의 알루미늄 접촉부(12)(도 1 및 2 참조)가 테이프(30)와 접촉하도록 칩(10)은 프레임(6)의 소켓 프레임(4) 내에서 페이스 다운방식으로(플립 칩) 배치된다-단계(4c)(도 4c).
유전체 재료(16), 일반적으로 폴리머 필름 또는 폴리머 프리-프레그 내의 섬유가 다이(10)와 그리드(6) 위에 적층된다-단계 4(d)(도 4(d)).
캐리어(32)는 이제 유전체(16) 위에 도포된다-단계 4(e)(도 4(e)). 테이프(30)는 이제 제거되어-단계 4(f)(도 4(f)), 칩 접촉부(12)를 노출시킨다. 구리 시드 층이 후속되는, 티타늄, 탄탈룸, 텅스텐, 크롬 및/또는 니켈 중 적어도 하나를 구비하는 접착 층(34)은 새롭게 노출된 표면상에 증착된다-단계 4(g)(도 4(g)). 물리적 기상 증착(PVD)이 전형적으로 사용된다. 접착 금속(34)의 선택은 폴리머(6) 및 패시베이션층(14)에 따른다. 접착층(34)에 대한 전형적인 조합은 두께가 0.05 미크론 내지 1 미크론인 Ti/Cu, Ti/W/Cu, Ti/Ta/Cu 및 Cr/Cu이다.
포토레지스트(36) 층은 도포되고 패터닝되어 피처 층을 형성한다-단계 4(h)(도 4(h)). 그런 다음 구리는 패턴으로 전기도금되어 피처 층(18)을 형성한다-단계 4(ⅰ)(도 4(ⅰ)). 일반적으로 피처(18)는 두께가 1 미크론 내지 25 미크론의 범위이다. 피처(18)는 다이로부터 팬 아웃을 할 수 있거나, 내부를 향해 펼쳐질 수(fan inward) 있다. 일부 피처는 외부를 향해 펼쳐질 수(fan outward) 있고, 일부는 내부를 향해 펼쳐질 수 있다. 웨이퍼상의 칩 어레이를 처리하는 경우, 팬 아웃 구성은 일반적으로 가능하지 않다.
포토레지스트(36)가 벗겨지고-단계 4(j)(도 4(j)), 포토레지스트(38)의 제2 층이 도포되고 비아 필러로 패터닝된다-단계 4(k)(도 4(k)). 구리가 패턴으로 전기도금되어 비아 필러(20, 22, 24)층을 형성한다-단계 4(l)(도 4(l)). 일반적으로 비아 필러(20)는 길이가 15 미크론 내지 50 미크론의 범위이다.
포토레지스트(38)의 제2 층은 벗겨지고-단계 4(m)(도 4(m)), 그런 다음 Ti, Ta, Ni, Cr, W 중 하나의 이상의 구리 시드 층과 함께 스퍼터링된 접착층(34)은 에칭되어 제거된다-단계 4(n).
유전체 배리어 층(26)은 그런 다음 구리 피처(18)와 필러(20, 22, 24) 및 칩(10)의 하부를 커버하도록 도포된다-단계 4(o)(도(o)).
다음으로, 캐리어(32)가 제거된다. 일반적으로, 캐리어는 구리이고 단순히 에칭되어 제거된다. 그것은, 두꺼운 층이 박리되어 떨어지고 더 얇은 층이 에칭되어 제거는 경우에, 두꺼운 층에 박리가능하게 부착된 얇은 층을 포함하는 2개 층의 구리 캐리어일 수 있다-단계 4(p)(도 4(p)).
프레임을 노출하기 위해, 폴리머는 연마, 연삭 또는 화학 기계적 연마(CMP)에 의해 박층화될 수 있다-단계 4(q).
본 단계에서, 흑색 유전체(28)(필름 또는 프리-프레그)의 박막 층이 다이(10) 및 프레임(6)의 어레이 뒷면 위에 적층될 수 있다-단계 4(r)(도 4(r)).
포토레지스트 또는 기타 폴리머 유전체(26)는 구리 필러(20, 22, 24)가 노출되도록 박층화된다-단계 4(s)(도 4(s)).
종결부(30)는 도포되고(24)-단계 4(t)(도 4(t)), 어레이는 개별 패키징된 칩(8)으로 분할된다(다이싱)-단계 4(u)(도 4(u)).
도 4(u)와 도 1에 도시된 바와 같이, 구리 필러(20, 22, 24)는 랜드 그리드 어레이(LGA)의 형태에서 접촉부로서 기능하는 패드의 그리드 어레이를 포함하고, 그 주변의 유전체(26)와 동일 평면(flush)을 이룰 수 있거나(도 4(u)), 또는 유전체의 표면을 벗어나서 약 10 미크론까지 돌출할 수 있는(도 1) 구리 필러(20, 22, 24)의 최상부 표면은 무전해 니켈/무전해 팔라듐/이머젼 금(ENEPIG) 또는 무전해 니켈/이머젼 금(ENIG) 또는 전해질 니켈 및 금(니켈/금) 종단 기술을 포함하는 자신들의 외부 표면에 도금하는 최종 금속으로 도금된다. 랜드 그리드 어레이 구조에서, 필러(20, 22, 24)들은 정방형 또는 장방형일 수 있다.
따라서, 도 1의 구조를 제조하는 방법이 도시되었다. 특징적으로, 칩 패키지는 2개 또는 3개의 상이한 유전체를 포함할 수 있고, 프레임(6), 필러(16)는 동일하거나 상이한 폴리머이거나, 또는 섬유 강화 폴리머이고, 및 필러(26)를 둘러싸는 유전체는 제3 유전체가 된다.
도 3의 방법에 의한 결과로서 도 4(u)에서 도시된 상기 구조는 구리 필러 층은 볼 그리드 어레이(BGA)의 형태에서 접촉 역할을 하는 패드의 그리드 어레이를 포함하도록 수정될 수 있다는 것을 이해할 것이다. 이러한 실시 예에서, 도 2에 도시된 바와 같이, 구리 필러(120, 122, 124)의 외부 표면은 주위의 유전체(126)과 동일 평면(flush)이거나, 또는 주위의 유전체(126)의 표면으로부터 10 미크론까지 함몰될 수 있다. BGA용 필러는 전형적으로 땜납 볼에 의한 습윤의 편의를 위해 둥근 단부를 가진 원통형이다.
볼 그리드 어레이로서 구성되는 경우, 필러의 단부는 일반적으로 OSP(130)(유기 땜납 방부제)로 코팅된다.
당업자는 본 발명이 상기에 도시되고 기술된 내용에 한정되지 않는다는 것을 이해할 것이다. 오히려, 본 발명의 범위는 첨부된 청구항에 의해 정의되며, 상기 설명을 읽은 당업자에게 떠오르는 그의 변형 및 변조뿐만이 아니라 상술한 다양한 특징들의 조합 및 하부 조합 모두를 포함한다.
청구 범위에서, 단어 "comprise" 및 그의 변형인 "comprises" 및 "comprising" 등은 나열된 구성요소가 포함되며 일반적으로 다른 구성 요소를 배제하는 것이 아니다.

Claims (6)

  1. 칩 패키지를 제조하는 방법에 관한 것으로서 :
    - 폴리머 프레임으로 둘러싸인 소켓의 그리드를 획득하는 단계;
    - 테이프에 상기 소켓의 그리드를 배치하는 단계;
    - 상기 그리드의 소켓에 칩을 페이스 다운 (플립 칩)으로 배치하는 단계;
    - 상기 칩 및 그리드 위에 유전체 재료를 적층하는 단계;
    - 상기 유전체 위에 캐리어를 도포하는 단계;
    - 새로 노출된 표면 상으로 티타늄, 탄탈룸, 텅스텐, 크롬 및 니켈 중 적어도 하나를 포함하는 접착층과, 그에 후속하는 구리 시드 층을 증착하는 단계;
    - 제1 층의 포토 레지스트의 층을 도포하고 피처 층으로 패턴을 현상하는 단계;
    - 피처 형성을 위해 패턴으로 구리를 전기도금하는 단계 ;
    - 상기 제1 층의 포토 레지스트를 벗겨내는 단계;
    - 비아 필러의 패턴으로 패터닝된 제2 층의 포토레지스트를 도포하는 단계;
    - 비아 필러 형성을 위해 패턴으로 구리를 전기도금하는 단계;
    - 상기 제2 층의 포토 레지스트를 벗겨내는 단계;
    - 상기 접착층과 상기 구리 시드 층의 노출된 부분들을 에칭하여 제거하는 단계;
    - 구리 피처, 필러 및 칩의 아래 면을 커버하는 유전체 배리어 층을 도포하는 단계;
    - 캐리어를 제거하는 단계;
    - 다이 어레이 뒷면 위에 흑색 유전체의 박막 층을 적층하는 단계;
    - 상기 필러를 노출시키기 위해 상기 유전체를 박층화하는 단계;
    - 종단부(termainations)를 도포하는 단계; 및
    - 개별 패키징된 칩으로 상기 그리드를 다이싱하는 단계;
    를 포함하는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
  2. 제1 항에 있어서, 상기 흑색 유전체를 레이저 마킹하는 추가적인 단계가 후속되는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
  3. 제1 항에 있어서, 각각의 칩이 대형 이차원 어레이로 구성된 각 소켓 마다 위치되는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
  4. 제1 항에 있어서, 웨이퍼 상에 형성된 칩 어레이에서 각각의 칩이 각 소켓 내에 위치되는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
  5. 제1 항에 있어서, 상기 필러는 LGA(Land Grid Array)를 포함하고, 하기의 한정 사항들:
    - 정방형 또는 장방형 형상;
    - '무전해 니켈 및 무전해 팔라듐 및 이머젼 금(ENEPIG)' 또는 '무전해 니켈 및 이머젼 금(ENIG)' 또는 '전해질 니켈 및 금' 종단 기술을 포함하는 최종 금속 도금으로 도금되는 외부 표면; 및
    - 선택적으로 주위의 유전체로부터 10 미크론까지 돌출되는 것;
    중 적어도 하나에 의해 특징지어지는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
  6. 제1 항에 있어서, 상기 필러들은 하기의:
    - 주위의 유전체에 대하여 10 미크론까지 함몰되는 것;
    - 땜납 볼에 의해 습윤하도록(wetting) 원형의 단부를 가진 원통 형상을 구비하는 것; 및
    - 유기 솔더 보존제(OSP: Organic Solder Preservative)로 코팅되는 것;
    중 적어도 하나에 의해 특징지어진 패드의 BGA(볼 그리드 어레이)를 포함하는 것을 특징으로 하는 칩 패키지를 제조하는 방법.
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