JP5987696B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
同一平面上に配置された複数の半導体チップの裏面を熱硬化性樹脂で覆い、この複数の半導体チップを再配線で互いに接続する疑似ＳＯＣ（System on Chip）技術が提案されている。
特開２００９−６４９５４号公報
熱硬化性樹脂を硬化させると、体積が減少する。すると熱硬化性樹脂は、半導体チップ側を突き出すように反り返る。このような熱硬化性樹脂上にレジスト膜を形成し、配線パターンをレジスト膜に投影すると焦点ずれが生じる。その結果、再配線の線幅が設計値からずれたり再配線が断線したりする。
このため、疑似ＳＯＣチップ（半導体装置）の歩留まりは高くない。
上記の問題を解決するために、本製造方法の一観点によれば、基板の表面に第１集積回路を有する複数の第１半導体チップを平面上に配置した状態で前記基板の裏面を覆うように第１熱硬化性樹脂を含む半硬化状態の第１樹脂層を形成する第１工程と、前記複数の第１半導体チップに光を照射して加熱し前記第１樹脂層のうち前記複数の第１半導体チップに接する第１樹脂領域を硬化させる第２工程と、前記第１樹脂領域の硬化後に前記第１樹脂層のうち前記第１樹脂領域の外側の第２樹脂領域を硬化させる第３工程と、前記第３工程の後に前記第１樹脂層の前記複数の第１半導体チップ側に前記第１集積回路を互いに接続する第１配線を形成する第４工程とを有する半導体装置の製造方法が提供される。
開示の方法によれば、疑似ＳＯＣチップの歩留まりが高くなる。
図１は、実施の形態１の疑似ＳＯＣチップの断面図である。 図２は、疑似ＳＯＣチップの製造方法を示すフローチャートである。 図３は、疑似ＳＯＣチップの製造方法の工程断面図である。 図４は、疑似ＳＯＣチップの製造方法の工程断面図である。 図５は、疑似ＳＯＣチップの製造方法の工程断面図である。 図６は、疑似ＳＯＣチップの製造方法の工程断面図である。 図７は、半導体チップ配置工程を説明する平面図である。 図８は、半導体チップの断面図である。 図９は、光照射によらない疑似ＳＯＣチップの製造方法の工程断面図である。 図１０は、第１樹脂層を支持板から外した状態を示す断面図である。 図１１は、光照射によらない疑似ＳＯＣチップの製造方法の工程断面図である。 図１２は、疑似ＳＯＣウエハを支持板から外した状態を示す断面図である。 図１３は、半導体チップの近傍を拡大した断面図である。 図１４は、実施の形態２の疑似ＳＯＣチップの製造方法の工程断面図である。 図１５は、実施の形態４の半導体装置の裏面側の平面図である。 図１６は、図１５のXVI-XVI線に沿った断面図である。 図１７は、裏面および側面を第１樹脂で覆われた状態の半導体チップの平面図である。 図１８は、第１樹脂に接する第１絶縁膜に形成される第１引出線を示す図である。 図１９は、第１樹脂に接する第２絶縁膜上に形成される第２引出線を示す図である。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明は省略する。
（実施の形態１）
（１）構造
図１は、実施の形態１の疑似ＳＯＣチップ（半導体装置）２の断面図である。
図１に示すように、疑似ＳＯＣチップ２は、基板の表面に集積回路を有する複数の半導体チップ４を有している。疑似ＳＯＣチップ２はさらに、複数の半導体チップ４の裏面（半導体基板の裏面）と側面を覆う第１樹脂層６ａを有している。第１樹脂層６ａは、熱硬化した樹脂層である。
疑似ＳＯＣチップ２はさらに、第１樹脂層６ａの複数の半導体チップ４側とは反対側に配置された第２樹脂層６ｂを有している。第２樹脂層６ｂは、熱硬化した樹脂層である。第１樹脂層６ａおよび第２樹脂層６ｂの厚さは、例えば３００〜５００μｍである。半導体チップ４の厚さは、５０〜４５０μｍである。
疑似ＳＯＣチップ２はさらに、第１樹脂層６ａの複数の半導体チップ４側に配置された再配線層８を有している。再配線層８は、複数の絶縁層１０を有している。再配線層８はさらに、複数の半導体チップ４の集積回路を互いに接続する再配線１２（配線）を有している。再配線層８はさらに、複数の半導体チップ４の集積回路に接続された外部端子１４を有している。
疑似ＳＯＣチップ２はさらに、外部端子１４に接続された半田ボール１６を有している。
再配線１２は、複数の半導体チップ４の集積回路に接続された第１コンタクト部１８ａと、第１コンタクト部１８ａの上に形成された配線部２０とを有している。外部端子１４はそれぞれ、半導体チップ４の集積回路に接続された第２コンタクト部１８ｂと、第２コンタクト部１８ｂの上に形成されたパッド部２２とを有している。
第１樹脂層６ａは、半導体チップ４の基板と同じ材料（例えば、Ｓｉ）で形成された第１フィラを有している。一方、第２樹脂層６ｂは、上記基板（例えば、Ｓｉ）の吸収端（例えば、１.１μｍ）の短波長側の波長帯（例えば、０.３５〜１.１μｍ）で透明な材料（光吸収係数が基板材料より小さい材料）で形成された第２フィラを有している。第２フィラの材料は、例えばＳｉＯ２やＡｌ２Ｏ３である。
したがって第２樹脂層６ｂの上記波長帯における透光率は、第１樹脂層６ａの上記波長帯における透光率より高い。第１樹脂層６ａの透光率は第１フィラの光吸収により、半導体チップ４の吸収端から短波長側に遠ざかるほど低くなる。このため、第２樹脂層６ｂの（上記波長帯における）透光率の平均値は、第１樹脂層６ａの（上記波長帯における）透光率の平均値より十分高くなる。
（２）製造方法
図２は、疑似ＳＯＣチップ２の製造方法を示すフローチャートである。図３〜６は、疑似ＳＯＣチップの製造方法の工程断面図である。
（i）半導体チップの配置（Ｓ２）
図７は、半導体チップの配置工程（Ｓ２）を説明する平面図である。図３〜６は、図７のIIIA-IIIA線に沿った工程断面図である。
図３（ａ）及び図７に示すようにまず、複数の半導体チップ４を有する半導体チップ群５を平面上に複数配置する。
具体的には例えば、表面に集積回路を有する複数の第１半導体チップ４ａと、表面に集積回路を有する複数の第２半導体チップ４ｂと、表面に集積回路を有する複数の第３半導体チップ４ｃとを、それぞれの集積回路を下にして支持板２８上に配置する。
複数の第１半導体チップ４ａは、一つの半導体チップ群５を形成する。同様に、複数の第２半導体チップ４ｂおよび複数の第３半導体チップ４ｃもそれぞれ、一つの半導体チップ群５を形成する。
半導体チップ群５の一方の半導体チップ４は、例えばＣＰＵ（Central Processing Unit）である。半導体チップ群５の他方の半導体チップ４は、例えばメモリである。
半導体チップ群５内のチップ間隔ｇは、例えば５０μｍ〜１ｍｍである。半導体チップ群５の間隔Ｇは、半導体チップ群５内の半導体チップ４の間隔ｇより広い（例えば、チップ間隔ｇの２倍〜１０倍程度）。
支持板２８（例えば、金属板）の表面には、接着フィルム３０が貼り付けられている。各半導体チップ４は、接着フィルム３０により支持板２８に固定される。
図８は、半導体チップ４の断面図である。半導体チップ４は、半導体基板（以下、基板と呼ぶ）３２と、半導体基板３２の表面に形成された集積回路３４とを有している。集積回路３４はその表面に、第１パッド３６ａと第２パッド３６ｂを有している。基板３２は、例えばＳｉ基板である。
（ii）第１樹脂層の形成（Ｓ４）
図３（ｂ）に示すように、各半導体チップ４の裏面（基板の裏面）と側面を覆うように、半硬化状態の第１樹脂層３８ａを形成する（Ｓ４）。
具体的には例えば、複数の第１半導体チップ４ａの裏面と側面、複数の第２半導体チップ４ｂの裏面と側面、および複数の第３半導体チップ４ｃの裏面と側面を覆うように半硬化状態の第１樹脂層３８ａを形成する。
第１樹脂層３８ａは例えば、半硬化状態の第１熱硬化性樹脂と第１フィラとを含む樹脂組成物である。
第１フィラは、例えば半導体チップ４の基板材料（例えば、Ｓｉ）で形成された粒子またはファイバである。第１フィラの粒径は、例えば５〜５０μｍである。第１樹脂層３８ａにおける第１フィラの体積比は、例えば８０〜９０％である。
第１樹脂層３８ａは例えば、以下の手順で形成される。
まず第１フィラ（例えば、Ｓｉ粒子）を含むペースト状の第１熱硬化性樹脂（例えば、シリコーン樹脂）を、半導体チップ群の上に射出する。
次に、射出された第１熱硬化性樹脂を平坦な面を有する金型で押圧して、複数の半導体チップ４それぞれの裏面と側面を覆うペースト状の樹脂層を形成する。
次に、平坦化された第１樹脂層３８ａを例えば１００〜１５０℃に加熱（プリベーク）して、第１樹脂層３８ａを半硬化状態にする。
半硬化状態とは、熱硬化の中間状態（Ｂステージ）のことである。半硬化状態の熱硬化性樹脂（フィラが混合されたものを含む）は加熱されると一旦軟化し、さらに加熱されると硬化する。
（iii）第２樹脂層の形成（Ｓ６）
図３（ｃ）に示すように、半硬化状態の第２樹脂層３８ｂを、半硬化状態の第１樹脂層３８ａの複数の第１半導体チップ４ａの反対側に形成する。第２樹脂層３８ｂは、基板３２の光吸収端の短波長側で透光率が第１樹脂層３８ａより高いとともに熱硬化による体積収縮率が第１樹脂層３８ａより小さい半硬化状態の樹脂層である。
第２樹脂層３８ｂは例えば、半硬化状態の第２熱硬化性樹脂（例えば、シリコーン樹脂）と第２フィラとを含む樹脂組成物である。
第２熱硬化性樹脂は、その光透過帯域（例えば、０.３５μｍ〜１５.０μｍ）内に半導体チップ４の基板３２（例えば、Ｓｉ基板）の光吸収端（例えば、１．１μｍ）が存在する樹脂である。光透過帯域とは、透光率がその最大値の一定割合（例えば、６０％または８０％）以上になる波長帯である。
第２フィラの材料は、基板３２の光吸収端（以下、基板吸収端と呼ぶ）の短波長側の波長帯（例えば、０.３５μｍ〜１.1μｍ）で透明（光吸収係数が基板材料より小さい）な材料である。第２フィラの材料は、例えばＳｉＯ２やＡｌ２Ｏ３である。第２フィラは例えば、粒径５〜５０μｍの粒子またはファイバである。したがって、基板吸収端の短波長側（基板吸収端より波長が短い波長領域）における第２樹脂層３８ｂの透光率は高い。
一方、第１樹脂層３８ｂは基板材料で形成された第１フィラを含むので、基板吸収端の短波長側における第１樹脂層３８ａの透光率は低い。
したがって第２樹脂層３８ｂの透光率は、基板吸収端の短波長側で、第１樹脂層３８ａの透光率より高い。
第１樹脂層３８ａの透光率は第１フィラの光吸収により、基板吸収端から短波長側に遠ざかるほど低くなる。したがって、基板光吸収端の短波長側の波長領域（例えば、０.３５μｍ〜１.１μｍ）における第２樹脂層６ｂの透光率の平均値は、該波長領域における第１樹脂層３８ａの透光率の平均値より高い。
第２樹脂層３８ｂの透光率は好ましくは、基板吸収端の短波長側の波長領域（例えば、０.３５μｍ〜１.１μｍ）で６０％以上である。さらに好ましくは、第２樹脂層３８ｂの透光率は、基板吸収端の短波長側の波長領域で８０％以上である。なお「樹脂層の透光率」とは、樹脂層の表面に入射する光のパワーと裏面から出射するパワーの比である。
基板材料が半導体チップ４により異なる場合は、第２樹脂層３８ｂの透光率は半導体チップ４の基板３２それぞれの光吸収端の短波長側で、第１樹脂層３８ａの透光率より高いことが好ましい。
第２樹脂層３８ｂにおける第２フィラの体積比は、例えば第１樹脂層３８ａにおける第１フィラの体積比より高い。このため第２樹脂層３８ｂの熱硬化による体積収縮率は、第１樹脂層３８ａの体積収縮率より小さい。
体積収縮率とは、半硬化状態の樹脂層の体積と熱硬化後の樹脂層の体積との差を半硬化状態の樹脂層の体積で割ったものである。
第２樹脂層３８ｂは具体的には例えば、以下の手順で形成される。
まず第２フィラを含むペースト状の第２熱硬化性樹脂（例えば、シリコーン樹脂）を、半硬化状態の第１樹脂層３８ａ上に射出する。
次に、射出した第２熱硬化性樹脂を平坦な面を有する金型で押圧して、第１樹脂層３８ａの裏面（複数の第１半導体チップ４ａの反対側の面）にペースト状の樹脂層を形成する。
その後、平坦化された樹脂層を例えば１００〜１５０℃に加熱（プリベーク）して、半硬化状態の第２樹脂層３８ｂを形成する。
（iv）光照射（Ｓ８）
―第１樹脂領域の硬化（図４（ａ））―
図４（ａ）に示すように、複数の半導体チップ４に光（以下、照射光と呼ぶ）４０を照射して加熱し、半導体チップ群５に接し互いに離隔した樹脂領域４２を硬化させる。
具体的には例えば、複数の第１半導体チップ４ａと複数の第２半導体チップ４ｂと複数の第３半導体チップ４ｃとに、半硬化状態の第２樹脂層３８ｂと半硬化状態の第１樹脂層３８ａを介して光４０を照射して加熱する。これにより、第１樹脂層３８ａのうち複数の第１半導体チップ４ａに接する樹脂領域４２（第１樹脂領域４２ａ）と、複数の第２半導体チップ４ｂに接する樹脂領域４２（第３樹脂領域４２ｃ）と、複数の第３半導体チップ４ｂに接する樹脂領域４２を硬化させる（Ｓ８）。
上述したように、第２熱硬化性樹脂３８ｂの光透過帯域（例えば、０.３５μｍ〜１５μｍ）内には、半導体チップ４を形成する基板（例えば、Ｓｉ基板）の光吸収端（例えば、１．１μｍ）が存在する。
照射光４０は、上記光透過帯域内において基板吸収端（例えば、１.１μｍ）の短波長側に光強度のピークを有する光である。照射光４０は例えば、波長約１.０μｍにピークを有する。このような照射光４０は例えば、例えばハロゲンランプにより発生できる。
照射光４０は、第２樹脂層３８ｂおよび半導体チップ４の裏面の第１樹脂層３８ａを透過して各半導体チップ４に入射する。各半導体チップ４に入射した照射光４０のうち基板吸収端より短波長の光は、半導体チップ４に吸収され熱エネルギーに変換される。この熱エネルギーにより、各半導体チップ４は昇温する。
照射光４０のパワーは、各半導体チップ４の温度が第１樹脂層３８ａの熱硬化温度以上（例えば２３０〜３００℃、好ましくは２５０℃）になるように調整されている。このため、各半導体チップ群５に接する樹脂領域４２は加熱され硬化する。
この光照射により、第１樹脂層３８ａの第１フィラも発熱する。この発熱により、各半導体チップ群５に接する樹脂領域４２の硬化が促進される。
一方、第２樹脂領域３８ｂは照射光４０を殆ど吸収しないので、硬化しない。
半導体チップ群５に接する樹脂領域４２は硬化する間、周囲を半硬化状態の第１樹脂層３８ａに囲まれている。このため樹脂領域４２が収縮すると、その収縮に追随して周囲の樹脂層が変形する。このため、硬化中の樹脂領域４２には殆ど応力が加わらない。したがって、硬化後の樹脂領域４２の表面は平坦である。
―第２樹脂領域の硬化（図４（ｂ））―
図４（ｂ）に示すように、樹脂領域４２の硬化後も第１樹脂層３８ａへの照射光４０照射を続ける。これにより、第１樹脂層３８ａのうち樹脂領域４２の外側の第２樹脂領域４２ｂを硬化させる。
具体的には例えば、第１半導体チップ４ａに接する樹脂領域４２（第１樹脂領域４２ａ）と第２半導体チップ４ｂに接する樹脂領域４２（第３樹脂領域４２ｃ）と第３半導体チップ４ｃに接する樹脂領域４２の硬化後も照射光４０の照射を続け、第１樹脂層３８ａのうち半導体チップ群５に接する各樹脂領域４２の外側の第２樹脂領域４２ｂを硬化させる。
第１樹脂層３８ａに含まれる第１フィラの材料は、例えば半導体チップ４の基板材料（例えば、Ｓｉ）である。したがって第１フィラは、照射光４０を吸収して発熱する。この時発生する熱により、第１樹脂層３８ａは加熱される。したがって、第１樹脂層３８ａは、照射光４０を照射されると発熱する樹脂組成物である。
図４（ｂ）に示すように照射光４０は、半導体チップ群５に接する樹脂領域４２の外側の第２樹脂領域４２ｂにも照射される。このため半導体チップ４に照射光４０を照射すると、第２樹脂領域４２ｂも加熱される。
半導体チップ群５に接する樹脂領域４２の硬化後も光照射を継続すると、第２樹脂領域４２ｂの温度がやがて熱硬化温度に超える。その結果、第１樹脂層３８aの第２樹脂領域４２ｂが硬化する。照射光４０の照射時間は例えば、数分程度である。
第１フィラの材料は、半導体チップ４の基板材料でなくてもよい。その場合、第１樹脂層３８ａに含まれる第１熱硬化性樹脂は、照射光４０を吸収して発熱する樹脂（例えば、ポリイミドやポリアミド）であることが好ましい。
（v）ベーキング（Ｓ１０）
光照射（Ｓ８）の後、図４（ｃ）に示すように、第１樹脂層３８ａおよび第２樹脂層３８ｂが形成された支持板２８をベーキング炉４４にセットする。
このベーキング炉４４から供給される熱エネルギーにより、第２樹脂層３８ｂを加熱し硬化させる。ベーキング温度は、例えば１８０〜２２０℃（好ましくは、２００℃）程度である。ベーキング時間は、例えば１時間である。
以上により、硬化した第１樹脂層３８ａと硬化した第２樹脂層３８ｂと半導体チップ群５を含む疑似ウエハ４６が形成される。
（vi）再配線（Ｓ１２）
図５（ｂ）に示すように、ベーキング（Ｓ１０）の後、第１樹脂層３８ａの複数の第１半導体チップ４ａ側に、半導体チップ群５内の各半導体チップ４の集積回路３４(図８参照)を互いに再配線１２を形成する。
具体的には例えば、複数の第１半導体チップ４ａの集積回路を互いに接続する第１再配線１２ａと、複数の第２半導体チップ４ｂの集積回路を互いに接続する第２再配線１２ｂと、複数の第３半導体チップ４ｃの集積回路を互いに接続する第３再配線１２ｃとを形成する。
再配線１２は、例えば以下の手順で形成される。
まず、疑似ウエハ４６を支持板２８から取り外す。
次に図５（ａ）に示すように、疑似ウエハ４６の複数の第１半導体チップ４ａ側に、第１絶縁膜４８ａを形成する。第１絶縁膜４８ａは、例えばエポキシ樹脂やフェノール樹脂であり、または同種の感光性の樹脂を用いてもよい（後述する第２絶縁膜４８ｂおよび第３絶縁膜４８ｃについても、同様）。第１絶縁膜４８ａは、疑似ＳＯＣチップ２の絶縁層１０（図１参照）になる。
この第１絶縁膜４８ａにレーザ照射やドライエッチング等により、複数の半導体チップ４の第１パッド３６ａ（図８参照）に達する 接続孔を形成する。絶縁膜４８aに感光性の樹脂を用いた場合は、露光・現像によって接続孔を形成してもよい。
次に、第１絶縁膜４８ａの表面および各接続孔の内部に、例えば無電解メッキやスパッタ法により第１導電膜５０ａを形成する。
この第１導電膜５０ａをシード層として図５（ｂ）に示すように、例えばSAP(Semi Additive Process)により再配線１２を形成する。この時第１導電膜５０ａはエッチングされ、再配線１２の第１コンタクト部１８ａ（図１参照）になる。
この再配線１２および第１絶縁膜４８ａの表面に、図４（ｃ）に示すように、第２絶縁膜４８ｂを形成する。
この第２絶縁膜４８ｂにレーザ照射等により、複数の半導体チップ４の第２パッド３６ｂ（図８参照）に達する接続孔を形成する 。
次に、第２絶縁膜４８ｂの表面および接続孔内に、例えば無電解メッキにより第２導電膜（図示せず）を形成する。
この第２導電膜をシード層として、図５（ｃ）に示すように、例えばSAP(Semi Additive Process)により外部端子１４を形成する 。この時、第２導電膜はエッチングされ、外部端子１４の第２コンタクト部１８ｂ（図１参照）になる。
外部端子１４および第２絶縁膜４８ｂの表面に、図６（ａ）に示すように、第３絶縁膜４８ｃを形成する。
この第３絶縁膜４８ｃにレーザ照射等により 外部端子１４に達する開口部を形成し、外部端子１４の頂部を露出させる。この頂部に、半田バンプ５２を配置する。
第３絶縁膜４８ｃには、感光性のソルダーレジストを用いてもよい。この場合、外部端子１４に達する開口部は露光・現像により形成される。
（vii）チップ化（Ｓ１４）
図６（ｂ）に示すように、再配線１２等が形成された疑似ウエハ４６を半導体チップ群５ごとに疑似ＳＯＣチップ２に分割する。
疑似ＳＯＣチップ２（半導体装置）は例えば、プリント基板やパケージ基板に実装されて使用される。
（３）光照射によらない疑似ＳＯＣチップの形成（その１）
図９は、光照射によらない疑似ＳＯＣチップの製造方法の工程断面図である。図９に示す例は、樹脂層を一層有する疑似ＳＯＣチップの製造方法である。
まず図２の半導体チップ配置工程（Ｓ２）と同じ手順で、図９（ａ）に示すように、複数の半導体チップ４を有する半導体チップ群５を支持板２８上に配置する。
次に図２の第１樹脂層形成工程（Ｓ４）と同じ手順で、図９（ｂ）に示すように、半硬化状態の第１樹脂層３８ａを形成する。
次に図２のベーキング工程（Ｓ１０）と略同じ手順で、図９（ｃ）に示すように、ベーキング炉４４で第１樹脂層３８ａを加熱し硬化させる。
その後、図２の再配線工程（Ｓ１２）およびチップ化工程（Ｓ１４）と略同じ手順で、再配線１２を形成し第１樹脂層３８ａを有する疑似ＳＯＣウエハをチップ化する。
図１０は、硬化した第１樹脂層３８ａを支持板２８から外した状態を示す断面図である。図１０中の破線は、平面を示している。
熱硬化性樹脂は硬化すると、体積を収縮させる。一方、半導体チップ４の体積は殆ど変化しない。このため、第１樹脂層３８ａと半導体チップ４とを有する疑似ＳＯＣウエハ６０は、半導体チップ４側よりその反対側の収縮率が大きくなる。その結果、疑似ウエハ６０は図１０に示すように、半導体チップ４側にせり出すように反る。
再配線１２は、フォトリソグラフィ技術を用いてＳＡＰ法により形成される。このため、図１０のように第１樹脂層３８ａが反っていると、第１樹脂層３８ａ上のレジスト膜に再配線パターンを投影する時に焦点ずれが生じる。
その結果、レジスト膜上の再配線パターンの幅が目標値からずれ、再配線１２の線幅が設計値からずれたり再配線１２が断線したりする。このため、疑似ＳＯＣチップの歩留まりは悪い。再配線１２の断線は、半導体チップ４と第１樹脂層３８ａの境界に生じる段差によっても起きる。
樹脂層の体積収縮は、フィラの混合により抑制される。したがって樹脂層にフィラを混合すると、樹脂層の反りは小さくなる。しかし再配線１２の幅が１５μｍ以下になると、樹脂層にフィラを混合しても再配線１２の形成不良を避けることが難しくなる。
図２を参照して説明した製造方法では、図３（ｃ）に示すように、第１樹脂層３８ａより体積収縮率の小さい第２樹脂層３８ｂを第１樹脂層３８ａの上に形成し熱硬化させる。熱硬化した第２樹脂層３８ｂは、第１樹脂層３８ａに引っ張り応力を及ぼす。このため第１樹脂層３８ａの半導体チップ４の反対側が引っ張られて、第１樹脂層３８ａの反りが緩和される。すなわち図２の製造方法（実施の形態１）によれば、第１樹脂層３８ａの反りを抑制することができる。
（４）光照射によらない疑似ＳＯＣチップの形成（その２）
図１１は、光照射によらない疑似ＳＯＣチップの製造方法の工程断面図である。図１１に示す例は、樹脂層を二層有する疑似ＳＯＣチップの製造方法である。
図２の半導体チップ配置工程（Ｓ２）〜第２樹脂層形成工程（Ｓ６）と同じ手順で、図１１（ａ）に示すように、半導体チップ４の裏面と側面を覆う半硬化状態の第１樹脂層３８ａと半硬化状態の第２樹脂層３８ｂとを形成する。
次に図２のベーキング工程（Ｓ１０）と略同じ手順で、図１１（ｂ）に示すように、第１樹脂層３８ａと第２樹脂層３８ｂをベーキング炉４４で加熱して硬化させる。
その後、図２の再配線工程（Ｓ１２）およびチップ化工程（Ｓ１４）と略同じ手順で再配線１２を形成し、疑似ＳＯＣウエハ５４（図１１（ｂ）参照）をチップ化する。
図１２は、疑似ＳＯＣウエハ５４を支持板２８から外した状態を示す断面図である。図１２に示すように、第１樹脂層３８ａの裏面側（第１樹脂層３８ａの半導体チップ４の反対側）には、第２樹脂層３８ｂが配置される。
図１３は、半導体チップ４の近傍を拡大した断面図である。図１２に示すように、疑似ＳＯＣウエハ５４の表面は巨視的には平坦である。しかし図１３に示すように、第１樹脂層３８ａは半導体チップ４の近傍では、半導体チップ群５の中央部が突出し半導体チップ群５の周囲では窪むように変形している。半導体チップ群５の中央部と周囲の高低差Ｈは、例えば６μｍ程度である。
第１樹脂層３８ａは熱硬化すると、体積が小さくなる。一方、半導体チップ４の体積は殆ど変わらない。このため、第１樹脂層３８ａと半導体チップ４の複合体５５における半導体チップ４側の体積収縮率とその反対側の体積収縮率は半導体チップ４の近傍で大きく異なり、その周囲では殆ど変わらない。その結果、第１樹脂層３８ａが硬化する過程で半導体チップ群５に圧縮応力が加わり、半導体チップ群５の中央部が突出し半導体チップ群５の周囲が窪む。第１樹脂層３８ａは、この状態を維持したまま硬化する。
ところで、図２に示す製造方法では図４（ａ）に示すように、光照射により半導体チップ群５に接する樹脂領域４２が先に硬化する。この時、樹脂領域４２の体積収縮に追随して周囲の柔らかい樹脂領域が変形する。このため硬化中の樹脂領域４２には、応力が殆ど加わらない。このため、半導体チップ群５に接する樹脂領域４２は平坦になる。図２に示す製造方法では、半導体チップ群５の中央部と周囲の高低差Ｈは、例えば２μｍ程度である。
すなわち、図２に示す製造方法（実施の形態１）によれば、疑似ＳＯＣウエハ４６の表面は巨視的にも微視的にも平坦になる。このためフォトリソグラフィにおける焦点ぼけが抑制され、再配線１２の形成不良が少なくなる。したがって、実施の形態１によれば、疑似ＳＯＣチップの形成は容易になりその歩留まりが高くなる。
（実施の形態２）
実施の形態２は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
図１４は、実施の形態２の疑似ＳＯＣチップの製造方法の工程断面図である。
図２の半導体チップ配置工程（Ｓ２）〜第２樹脂層形成工程（Ｓ６）と同じ手順で、図１４（ａ）に示すように、半導体チップ４の裏面および側面を覆う第１樹脂層３８ａと第２樹脂層３８ｂとを形成する。
次に図１４（ｂ）に示すように、各半導体チップ群５に対応する開口部５６を有するメタルマスク５８を、第２樹脂層３８ｂの上方に配置する。この状態でメタルマスク５８の開口部５６を介して、各半導体チップ群５の半導体チップ４に照射光４を照射する。すると図１４（ｂ）に示すように、半導体チップ群５に接する樹脂領域４２だけが硬化する。
その後メタルマスク５８を除去して、第１樹脂層３８ａ全体に照射光４０を照射して、樹脂領域４２の外側の未硬化領域を硬化させる。
次に図１４（ｃ）に示すように、第１樹脂層３８ａおよび第２樹脂層３８ｂが形成された支持板２８をベーキング炉４４にセットする。
このベーキング炉４４から供給される熱により、第２樹脂層３８ｂを加熱して硬化させる。
その後、図２の再配線工程（Ｓ１２）およびチップ化工程（Ｓ１４）と略同じ手順で再配線１２を形成し、第１樹脂層３８ａ等を有する疑似ＳＯＣウエハ６２をチップ化する。実施の形態２によれば、最初に硬化する樹脂領域４２の範囲を制御することができる。
以上の例では、メタルマスク５８の除去後に光照射により樹脂領域４２の外側の未硬化領域を硬化させる。このような光照射を行わずに第２樹脂層３８ｂとともにベーキングにより、半導体チップ群５に接する樹脂領域４２の外側の未硬化領域（第２樹脂領域）を硬化させてもよい。
（実施の形態３）
実施の形態３は、実施の形態１に類似している。したがって、実施の形態１と共通する部分の説明は省略または簡単にする。
実施の形態１では、光照射工程（Ｓ８）後のベーキング工程（Ｓ１０）により、第２樹脂層３８ｂを熱硬化させる。
一方実施の形態３では、第１樹脂層３８ａおよび第２樹脂層３８ｂをベーキングしながら、照射光４０を半導体チップ４に照射する。この光照射により半導体チップ４が加熱されるので、ベーキングしながらでも半導体チップ群５に接する領域４２が先に硬化する。したがって半導体チップ４の近傍が平坦になり、疑似ＳＯＣチップの形成が容易になり歩留まりが高くなる。
なお実施の形態１〜２では、樹脂層は光照射（Ｓ８）の後にベーキング（Ｓ１０）される。しかし、第１樹脂層３８ａおよび第２樹脂層３８ｂを熱硬化しない程度にベーキング炉で予備加熱してから、光照射（Ｓ８）を行ってもよい。この場合、光照射後に改めてベーキング（Ｓ１０）を行うことが好ましい。
（実施の形態４）
（１）構造
図１５は、実施の形態４の半導体装置１０２の裏面側の平面図である。図１６は、図１５のXVI-XVI線に沿った断面図である。
実施の形態４の半導体装置１０２は、実施の形態１の半導体装置２に類似している。したがって、実施の形態１と共通する部分については説明を省略する。
図１５には、半導体チップ４の位置が破線で示されている。図１５に示すように、実施の形態４では、半導体ボール１６は平面視において半導体チップ４の内側および外側の双方に配置されている。したがって実施の形態４によれば、半導体装置１０２の裏面に多くの半導体ボール１６を配置することができる。
一方、実施の形態１では図１から明らかように、半導体ボール１６は平面視において半導体チップ４の内側だけに配置される。このため、配置可能な半田ボールの数は限られる。
図１７は、裏面および側面を第１樹脂６ａで覆われた状態の半導体チップ４の平面図である。図１７に示すように半導体チップ４は、再配線に接続される複数の第１パッド３６ａと外部端子１１４に接続される複数の第２パッド３６ｂとを有している。外部端子１１４は図１６に示すように、第１引出線１２２ａと第２引出線１２２ｂとを有している。
図１８は、第１樹脂６ａに接する第１絶縁膜４８ａ上に形成される第１引出線１２２ａを示す図である。第１絶縁膜４８ａ上には、第１引出線１２２ａとともに再配線１２が形成される。第１引出線１２２ａの一端は、半導体チップ４の第２パッド３６ｂに接続される。第１引出線１２２ａの他端は、平面視において半導体チップ４の外側でパッド状に膨らんでいる。
図１９は、第１樹脂６ａに接する第２絶縁膜４８ｂ上に形成される第２引出線１２２ｂを示す図である。第２引出線１２２ｂの一端は、図１６に示すように、第１引出線１２２ａのパッド状に膨らんだ端部に接続される。第２引出線１２２ｂの他端は、平面視において半導体チップ４の外側でパッド状に膨らんでいる。
図１５には、第３絶縁膜４８ｃ上に配置される半導体ボール１６が示されている。これらの半導体ボール１６は、第２引出線１２２ｂ（図１９参照）のパッド状に膨らんだ端部（他端）に接続される。
（２）製造方法
実施の形態４の半導体装置１０２の製造方法は、実施の形態１の半導体装置２の製造方法に類似している。したがって実施の形態１と共通する部分については、説明を省略する。
実施の形態１では図５（ａ）に示すように、第１絶縁膜４８ａには第１パッド３６ａに達する接続孔だけを形成する。一方実施の形態４では、第１パッド３６ａに達する接続孔とともに第２パッド３６ｂに達する接続孔も第１絶縁膜４８ａに形成する。さらに再配線１２とともに、例えばSAPにより第１引出線１２２ａ（図１６参照）を形成する。第１引出線１２２ａは、第１導電膜５０ａ（図５（ａ）参照）に対応する第３コンタクト部１８ｃ（図１６参照）とメッキにより形成される第１配線部１２０ａとを有する。
実施の形態１では、第２絶縁膜４８ｂには第２パッド３６ｂに達する接続孔を形成する。一方、実施の形態４では、第１引出線１２２ａ（図１８参照）のパッド状に膨らんだ端部（半導体チップ４に接続された端部とは反対側の端部）に達する接続孔を形成する。その後、第２絶縁膜４８ｂの表面および接続孔内に、例えば無電解メッキにより第２導電膜を形成する。
この第２導電膜をシード層として、例えばSAPにより第２引出線１２２ｂ（図１９参照）を形成する。第２引出線１２２ｂは、第２導電膜に対応する第４コンタクト部１８ｄ（図１６参照）とメッキにより形成される第２配線部１２０ｂとを有している。
第２引出線１２２ｂおよび第２絶縁膜４８ｂの表面に、第３絶縁膜４８ｃを形成する。
第２引出線１２２ｂのパッド状に膨らんだ端部（第１引出線１２２ａに接続された端部とは反対側の端部）に達する開口部を第３絶縁膜４８ｃに形成し、該端部を露出させる。この端部に、半田バンプ１６を接続する。
実施の形態４によれば、第１樹脂６ａの表面が平坦なので外部端子１１４の形成が容易になる。
実施の形態１〜４では、第１熱硬化性樹脂および第２熱硬化性樹脂はシリコーン樹脂である。しかし第１熱硬化性樹脂および第２熱硬化性樹脂は、エポキシ系樹脂、ポリオレフィン系樹脂、ポリイミド系樹脂、ポリアミド系樹脂、フェノール系樹脂などであってもよい。
また実施の形態１〜４では、第１樹脂層３８ａに含まれる第１フィラの材料は半導体チップ４の基板材料である。しかし第１フィラの材料は、ＳｉＯ２やＡｌ２Ｏ３などであってもよい。
その場合、第１樹脂層３８ａは光照射により発熱した半導体チップ４だけにより加熱されるので、光照射により硬化する樹脂領域４２は狭くなる。しかし、照射時間を長くすれば、光照射により硬化する樹脂領域４２の縮小は抑制できる。
また実施の形態１〜４では、第１樹脂層３８ａフィラを含んでいる。しかし第１樹脂層３８ａに含まれる第１熱硬化性樹脂の体積収縮率が小さい場合には、第１樹脂層３８ａにフィラを含めなくてもよい。第２樹脂層３８ｂについても、同様である。
また、実施の形態１〜４では、第１樹脂層３８ａに第２樹脂層３８ｂを積層して、第１樹脂層３８ａの反りを抑制する。しかし、第１樹脂層３８ａを半導体チップ４と同程度まで薄層化すれば、第１樹脂層３８ａの反りは小さくなる。このような場合には、第２樹脂層３８ｂは形成しなくてもよい。
また、実施の形態１〜４では、半導体チップ群５に含まれる半導体チップ４の数は２つである。しかし半導体チップ群５に含まれる半導体チップ４の数は、３つ以上であってもよい。
また、実施の形態１〜４では、半導体チップ群５の数は複数である。しかし、半導体チップ群５の数は一つであってもよい（例えば、複数の第１半導体チップ４ａだけ）。
以上の実施の形態１〜４に関し、更に以下の付記を開示する。
（付記１）
基板の表面に第１集積回路を有する複数の第１半導体チップを平面上に配置した状態で、前記基板の裏面を覆うように第１熱硬化性樹脂を含む半硬化状態の第１樹脂層を形成する第１工程と、
前記複数の第１半導体チップに光を照射して加熱し、前記第１樹脂層のうち前記複数の第１半導体チップに接する第１樹脂領域を硬化させる第２工程と、
前記第１樹脂領域の硬化後に、前記第１樹脂層のうち前記第１樹脂領域の外側の第２樹脂領域を硬化させる第３工程と、
前記第３工程の後に、前記第１樹脂層の前記複数の第１半導体チップ側に前記第１集積回路を互いに接続する第１配線を形成する第４工程とを有する
半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、さらに、
前記基板の光吸収端の短波長側で透光率が前記第１樹脂層より高いとともに熱硬化による体積収縮率が前記第１樹脂層より小さい半硬化状態の第２樹脂層を、半硬化状態の前記第１樹脂層の前記複数の第１半導体チップの反対側に形成する第５工程と、
前記第１樹脂領域の硬化後に、前記第２樹脂層を熱硬化させる第６工程を有し、
前記第２工程では、前記第２樹脂層と前記第１樹脂層を介して前記複数の第１半導体チップに前記光を照射することを特徴とする
半導体装置の製造方法。
（付記３）
付記１又は２に記載の半導体装置の製造方法において、
前記第１樹脂層は、前記光が照射されると発熱する樹脂組成物であり、
前記第３工程では、前記第１樹脂層に前記光を照射して加熱し、前記第２樹脂領域を硬化させることを特徴とする
半導体装置の製造方法。
（付記４）
付記３に記載の半導体装置の製造方法において、
前記第１樹脂層は、前記光を吸収して発熱するフィラを含み、
前記第３工程では、前記光を吸収して発熱した前記フィラが、前記第２樹脂領域を硬化させることを特徴とする
半導体装置の製造方法。
（付記５）
請求項１に記載の半導体装置の製造方法において、
前記第１工程では、基板の表面に第２集積回路を有する複数の第２半導体チップと前記複数の第１半導体チップとを前記平面上に配置した状態で、前記複数の第１半導体チップの基板の裏面と前記複数の第２半導体チップの基板の裏面とを覆うように半硬化状態の前記第１樹脂層を形成し、
前記第２工程では、前記複数の第１半導体チップと前記複数の第２半導体チップとに前記光を照射して加熱し、前記第１樹脂領域と前記第１樹脂層のうち前記複数の第２半導体チップに接し前記第１樹脂領域から離隔した第３樹脂領域とを硬化させ、
前記第３工程では、前記第１樹脂領域と前記第３樹脂領域の硬化後に、前記第１樹脂領域および前記第３樹脂領域の外側の前記第２樹脂領域を硬化させ、
前記第４工程では、前記第１樹脂層の前記複数の第１半導体チップ側に前記第１集積回路を互いに接続する前記第１配線と前記第２集積回路を互いに接続する第２配線とを形成し、その後前記第１樹脂層を前記複数の第１半導体チップを有する半導体装置と前記複数の第２半導体チップを有する半導体装置とに分割することを特徴とする
半導体装置の製造方法。
（付記６）
基板の表面に集積回路を有する複数の半導体チップと、
前記基板の裏面を覆う第１樹脂層と、
前記第１樹脂層の前記複数の半導体チップ側の反対側に配置され、前記基板の光吸収端の短波長側で透光率が前記第１樹脂層より高い第２樹脂層と、
前記第１樹脂層の前記複数の半導体チップ側で前記集積回路を互いに接続する配線とを有する
半導体装置。
２・・・疑似ＳＯＣチップ
４・・・半導体チップ
４ａ・・・第１半導体チップ
４ｂ・・・第２半導体チップ
６ａ・・・第１樹脂層
６ｂ・・・第２樹脂層
１２・・・再配線
３４・・・第１集積回路
３８ａ・・・半硬化状態の第１樹脂層
３８ｂ・・・半硬化状態の第２樹脂層
４０・・・光
４２ａ・・・第１樹脂領域
４２ｂ・・・第２樹脂領域
４２ｃ・・・第３樹脂領域

Claims (5)

  1. 基板の表面に第１集積回路を有する複数の第１半導体チップを平面上に配置した状態で、前記基板の裏面を覆うように第１熱硬化性樹脂を含む半硬化状態の第１樹脂層を形成する第１工程と、
    前記複数の第１半導体チップに光を照射して加熱し、前記第１樹脂層のうち前記複数の第１半導体チップに接する第１樹脂領域を硬化させる第２工程と、
    前記第１樹脂領域の硬化後に、前記第１樹脂層のうち前記第１樹脂領域の外側の第２樹脂領域を硬化させる第３工程と、
    前記第３工程の後に、前記第１樹脂層の前記複数の第１半導体チップ側に前記第１集積回路を互いに接続する第１配線を形成する第４工程とを有する
    半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、さらに、
    前記基板の光吸収端の短波長側で透光率が前記第１樹脂層より高いとともに熱硬化による体積収縮率が前記第１樹脂層より小さい半硬化状態の第２樹脂層を、半硬化状態の前記第１樹脂層の前記複数の第１半導体チップの反対側に形成する第５工程と、
    前記第１樹脂領域の硬化後に、前記第２樹脂層を熱硬化させる第６工程を有し、
    前記第２工程では、前記第２樹脂層と前記第１樹脂層を介して前記複数の第１半導体チップに前記光を照射することを特徴とする
    半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法において、
    前記第１樹脂層は、前記光が照射されると発熱する樹脂組成物であり、
    前記第３工程では、前記第１樹脂層に前記光を照射して加熱し、前記第２樹脂領域を硬化させることを特徴とする
    半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記第１樹脂層は、前記光を吸収して発熱するフィラを含み、
    前記第３工程では、前記光を吸収して発熱した前記フィラが、前記第２樹脂領域を硬化させることを特徴とする
    半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記第１工程では、基板の表面に第２集積回路を有する複数の第２半導体チップと前記複数の第１半導体チップとを前記平面上に配置した状態で、前記複数の第１半導体チップの基板の裏面と前記複数の第２半導体チップの基板の裏面とを覆うように半硬化状態の前記第１樹脂層を形成し、
    前記第２工程では、前記複数の第１半導体チップと前記複数の第２半導体チップとに前記光を照射して加熱し、前記第１樹脂領域と前記第１樹脂層のうち前記複数の第２半導体チップに接し前記第１樹脂領域から離隔した第３樹脂領域とを硬化させ、
    前記第３工程では、前記第１樹脂領域と前記第３樹脂領域の硬化後に、前記第１樹脂領域および前記第３樹脂領域の外側の前記第２樹脂領域を硬化させ、
    前記第４工程では、前記第１樹脂層の前記複数の第１半導体チップ側に前記第１集積回路を互いに接続する前記第１配線と前記第２集積回路を互いに接続する第２配線とを形成し、その後前記第１樹脂層を前記複数の第１半導体チップを有する半導体装置と前記複数の第２半導体チップを有する半導体装置とに分割することを特徴とする
    半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779940B2 (en) * 2015-07-01 2017-10-03 Zhuahai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Chip package
US10165677B2 (en) * 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
TWI756311B (zh) * 2016-11-29 2022-03-01 新加坡商Ｐｅｐ創新私人有限公司 晶片封裝方法及封裝結構
JP7088639B2 (ja) * 2017-08-01 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
JP7088636B2 (ja) * 2017-07-11 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
KR20190006926A (ko) * 2017-07-11 2019-01-21 아사히 가세이 가부시키가이샤 반도체 장치, 및 그 제조 방법
JP2019029556A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP7088638B2 (ja) * 2017-08-01 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197659A (ja) * 2001-12-21 2003-07-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
US20070212813A1 (en) * 2006-03-10 2007-09-13 Fay Owen R Perforated embedded plane package and method
US20090191669A1 (en) * 2008-01-24 2009-07-30 Peng Yu-Kang Method of encapsulating an electronic component
JP5325736B2 (ja) * 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
JP5137937B2 (ja) * 2009-12-16 2013-02-06 日東電工株式会社 半導体装置製造用耐熱性粘着シート、該シートに用いる粘着剤、及び該シートを用いた半導体装置の製造方法
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung

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