JP2006147810A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006147810A
JP2006147810A JP2004335255A JP2004335255A JP2006147810A JP 2006147810 A JP2006147810 A JP 2006147810A JP 2004335255 A JP2004335255 A JP 2004335255A JP 2004335255 A JP2004335255 A JP 2004335255A JP 2006147810 A JP2006147810 A JP 2006147810A
Authority
JP
Japan
Prior art keywords
layer
copper
semiconductor device
columnar electrode
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004335255A
Other languages
English (en)
Inventor
Osamu Okada
修 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2004335255A priority Critical patent/JP2006147810A/ja
Publication of JP2006147810A publication Critical patent/JP2006147810A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 CSP等の半導体装置において、封止膜が配線の表面および柱状電極の外周面から剥離しにくいようにする。
【解決手段】 銅からなる配線8の表面および銅からなる柱状電極9の外周面には、該外周面に形成された酸化銅層を還元処理してなる酸化還元銅層10が設けられている。これにより、酸化還元銅層10が無い場合と比較して、エポキシ系樹脂等からなる封止膜11が配線8の表面および柱状電極9の外周面から剥離しにくいようにすることができる。
【選択図】 図1

Description

この発明は、柱状電極を有する半導体装置およびその製造方法に関する。
例えばCSP(chip size package)と呼ばれる半導体装置には、シリコン基板の上面周辺部に複数の接続パッドが設けられ、接続パッドの中央部を除くシリコン基板の上面に絶縁膜が設けられ、絶縁膜の上面に配線が接続パッドに接続されて設けられ、配線の接続パッド部上面に柱状電極が設けられ、配線を含む絶縁膜の上面に封止膜が柱状電極の外周面を覆うように設けられ、柱状電極の上面に半田ボールが設けられたものがある(例えば、特許文献1参照)。
特開2004−22699号公報
ところで、上記従来の半導体装置では、エポキシ系樹脂等からなる封止膜が銅からなる配線の表面および銅からなる柱状電極の外周面から剥離しにくいようにするために、配線の表面および柱状電極の外周面に酸化銅層を設けている。
しかしながら、上記従来の半導体装置では、エポキシ系樹脂等からなる封止膜が未硬化状態において僅かではあるが酸性雰囲気を形成するため、この酸性雰囲気下において酸化銅層が溶出する現象が生じると、封止膜と配線および柱状電極との密着性が不十分となり、封止膜が剥離するおそれがあるという問題があった。
そこで、この発明は、樹脂からなる封止膜が未硬化状態において僅かではあるが酸性雰囲気を形成しても、封止膜と少なくとも配線の表面との密着性を向上することができる半導体装置およびその製造方法を提供することを目的とする。
この発明は、上記目的を達成するため、半導体基板上に形成された銅からなる配線と、前記配線上に形成された銅からなる柱状電極と、前記配線を含む前記半導体基板上に前記柱状電極の外周面を覆うように形成された樹脂からなる封止膜とを具備する半導体装置において、少なくとも前記配線の表面に酸化還元銅層が形成されていることを特徴とするものである。
この発明によれば、少なくとも配線の表面に形成された酸化還元銅層が酸性雰囲気下において溶出することがないので、樹脂からなる封止膜が未硬化状態において僅かではあるが酸性雰囲気を形成しても、封止膜と少なくとも配線の表面との密着性を向上することができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路(図示せず)が設けられ、上面周辺部にはアルミニウムからなる複数の接続パッド2が集積回路に接続されて設けられている。
接続パッド2の中央部を除くシリコン基板1の上面には窒化シリコンや酸化シリコン等からなる絶縁膜3が設けられ、接続パッド2の中央部は絶縁膜3に設けられた開口部4を介して露出されている。絶縁膜3の上面にはポリイミドやベンゾシクロブテン等の樹脂からなる保護膜5が設けられている。この場合、絶縁膜3の開口部4に対応する部分における保護膜5には開口部6が設けられている。
保護膜5の上面には下地金属層7が設けられている。この場合、下地金属層7は、詳細には図示していないが、下層のチタン層と上層の銅層との2層構造となっている。下地金属層7の上面全体には銅からなる配線8が設けられている。下地金属層7を含む配線8の一端部は、絶縁膜3および保護膜5の開口部4、6を介して接続パッド2に接続されている。配線8の接続パッド部上面には銅からなる柱状電極9が設けられている。
下地金属層7のうちの銅層の側面、銅からなる配線8の表面および銅からなる柱状電極9の外周面には酸化還元銅層10が設けられている。酸化還元銅層10は、後述の如く、下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の外周面(実際は後述の如く表面)に形成された酸化銅層を還元処理して形成したものであり、詳細には図示していないが、微細な凸凹形状となっている。
配線8の表面上の酸化還元銅層10を含む保護膜5の上面には封止膜11がその上面が柱状電極9およびその外周面の酸化還元銅層10の上面と面一となるように設けられている。柱状電極9およびその外周面の酸化還元銅層10の上面には半田ボール12が設けられている。
ここで、封止膜11の材料としては、エポキシ、フェノール、ビスマレイミド、アクリル、合成ゴム、ポリイミド、ポリアミド、ポリベンザオキサイド等の樹脂が適用可能であり、さらにはこれらの樹脂中にシリカフィラーやシランカップリング剤等の添加物を混入したものであってもよいが、熱硬化収縮の小さいエポキシ系樹脂やフェノール系樹脂等が好ましい。
(製造方法の一例)
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(半導体基板)1上にアルミニウムからなる接続パッド2、窒化シリコン等からなる絶縁膜3およびポリイミド等からなる保護膜5が設けられ、接続パッド2の中央部が絶縁膜3および保護膜5に形成された開口部4、6を介して露出されたものを用意する。この場合、ウエハ状態のシリコン基板の上面の各半導体装置形成領域には所定の機能の集積回路が(図示せず)が形成され、当該領域の周辺部に形成された接続パッド2は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
次に、図3に示すように、両開口部4、6を介して露出された接続パッド2の上面を含む保護膜5の上面全体に下地金属層7を形成する。この場合、下地金属層7は、詳細には図示していないが、スパッタ法等により成膜された、下層のチタン層と上層の銅層との2層構造となっている。このうちのチタン層は、ポリイミド等からなる保護膜5に対する密着性を良くするためのものである。銅層は、後述する電解メッキ時のメッキ電流路としての役目を果たすものである。ここで、一例として、チタン層の膜厚は100〜200nmであり、銅層の膜厚は300〜600nmである。
次に、下地金属層7の上面にメッキレジスト膜21をパターン形成する。この場合、配線8形成領域に対応する部分におけるメッキレジスト膜21には開口部22が形成されている。次に、下地金属層7をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜21の開口部22内の下地金属層7の上面に配線8を形成する。この場合、一例として、配線8の膜厚は1〜10μmである。次に、メッキレジスト膜21を剥離する。
次に、図4に示すように、配線8を含む下地金属層7の上面にメッキレジスト膜23をパターン形成する。この場合、柱状電極9形成領域に対応する部分におけるメッキレジスト膜23には開口部24が形成されている。次に、下地金属層7をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜21の開口部22内の配線8の接続パッド部上面に柱状電極9を形成する。この場合、一例として、柱状電極9の高さは100〜150μmである。
次に、メッキレジスト膜23を剥離し、次いで、配線8をマスクとして下地金属層7の不要な部分をウェットエッチングして除去すると、図5に示すように、配線8下にのみ下地金属層7が残存される。次に、図5に示すように、下地金属層7のうちの銅層の側面、銅からなる配線8の表面および銅からなる柱状電極9の表面に酸化銅層25を形成する。
ここで、酸化銅層25の形成方法の一例について説明する。図5に示すように、ウェットエッチングにより配線8下にのみ下地金属層7を残存させた後に、必要に応じ、上記ウェットエッチング後の水洗等により下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面に不均一に発生した酸化銅を硫酸中への浸漬処理により除去し、次いで水洗、乾燥を行い、下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面を純銅面とする。
次に、プリベーク処理を行なう。すなわち、まず、図示しないオーブンのチャンバー内を窒素ガス雰囲気中において温度200℃程度まで昇温する。次に、図5に示すシリコン基板1等をそれを支持する治具(図示せず)と共にオーブンのチャンバー内に挿入し、窒素ガス雰囲気中において温度200℃程度で45分間程度の加熱処理を行なう。このプリベーク処理は、シリコン基板1等およびそれを支持する治具の温度が予め設定した温度200℃程度で均一となるようにするために行なうものであり、窒素ガス雰囲気中で行なうため、配線8の表面等に酸化銅は形成されない。
次に、本ベーク(酸化)処理を行なう。すなわち、まず、図示しない真空オーブンのチャンバー内を温度200℃程度まで昇温する。次に、プリベーク処理を終了した、図5に示すシリコン基板1等およびそれを支持する治具を真空オーブンのチャンバー内に挿入し、200℃程度の温度下においてチャンバー内を大気圧から133Pa程度まで真空引きした後にドライエアーを導入して大気圧に戻し、これを3回繰り返し、次いで、ドライエアー雰囲気中において温度200℃程度で60分間程度の加熱処理を行なう。
すると、図6に示すように、下地金属層7のうちの銅層の側面、銅からなる配線8の表面および銅からなる柱状電極9の表面に酸化銅層25が形成される。この場合、酸化銅25は、詳細には図示していないが、内層の酸化第2銅層と外層の酸化第1銅層との2層構造であって、微細な凸凹形状であり、その合計厚さは20〜40nmである。なお、ドライエアーの代わりに、純度100%の酸素ガスを用いてもよい。
次に、還元処理を行なう。還元処理に必要な薬品としては、アルカリ性化合物単体または還元剤単体あるいはそれらの混合物がある。アルカリ性化合物としては、水酸化ナトリウム、水酸化カリウム、アンモニア等がある、還元剤としては、ホルムアルデヒト、次亜リン酸ナトリウム、NaBH4、ヒドラジン等がある。
ここでは、還元処理に必要な薬品として、一例として、水酸化ナトリウム5.0g/L(純水)と次亜リン酸ナトリウム4.0g/L(純水)とからなる混合液を用い、液温35℃程度で4分間程度の還元処理を行なう。すると、酸化銅層25が化学反応で金属銅に還元され、下地金属層7のうちの銅層の側面、銅からなる配線8の表面および銅からなる柱状電極9の表面に酸化還元銅層10が形成される。この場合、本ベーク処理で形成された酸化銅層25の微細な凸凹形状はそのまま維持される。したがって、酸化還元銅層10は微細な凸凹形状であり、その厚さは20〜40nmである。
次に、図7に示すように、酸化還元銅層10を含む保護膜5の上面にエポキシ系樹脂等の有機樹脂からなる封止膜11をトランスファモールド法、ディスペンサ法、ディッピング法、印刷法等により厚さが酸化還元銅層10を含む柱状電極9の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極9上の酸化還元銅層10は封止膜11によって覆われている。
次に、封止膜11の上面側および少なくとも柱状電極9上の酸化還元銅層10を研磨して除去することにより、図8に示すように、柱状電極9およびその外周面の酸化還元銅層10の上面を露出させるとともに、この露出された柱状電極9およびその外周面の酸化還元銅層10の上面を封止膜11の上面とほぼ面一とする。この場合、研磨により柱状電極9の上面にばりが生じる場合には、このばりをウエットエッチング等により除去したり、さらにこの後の酸化を防止するため、柱状電極9の上面に無電界めっきによるニッケル層の形成等の表面処理を行ってもよい。
次に、図9に示すように、柱状電極9およびその外周面の酸化還元銅層10の上面に半田ボール12を形成する。この場合、半田ボール12は、直接、柱状電極9等の上面に搭載してリフローするか、あるいは、印刷法やデイスペンサ法等により、半田ペーストを柱状電極9等の上面に塗布した後リフローする等の方法によればよい。次に、図10に示すように、ダイシングストリートに沿って、封止膜11、保護膜5、絶縁膜3およびシリコン基板1を切断すると、図1に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の外周面に微細な凸凹形状の酸化還元銅層10が形成されているので、酸化還元銅層10の微細な凸凹形状によるアンカー効果により、エポキシ系樹脂等からなる封止膜11の酸化還元銅層10に対する密着性が良くなり、封止膜11が配線8の表面および柱状電極9の外周面から剥離しにくいようにすることができる。
また、酸化還元銅層10は酸性雰囲気下において溶出することがないので、エポキシ系樹脂等からなる封止膜11が未硬化状態において僅かではあるが酸性雰囲気を形成しても、封止膜12と配線8の表面および柱状電極10の外周面との密着性を向上することができる。さらに、酸化還元銅層10により、配線8の表面および柱状電極9の外周面でのマイグレーションの発生を抑制することができる。
次に、上記製造方法により製造された半導体装置のプレッシャークッカーテスト(PCT)による剪断強度試験について説明する。この場合、図11に示す第1の試料を用意した。この第1の試料は、第1の半導体装置31の上面中央部にエポキシ系樹脂からなる接着層32を介して第2の半導体装置33を接着した構造となっている。
第1および第2の半導体装置31、33は、図1に示す半導体装置の各部とそれぞれ対応するものには同一の符号を付して説明すると、シリコン基板1上にポリイミドからなる保護膜5、チタン層と銅層とからなる2層構造の下地金属層7、銅からなる配線8がこの順で設けられ、下地金属層7のうちの銅層の側面および配線8の表面に酸化還元銅層10が設けられた構造となっている。接着層32は、図1に示す封止膜11に対応する。
また、比較のために、図12に示す第1の比較試料および図13に示す第2の比較試料を用意した。図12に示す第1の比較試料は、図11に示す第1の試料と基本的には同じ構造で、第1の半導体装置31の上面中央部にエポキシ系樹脂からなる接着層32を介して第2の半導体装置33を接着した構造となっている。ただし、この第1の比較試料では、図11に示す酸化還元銅層10は設けられていない。
図13に示す第2の比較試料は、図11に示す第1の試料と基本的には同じ構造で、第1の半導体装置31の上面中央部にエポキシ系樹脂からなる接着層32を介して第2の半導体装置33を接着した構造となっている。ただし、この第2の比較試料では、図11に示す酸化還元銅層10の代わりに、図6に示す、内層の酸化第2銅層と外層の酸化第1銅層とからなる2層構造の酸化銅層25が設けられている。
そして、図11に示す第1の試料では、第1の半導体装置31の酸化還元銅層10の上面中央部に接着層32を介して第2の半導体装置33の酸化還元銅層10が接着されている。これに対し、図12に示す第1の比較試料では、第1の半導体装置31の配線8の上面中央部に接着層32を介して第2の半導体装置33の配線8が接着されている。また、図13に示す第2の比較試料では、第1の半導体装置31の酸化銅層25の上面中央部に接着層32を介して第2の半導体装置33の酸化銅層25が接着されている。
ここで、第1の試料および第1、第2の比較試料の寸法について説明する。第1の半導体装置31のサイズは8×8mmで全体の厚さは0.75mmである。第2の半導体装置33のサイズは2×2mmで全体の厚さは0.75mmである。接着剤32のサイズは直径1.5mmで厚さは0.03mmである。
そして、第1の試料および第1、第2の比較試料について、第1の半導体装置31を固定した状態で、第2の半導体装置33の側面に剪断力測定治具(図示せず)を押し付けて、第2の半導体装置33が剥離した時点での荷重を接着面積(接着剤32の面積1.77mm2)で割った剪断強度(N/mm2)を求めた。この場合、エポキシ系樹脂からなる接着剤32を熱硬化させた直後での剪断強度と、熱硬化させてから30時間経過した後での剪断強度とを求めた。
すると、第1の比較試料の剪断強度は、熱硬化直後では31.60N/mm2であり、30時間経過後では11.86N/mm2であった。また、第2の比較試料の剪断強度は、熱硬化直後では49.15N/mm2であり、30時間経過後では38.41N/mm2であった。これに対し、第1の試料の剪断強度は、熱硬化直後では50.72N/mm2であり、この値は第1の比較試料の約1.61倍で第2の比較試料の約1.03倍であり、30時間経過後では44.60N/mm2であり、この値は第1の比較試料の約3.76倍で第2の比較試料の約1.16倍であった。
したがって、この実験結果からも明らかなように、エポキシ系樹脂からなる接着剤32の酸化還元銅層10に対する密着性は、酸化還元銅層10および酸化銅層25を有しない第1の比較試料よりも良くなることはもちろんのこと、酸化銅層25を有する第2の比較試料と比較しても良くなり、図1において、封止膜11が配線8の表面および柱状電極9の外周面からより一層剥離しにくいようにすることができる。
(製造方法の他の例)
次に、図1に示す半導体装置の製造方法の他の例について説明する。図5に示すように、ウェットエッチングにより配線8下にのみ下地金属層7を残存させた後に、必要に応じ、上記ウェットエッチング後の水洗等により下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面に不均一に発生した酸化銅を硫酸中への浸漬処理により除去し、次いで水洗、乾燥を行い、下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面を純銅面とする。
次に、処理液を用いて酸化銅の形成を行なうが、まず、処理液について説明する。第1の処理液は、水酸化ナトリウム10〜20wt%と、純水80〜90wt%とからなる処理液である。第2の処理液は、亜鉛素酸ナトリウム15〜25wt%と、純水70〜80wt%と、安定剤1〜10wt%とからなる処理液である。
そして、まず、第1の処理液30〜40mL/Lと純水960〜970mL/L(但し、両液の合計が1000mL/L)との混合液中にシリコン基板1等を室温で1〜2分程度浸漬する。この浸漬処理は、次の浸漬処理の処理液(混合液)に配線8および柱状電極9等をなじませるために行なうものであり、配線8の表面等に酸化銅は形成されない。
次に、第1の処理液50mL/L程度と第2の処理液450mL/L程度と純水500mL/L程度との混合液中にシリコン基板1等を温度70℃程度で5分程度浸漬し、次いで水洗、温水洗、乾燥を行なう。すると、図6に示すように、下地金属層7のうちの銅層の側面、銅からなる配線8の表面および銅からなる柱状電極9の表面に、内層の厚さ50〜500nmの酸化第2銅層と外層の厚さ10〜100nmの酸化第1銅層とからなる2層構造の酸化銅層25が形成される。
以下、上記製造方法の一例の場合と同様に、図6〜図10にそれぞれ示すように、還元処理工程、封止膜形成工程、研磨工程、半田ボール形成工程およびダイシング工程を経ると、図1に示す半導体装置が複数個得られる。
次に、上記製造方法の他の例により製造された半導体装置のPCTによる剪断強度実験結果について説明する。まず、構造的には図11に示す場合と同様の第2の試料を用意した。この場合、酸化還元銅層10は、上述の処理液を用いた浸漬処理により形成された酸化第2銅層と酸化第1銅層とからなる2層構造の酸化銅層を還元処理することにより形成されている。
また、比較のために、構造的には図13に示す場合と同様の第3の比較試料を用意した。この場合、酸化銅層25は、上述の処理液を用いた浸漬処理により形成された酸化第2銅層と酸化第1銅層とからなる2層構造となっている。
そして、第2の試料および第3の比較試料について、第1の半導体装置41を固定した状態で、第2の半導体装置43の側面に剪断力測定治具(図示せず)を押し付けて、第2の半導体装置43が剥離した時点での荷重を接着面積(接着剤42の面積1.77mm2)で割った剪断強度(N/mm2)を求めた。この場合も、エポキシ系樹脂からなる接着剤42を熱硬化させた直後での剪断強度と、熱硬化させてから30時間経過した後での剪断強度とを求めた。
すると、第3の比較試料の剪断強度は、熱硬化直後では66.10N/mm2であり、30時間経過後では58.76N/mm2であった。これに対し、第2の試料の剪断強度は、熱硬化直後では73.18N/mm2であり、この値は第3の比較試料の約1.11倍で上記第1の試料の約1.44倍であり、30時間経過後では64.30N/mm2であり、この値は第3の比較試料の約1.09倍で上記第1の試料の約1.44倍であった。
したがって、この試験結果から明らかなように、エポキシ系樹脂からなる接着剤42の酸化還元銅層10に対する密着性は、第1に、第3の比較試料よりも良くなり、第2に、酸化銅層25を上述の処理液を用いた浸漬処理により形成した場合の方が加熱処理より形成した場合よりもさらに良くなる。
ところで、上記第2の処理液中の亜鉛素酸ナトリウムの水溶液は酸化性アルカリ溶液でpH12以上の強アルカリであり、処理温度が70℃程度であると、シリコン基板を溶解するため、処理時間は短い方がよく、上記の場合5分程度であるが、数分位が望ましい。
(第2実施形態)
図14はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、柱状電極9の外周面に酸化還元銅層10を形成せず、下地金属層7のうちの銅層の側面および配線8の表面のみに酸化還元銅層10を形成した点である。この場合、柱状電極9下の配線8の表面にも酸化還元銅層10が形成されている。
次に、この半導体装置の製造方法の一例について簡単に説明する。図3に示すように、配線8を形成した後に、メッキレジスト膜21を剥離する。次に、配線8をマスクとして下地金属層7の不要な部分をウェットエッチングして除去すると、図15に示すように、配線8下にのみ下地金属層7が残存される。
次に、必要に応じ、上記ウェットエッチング後の水洗等により下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面に不均一に発生した酸化銅を硫酸中への浸漬処理により除去し、次いで水洗、乾燥を行い、下地金属層7のうちの銅層の側面、配線8の表面および柱状電極9の表面を純銅面とする。
次に、上記製造方法の他の例の場合と同様に、処理液を用いた酸化銅形成方法により、図16に示すように、下地金属層7のうちの銅層の側面および配線8の表面に、内層の酸化第2銅層と外層の酸化第1銅層とからなる2層構造の酸化銅層25を形成する。次に、上記還元処理を行なうことにより、酸化銅層25が化学反応で金属銅に還元され、下地金属層7のうちの銅層の側面および配線8の表面に酸化還元銅層10が形成される。
次に、図17に示すように、銅の電解メッキを行なうことにより、配線8の接続パッド部上面に形成された酸化還元銅層10の上面に柱状電極9を形成する。以下、上記製造方法の一例の場合とほぼ同様に、図7〜図10にそれぞれ示すように、封止膜形成工程、研磨工程、半田ボール形成工程およびダイシング工程を経ると、図14に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、柱状電極9の外周面に酸化還元銅層が形成されておらず、下地金属層7のうちの銅層の側面および配線8の表面のみに酸化還元銅層10が形成されているが、封止膜11の配線8に対する密着性が特に重要であり、この密着性が十分に確保されればよく、したがってこのような構造にしても構わない。
(第3実施形態)
図18はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図14に示す半導体装置と異なる点は、下地金属層7のうちの銅層の側面および配線8の表面に形成された酸化還元銅層10の表面(下地金属層7のうちのチタン層の側面を含む)および柱状電極9の外周面にメッキ層13を形成した点である。
この場合、メッキ層13は、詳細には図示していないが、内層のニッケルメッキ層と外層の金メッキ層またはパラジウムメッキ層との2層構造となっている。また、酸化還元銅層10の表面に形成された2層構造のメッキ層13は、これも詳細には図示していないが、酸化還元銅層10の微細な凸凹形状に追従して微細な凸凹形状に形成されている。この場合の製造方法の一例としては、図17に示すように、柱状電極9を形成した後に、ニッケルと金の電解メッキまたはニッケルとパラジウムの電解メッキを行なえばよい。
次に、この第3実施形態の製造方法により製造された半導体装置のPCTによる剪断強度実験結果について説明する。まず、構造的には図11に示す場合とほぼ同様の第3、第4の試料を用意した。この場合、第3の試料は、図11において、酸化還元銅層10の表面にニッケルメッキ層および金メッキ層が形成されている。第4の試料は、図11において、酸化還元銅層10の表面にニッケルメッキ層およびパラジウムメッキ層が形成されている。
そして、第3、第4の試料について、第1の半導体装置41を固定した状態で、第2の半導体装置43の側面に剪断力測定治具(図示せず)を押し付けて、第2の半導体装置43が剥離した時点での荷重を接着面積(接着剤42の面積1.77mm2)で割った剪断強度(N/mm2)を求めた。この場合も、エポキシ系樹脂からなる接着剤42を熱硬化させた直後での剪断強度と、熱硬化させてから30時間経過した後での剪断強度とを求めた。
すると、第3の試料の剪断強度は、熱硬化直後では70.32N/mm2であり、この値は上記第2の比較試料の約1.06倍であり、30時間経過後では61.76N/mm2であり、この値は上記第2の比較試料の約1.05倍であった。第4の試料の剪断強度は、熱硬化直後では69.07N/mm2であり、この値は上記第2の比較試料の約1.04倍であり、30時間経過後では67.86N/mm2であり、この値は上記第2の比較試料の約1.15倍であった。
この発明の第1実施形態としての半導体装置の断面図。 図1に示す半導体装置の製造に際し、当初用意したものの断面図。 図2に続く工程の断面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の図。 図6に続く工程の図。 図7に続く工程の断面図。 図8に続く工程の図。 図9に続く工程の図。 剪断強度試験に用いた第1の試料の断面図。 剪断強度試験に用いた第1の比較試料の断面図。 剪断強度試験に用いた第2の比較試料の断面図。 この発明の第2実施形態としての半導体装置の断面図。 図14に示す半導体装置の製造に際し、所定の工程の断面図。 図15に続く工程の図。 図16に続く工程の図。 この発明の第3実施形態としての半導体装置の断面図。
符号の説明
1 シリコン基板
2 接続パッド
3 絶縁膜
5 保護膜
7 下地金属層
8 配線
9 柱状電極
10 酸化還元銅層
11 封止膜
12 半田ボール
13 メッキ層

Claims (21)

  1. 半導体基板上に形成された銅からなる配線と、前記配線上に形成された銅からなる柱状電極と、前記配線を含む前記半導体基板上に前記柱状電極の外周面を覆うように形成された樹脂からなる封止膜とを具備する半導体装置において、少なくとも前記配線の表面に酸化還元銅層が形成されていることを特徴とする半導体装置。
  2. 請求項1に記載の発明において、前記柱状電極の外周面にも酸化還元銅層が形成されていることを特徴とする半導体装置。
  3. 請求項2に記載の発明において、前記柱状電極およびその外周面の前記酸化還元銅層の上面は前記封止膜の上面とほぼ面一であることを特徴とする半導体装置。
  4. 請求項3に記載の発明において、前記柱状電極およびその外周面の前記酸化還元銅層の上面に半田ボールが形成されていることを特徴とする半導体装置。
  5. 請求項1に記載の発明において、前記酸化還元銅層は前記配線の表面全体に形成され、前記柱状電極は前記酸化還元銅層上に形成されていることを特徴とする半導体装置。
  6. 請求項5に記載の発明において、前記柱状電極の上面は前記封止膜の上面とほぼ面一であることを特徴とする半導体装置。
  7. 請求項6に記載の発明において、前記柱状電極の上面に半田ボールが形成されていることを特徴とする半導体装置。
  8. 請求項5に記載の発明において、前記酸化還元銅層の表面および前記柱状電極の外周面にニッケルメッキ層および金メッキ層またはニッケルメッキ層およびパラジウムメッキ層が形成されていることを特徴とする半導体装置。
  9. 請求項8に記載の発明において、前記柱状電極およびその外周面の前記両メッキ層の上面は前記封止膜の上面とほぼ面一であることを特徴とする半導体装置。
  10. 請求項9に記載の発明において、前記柱状電極およびその外周面の前記両メッキ層の上面に半田ボールが形成されていることを特徴とする半導体装置。
  11. 半導体基板上に形成された銅からなる配線の表面および前記配線上に形成された銅からなる柱状電極の表面に酸化銅層を形成し、前記酸化銅層を還元処理により酸化還元銅層とし、前記酸化還元銅層を含む前記半導体基板上に樹脂からなる封止膜を形成し、前記封止膜の上面側および少なくとも前記柱状電極上の前記酸化還元銅層を除去することを特徴とする半導体装置の製造方法。
  12. 半導体基板上に形成された銅からなる配線の表面に酸化銅層を形成し、前記酸化銅層を還元処理により酸化還元銅層とし、前記酸化還元銅層上に銅からなる柱状電極を形成し、前記柱状電極を含む前記半導体基板上に樹脂からなる封止膜を形成し、前記封止膜の上面側を除去して少なくとも前記柱状電極の上面を露出させることを特徴とする半導体装置の製造方法。
  13. 半導体基板上に形成された銅からなる配線の表面に酸化銅層を形成し、前記酸化銅層を還元処理により酸化還元銅層とし、前記酸化還元銅層上に銅からなる柱状電極を形成し、前記酸化還元銅層の表面および前記柱状電極の表面にニッケルメッキ層および金メッキ層またはニッケルメッキ層およびパラジウムメッキ層を形成し、前記両メッキ層を含む前記半導体基板上に樹脂からなる封止膜を形成し、前記封止膜の上面側および少なくとも前記柱状電極上の前記両メッキ層を除去することを特徴とする半導体装置の製造方法。
  14. 請求項11〜13のいずれかに記載の発明において、前記酸化銅層は加熱処理により形成することを特徴とする半導体装置の製造方法。
  15. 請求項11〜13のいずれかに記載の発明において、前記酸化銅層は処理液を用いた浸漬処理により形成することを特徴とする半導体装置の製造方法。
  16. 請求項15に記載の発明において、前記処理液は水酸化ナトリウムを含む第1の処理液と亜鉛素酸ナトリウムを含む第2の処理液との混合液からなることを特徴とする半導体装置の製造方法。
  17. 請求項16に記載の発明において、前記第1の処理液は10〜20wt%程度の水酸化ナトリウムを含み、前記第2の処理液は15〜25wt%程度の亜鉛素酸ナトリウムを含むことを特徴とする半導体装置の製造方法。
  18. 請求項16に記載の発明において、前記浸漬処理の時間は数分であることを特徴とする半導体装置の製造方法。
  19. 請求項11〜13のいずれかに記載の発明において、前記還元処理はアルカリ性化合物単体または還元剤単体あるいはそれらの混合物を用いて行なうことを特徴とする半導体装置の製造方法。
  20. 請求項19に記載の発明において、前記還元処理は水酸化ナトリウムおよび次亜リン酸ナトリウムを含む混合液を用いて行なうことを特徴とする半導体装置の製造方法。
  21. 請求項20に記載の発明において、前記混合液は水酸化ナトリウム5.0g/L(純水)と次亜リン酸ナトリウム4.0g/L(純水)とからなることを特徴とする半導体装置の製造方法。
JP2004335255A 2004-11-19 2004-11-19 半導体装置およびその製造方法 Pending JP2006147810A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004335255A JP2006147810A (ja) 2004-11-19 2004-11-19 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004335255A JP2006147810A (ja) 2004-11-19 2004-11-19 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006147810A true JP2006147810A (ja) 2006-06-08

Family

ID=36627152

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004335255A Pending JP2006147810A (ja) 2004-11-19 2004-11-19 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2006147810A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182059A (ja) * 2007-01-25 2008-08-07 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008244383A (ja) * 2007-03-29 2008-10-09 Casio Comput Co Ltd 半導体装置およびその製造方法
US7863739B2 (en) 2001-03-05 2011-01-04 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
JP2011091432A (ja) * 2010-12-27 2011-05-06 Casio Computer Co Ltd 半導体装置の製造方法
US7960270B2 (en) 2002-01-07 2011-06-14 Megica Corporation Method for fabricating circuit component
US8021921B2 (en) 2002-10-25 2011-09-20 Megica Corporation Method of joining chips utilizing copper pillar
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8178967B2 (en) 2001-09-17 2012-05-15 Megica Corporation Low fabrication cost, high performance, high reliability chip scale package
US8288865B2 (en) 2009-01-30 2012-10-16 Sanyo Electric Co., Ltd. Semiconductor module having semiconductor device mounted on device mounting substrate
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8481418B2 (en) 2002-05-01 2013-07-09 Megica Corporation Low fabrication cost, high performance, high reliability chip scale package
US8749065B2 (en) 2007-01-25 2014-06-10 Tera Probe, Inc. Semiconductor device comprising electromigration prevention film and manufacturing method thereof
US8901733B2 (en) 2001-02-15 2014-12-02 Qualcomm Incorporated Reliable metal bumps on top of I/O pads after removal of test probe marks
CN106328604A (zh) * 2015-07-01 2017-01-11 珠海越亚封装基板技术股份有限公司 芯片封装

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163207A (ja) * 1997-12-01 1999-06-18 Hitachi Chem Co Ltd 半導体チップ搭載用基板の製造法および半導体装置
JP2003133477A (ja) * 2001-10-25 2003-05-09 Ibiden Co Ltd 半導体チップおよびその製造方法
JP2004022699A (ja) * 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004281744A (ja) * 2003-03-17 2004-10-07 Casio Comput Co Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163207A (ja) * 1997-12-01 1999-06-18 Hitachi Chem Co Ltd 半導体チップ搭載用基板の製造法および半導体装置
JP2003133477A (ja) * 2001-10-25 2003-05-09 Ibiden Co Ltd 半導体チップおよびその製造方法
JP2004022699A (ja) * 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2004281744A (ja) * 2003-03-17 2004-10-07 Casio Comput Co Ltd 半導体装置およびその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901733B2 (en) 2001-02-15 2014-12-02 Qualcomm Incorporated Reliable metal bumps on top of I/O pads after removal of test probe marks
US8072070B2 (en) 2001-03-05 2011-12-06 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US8368213B2 (en) 2001-03-05 2013-02-05 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7863739B2 (en) 2001-03-05 2011-01-04 Megica Corporation Low fabrication cost, fine pitch and high reliability solder bump
US9369175B2 (en) 2001-09-17 2016-06-14 Qualcomm Incorporated Low fabrication cost, high performance, high reliability chip scale package
US8178967B2 (en) 2001-09-17 2012-05-15 Megica Corporation Low fabrication cost, high performance, high reliability chip scale package
US7960270B2 (en) 2002-01-07 2011-06-14 Megica Corporation Method for fabricating circuit component
US8890336B2 (en) 2002-01-07 2014-11-18 Qualcomm Incorporated Cylindrical bonding structure and method of manufacture
US8461679B2 (en) 2002-01-07 2013-06-11 Megica Corporation Method for fabricating circuit component
US8481418B2 (en) 2002-05-01 2013-07-09 Megica Corporation Low fabrication cost, high performance, high reliability chip scale package
US8021921B2 (en) 2002-10-25 2011-09-20 Megica Corporation Method of joining chips utilizing copper pillar
US8421222B2 (en) 2002-10-25 2013-04-16 Megica Corporation Chip package having a chip combined with a substrate via a copper pillar
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8742582B2 (en) 2004-09-20 2014-06-03 Megit Acquisition Corp. Solder interconnect on IC chip
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP2008182059A (ja) * 2007-01-25 2008-08-07 Casio Comput Co Ltd 半導体装置およびその製造方法
US8749065B2 (en) 2007-01-25 2014-06-10 Tera Probe, Inc. Semiconductor device comprising electromigration prevention film and manufacturing method thereof
JP2008244383A (ja) * 2007-03-29 2008-10-09 Casio Comput Co Ltd 半導体装置およびその製造方法
US8288865B2 (en) 2009-01-30 2012-10-16 Sanyo Electric Co., Ltd. Semiconductor module having semiconductor device mounted on device mounting substrate
JP2011091432A (ja) * 2010-12-27 2011-05-06 Casio Computer Co Ltd 半導体装置の製造方法
CN106328604A (zh) * 2015-07-01 2017-01-11 珠海越亚封装基板技术股份有限公司 芯片封装
JP2017017300A (ja) * 2015-07-01 2017-01-19 ツーハイ アドバンスド チップ キャリアーズ アンド エレクトロニック サブストレート ソリューションズ テクノロジーズ カンパニー リミテッド チップパッケージ
CN106328604B (zh) * 2015-07-01 2021-07-06 珠海越亚半导体股份有限公司 芯片封装

Similar Documents

Publication Publication Date Title
JP2006147810A (ja) 半導体装置およびその製造方法
JP5001542B2 (ja) 電子装置用基板およびその製造方法、ならびに電子装置の製造方法
JP5296590B2 (ja) 半導体パッケージの製造方法
JP3883543B2 (ja) 導体基材及び半導体装置
JP4705143B2 (ja) 印刷回路基板の製造方法
JP2007524996A (ja) 銅コンタクトを有する集積回路ダイおよび該集積回路ダイのための方法
JP2010171386A (ja) 半導体装置及びその製造方法
JP6009300B2 (ja) 配線基板及びその製造方法
TW200404344A (en) Connection terminals and manufacturing method of the same, semiconductor device and manufacturing method of the same
JP2004022699A (ja) 半導体装置およびその製造方法
JP2014078658A (ja) 半導体パッケージ用基板、及びその製造方法
JP2784122B2 (ja) 半導体装置の製法
JP2002231871A (ja) リードフレームの製造方法及びリードフレーム
TWI379396B (en) Pre-plated leadframe having enhanced encapsulation adhesion
CN1257549C (zh) 半导体装置及其制造方法
TWI241704B (en) Surface treatment for oxidation removal in integrated circuit package assemblies
US9230823B1 (en) Method of photoresist strip
TWI497670B (zh) 基於鋁合金引線框架的半導體元件及製備方法
JP5633095B2 (ja) 半導体パッケージの製造方法および半導体パッケージ
JP2000068303A (ja) 半導体装置の製造方法
KR101070923B1 (ko) 반도체 기판의 제조방법
KR20080082382A (ko) 반도체 기판의 제조방법
JP2006054467A (ja) 基板のソルダーボールの形成方法及び基板
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法
JP2002237500A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060314

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080303

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111101

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20111115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111115