JPH11163207A - 半導体チップ搭載用基板の製造法および半導体装置 - Google Patents
半導体チップ搭載用基板の製造法および半導体装置Info
- Publication number
- JPH11163207A JPH11163207A JP9330052A JP33005297A JPH11163207A JP H11163207 A JPH11163207 A JP H11163207A JP 9330052 A JP9330052 A JP 9330052A JP 33005297 A JP33005297 A JP 33005297A JP H11163207 A JPH11163207 A JP H11163207A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- semiconductor chip
- etching
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Abstract
(57)【要約】
【課題】 フェースダウン実装用インターポーザにおい
て、半導体チップとの接続端子と実装領域内入出力端子
の引き回し配線の密度を向上させた半導体チップ搭載用
基板の製造法およびその半導体チップ搭載用基板を使用
した半導体装置を提供する。 【解決手段】 第１の金属層上にこの金属層と選択エッ
チング可能な第２の金属層が形成され、さらに第２の金
属層上に第１の金属層と同じ組成の金属で厚さが第１の
金属層と異なる第３の金属層が形成された３層からなる
金属箔において、第１金属層に所定の大きさの突起電極
群をエッチングにより形成する。この部材を用いて、こ
の部材の突起群の表面を、別途準備した３層箔の第３金
属層と対向せしめ、熱硬化可能な樹脂を介して、突起群
の表面を第３金属層表面と加圧接触させる。上記の部材
の最外層の第３金属側を少なくとも、はんだボール接続
可能端子が形成されるようエッチングすることにより半
導体チップ搭載用基板を製造する。
て、半導体チップとの接続端子と実装領域内入出力端子
の引き回し配線の密度を向上させた半導体チップ搭載用
基板の製造法およびその半導体チップ搭載用基板を使用
した半導体装置を提供する。 【解決手段】 第１の金属層上にこの金属層と選択エッ
チング可能な第２の金属層が形成され、さらに第２の金
属層上に第１の金属層と同じ組成の金属で厚さが第１の
金属層と異なる第３の金属層が形成された３層からなる
金属箔において、第１金属層に所定の大きさの突起電極
群をエッチングにより形成する。この部材を用いて、こ
の部材の突起群の表面を、別途準備した３層箔の第３金
属層と対向せしめ、熱硬化可能な樹脂を介して、突起群
の表面を第３金属層表面と加圧接触させる。上記の部材
の最外層の第３金属側を少なくとも、はんだボール接続
可能端子が形成されるようエッチングすることにより半
導体チップ搭載用基板を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、エッチングによる
層間接続用の柱状パターンを有する半導体チップ搭載用
基板の製造法およびその半導体チップ搭載用基板を使用
した半導体装置に関する。
層間接続用の柱状パターンを有する半導体チップ搭載用
基板の製造法およびその半導体チップ搭載用基板を使用
した半導体装置に関する。
【０００２】
【従来の技術】電子機器の小形化、高速化に伴い、プリ
ント配線板上に半導体チップを高密度に実装する必要性
が増大している。このため、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）をはじめとするリードパッケージ
が、プリント配線板に実装される場合が多い。しかし、
入出力端子の増大に伴い、半導体チップの周辺に二次元
的に入出力端子を設けるピン挿入型のＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）が開発されている。このＰＧＡ
では、表面実装に適しないことから、入出力端子にはん
だボールを形成する表面実装型のＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）が開発されている。さらにパッケ
ージを小型化するため、半導体チップの周辺に、半導体
チップとの接続端子を設け、その端子と接続して実装領
域内に配線と入出力端子を設けるＣＳＰ（Ｃｈｉｐ Ｓ
ｉｚｅ Ｐａｃｋａｇｅ）が開発されている。これら
は、チップキャリアパッケージと知られ、半導体チップ
をセラミックやプラスチック基板あるいはフィルムから
なるインターポーザに実装し、封止材でトランスファモ
ールドする形態をとる。このような、パッケージでセラ
ミック基板をインターポーザとした場合、有機基材から
なるプリント配線板への実装は、熱膨張係数の不整合か
ら接続部での信頼性が低下し不利である。また、セラミ
ック基板は誘電率が高く伝搬遅延を減らすには不利であ
る。これに対して、プラスチックの基板あるいはフィル
ムをインターポーザとした場合が有利であり比較的安価
である。しかし、熱放散性が低い欠点がある。このよう
なインターポーザでは、半導体チップの接続は金ワイヤ
のボンディングが主流であり、耐ノイズ性向上、伝搬遅
延低減、熱放散性向上が重要になっている。このよう
な、背景から、半導体チップの電極をインターポーザ側
の接続端子に対向接続させるフェースダウンとよぶ実装
形態が注目されている。これにより、チップ裏面が実装
面から離れるため熱放散性が向上する。また、半導体チ
ップの電極とインターポーザ側の接続端子間距離が大幅
に短くなり、伝搬遅延低減とインダクタンス低下による
耐ノイズ性が向上する。しかし、この実装形態をＣＳＰ
に適用するには、インターポーザには半導体チップとの
接続端子と実装領域内入出力端子を高密度で確実に引き
回し配線することが不可欠となっている。実装領域内入
出力端子として一般的なのは、はんだボール接続で円形
状の電極を所定の間隔で配置する。このため、上記の引
き回し配線の領域が著しく減少する問題が生じている。
ント配線板上に半導体チップを高密度に実装する必要性
が増大している。このため、ＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）をはじめとするリードパッケージ
が、プリント配線板に実装される場合が多い。しかし、
入出力端子の増大に伴い、半導体チップの周辺に二次元
的に入出力端子を設けるピン挿入型のＰＧＡ（Ｐｉｎ
Ｇｒｉｄ Ａｒｒａｙ）が開発されている。このＰＧＡ
では、表面実装に適しないことから、入出力端子にはん
だボールを形成する表面実装型のＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）が開発されている。さらにパッケ
ージを小型化するため、半導体チップの周辺に、半導体
チップとの接続端子を設け、その端子と接続して実装領
域内に配線と入出力端子を設けるＣＳＰ（Ｃｈｉｐ Ｓ
ｉｚｅ Ｐａｃｋａｇｅ）が開発されている。これら
は、チップキャリアパッケージと知られ、半導体チップ
をセラミックやプラスチック基板あるいはフィルムから
なるインターポーザに実装し、封止材でトランスファモ
ールドする形態をとる。このような、パッケージでセラ
ミック基板をインターポーザとした場合、有機基材から
なるプリント配線板への実装は、熱膨張係数の不整合か
ら接続部での信頼性が低下し不利である。また、セラミ
ック基板は誘電率が高く伝搬遅延を減らすには不利であ
る。これに対して、プラスチックの基板あるいはフィル
ムをインターポーザとした場合が有利であり比較的安価
である。しかし、熱放散性が低い欠点がある。このよう
なインターポーザでは、半導体チップの接続は金ワイヤ
のボンディングが主流であり、耐ノイズ性向上、伝搬遅
延低減、熱放散性向上が重要になっている。このよう
な、背景から、半導体チップの電極をインターポーザ側
の接続端子に対向接続させるフェースダウンとよぶ実装
形態が注目されている。これにより、チップ裏面が実装
面から離れるため熱放散性が向上する。また、半導体チ
ップの電極とインターポーザ側の接続端子間距離が大幅
に短くなり、伝搬遅延低減とインダクタンス低下による
耐ノイズ性が向上する。しかし、この実装形態をＣＳＰ
に適用するには、インターポーザには半導体チップとの
接続端子と実装領域内入出力端子を高密度で確実に引き
回し配線することが不可欠となっている。実装領域内入
出力端子として一般的なのは、はんだボール接続で円形
状の電極を所定の間隔で配置する。このため、上記の引
き回し配線の領域が著しく減少する問題が生じている。
【０００３】
【発明が解決しようとする課題】本発明は、フェースダ
ウン実装用インターポーザにおいて、半導体チップとの
接続端子と実装領域内入出力端子の引き回し配線の密度
を向上させた半導体チップ搭載用基板の製造法およびそ
の半導体チップ搭載用基板を使用した半導体装置を提供
するものである。
ウン実装用インターポーザにおいて、半導体チップとの
接続端子と実装領域内入出力端子の引き回し配線の密度
を向上させた半導体チップ搭載用基板の製造法およびそ
の半導体チップ搭載用基板を使用した半導体装置を提供
するものである。
【０００４】
【課題を解決するための手段】本発明の半導体チップ搭
載用基板の製造法は、 Ａ．第一の金属層と第二の金属層を備える第一の回路形
成材料を準備する工程、 Ｂ．第一の金属層をエッチングして層間接続用の柱状パ
ターンを形成する工程、 Ｃ．前記柱状パターンの形成された面と、第三の金属層
を備える第二の回路形成材料とを絶縁材料層を介して加
圧し、前記柱状パターンと前記第三の金属層を電気的に
接続させる工程、 Ｄ．前記第二、第三の金属層をエッチングし所定の配線
パターンを形成する工程を備えることを特徴とする。 本発明の半導体装置は、上記記載の方法によって製造さ
れる半導体チップ搭載用基板の第二の金属層をエッチン
グして形成される配線パターンを外部接続用端子とし、
第三の金属層をエッチングして形成される配線パターン
を半導体接続用端子とし、前記半導体接続用端子に半導
体チップ端子を接続させた半導体装置である。
載用基板の製造法は、 Ａ．第一の金属層と第二の金属層を備える第一の回路形
成材料を準備する工程、 Ｂ．第一の金属層をエッチングして層間接続用の柱状パ
ターンを形成する工程、 Ｃ．前記柱状パターンの形成された面と、第三の金属層
を備える第二の回路形成材料とを絶縁材料層を介して加
圧し、前記柱状パターンと前記第三の金属層を電気的に
接続させる工程、 Ｄ．前記第二、第三の金属層をエッチングし所定の配線
パターンを形成する工程を備えることを特徴とする。 本発明の半導体装置は、上記記載の方法によって製造さ
れる半導体チップ搭載用基板の第二の金属層をエッチン
グして形成される配線パターンを外部接続用端子とし、
第三の金属層をエッチングして形成される配線パターン
を半導体接続用端子とし、前記半導体接続用端子に半導
体チップ端子を接続させた半導体装置である。
【０００５】
【発明の実施の形態】本発明の半導体チップ搭載用基板
の製造法は、 １ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 １ｂ．第一の金属層 をエッチングして層間接続用の柱
状パターンを形成する工程、 １ｃ．第三の金属層と第四の金属層を備え、第四の金属
層と第三の金属層の間に、第三の金属層に対し選択エッ
チング可能な第二の中間金属層を備える第二の回路形成
材料を準備する工程、 １ｄ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触（電気的に接続）させ
る工程、 １ｅ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 １ｆ．前記第三の金属層をエッチングして半導体接続用
の柱状パターンを形成する工程、 １ｇ．前記第二の中間金属層を選択エッチングする工
程、 １ｈ．前記第四の金属層をエッチングして所定の配線パ
ターンを形成する工程を備えるものであることができ
る。
の製造法は、 １ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 １ｂ．第一の金属層 をエッチングして層間接続用の柱
状パターンを形成する工程、 １ｃ．第三の金属層と第四の金属層を備え、第四の金属
層と第三の金属層の間に、第三の金属層に対し選択エッ
チング可能な第二の中間金属層を備える第二の回路形成
材料を準備する工程、 １ｄ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触（電気的に接続）させ
る工程、 １ｅ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 １ｆ．前記第三の金属層をエッチングして半導体接続用
の柱状パターンを形成する工程、 １ｇ．前記第二の中間金属層を選択エッチングする工
程、 １ｈ．前記第四の金属層をエッチングして所定の配線パ
ターンを形成する工程を備えるものであることができ
る。
【０００６】また本発明の半導体チップ搭載用基板の製
造法は、 ２ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ２ｂ．第一の金属層をエッチングして層間接続用の柱状
パターンを形成する工程、 ２ｃ．第三の金属層を備える第二の回路形成材料を準備
する工程、 ２ｄ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第三の金属層を接触（電気的に接続）させ
る工程、 ２ｅ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ２ｆ．前記第三の金属層をエッチングして所定の配線パ
ターン（例えば半導体接続用端子）を形成する工程 を備えるものであることができる。
造法は、 ２ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ２ｂ．第一の金属層をエッチングして層間接続用の柱状
パターンを形成する工程、 ２ｃ．第三の金属層を備える第二の回路形成材料を準備
する工程、 ２ｄ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第三の金属層を接触（電気的に接続）させ
る工程、 ２ｅ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ２ｆ．前記第三の金属層をエッチングして所定の配線パ
ターン（例えば半導体接続用端子）を形成する工程 を備えるものであることができる。
【０００７】また本発明の半導体チップ搭載用基板の製
造法は、 ３ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ３ｂ．第一の金属層 をエッチングして層間接続用の柱
状パターンを形成する工程、 ３ｃ．前記第一の中間金属層を選択エッチングする工
程、 ３ｄ．第三の金属層と第四の金属層を備え、第四の金属
層と第三の金属層の間に、第三の金属層に対し選択エッ
チング可能な第二の中間金属層を備える第二の回路形成
材料を準備する工程、 ３ｅ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触させる工程、 ３ｆ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ３ｇ．前記第三の金属層をエッチングして半導体接続用
の柱状パターンを形成する工程、 ３ｈ．前記第二の中間金属層を選択エッチングする工
程、 ３ｉ．前記第四の金属層をエッチングして所定の配線パ
ターンを形成する工程をを備えるものであることができ
る。
造法は、 ３ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ３ｂ．第一の金属層 をエッチングして層間接続用の柱
状パターンを形成する工程、 ３ｃ．前記第一の中間金属層を選択エッチングする工
程、 ３ｄ．第三の金属層と第四の金属層を備え、第四の金属
層と第三の金属層の間に、第三の金属層に対し選択エッ
チング可能な第二の中間金属層を備える第二の回路形成
材料を準備する工程、 ３ｅ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触させる工程、 ３ｆ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ３ｇ．前記第三の金属層をエッチングして半導体接続用
の柱状パターンを形成する工程、 ３ｈ．前記第二の中間金属層を選択エッチングする工
程、 ３ｉ．前記第四の金属層をエッチングして所定の配線パ
ターンを形成する工程をを備えるものであることができ
る。
【０００８】また本発明の半導体チップ搭載用基板の製
造法は、 ４ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ４ｂ．第一の金属層をエッチングして層間接続用の柱状
パターンを形成する工程、 ４ｃ．前記第一の中間金属層を選択エッチングする工
程、 ４ｄ．第三の金属層を備える第二の回路形成材料を準備
する工程、 ４ｅ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触（電気的に接続）させ
る工程、 ４ｆ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ４ｇ．前記第三の金属層をエッチングして所定の配線パ
ターン（例えば半導体接続用端子）を形成する工程をを
備えるものであることができる。
造法は、 ４ａ．第二の金属層と第一の金属層の間に、第一の金属
層に対し選択エッチング可能な第一の中間金属層を備え
る第一の回路形成材料を準備する工程、 ４ｂ．第一の金属層をエッチングして層間接続用の柱状
パターンを形成する工程、 ４ｃ．前記第一の中間金属層を選択エッチングする工
程、 ４ｄ．第三の金属層を備える第二の回路形成材料を準備
する工程、 ４ｅ．前記柱状パターンの形成された面と前記第二の回
路形成材料とを絶縁材料層を介して加圧し、前記柱状パ
ターンと前記第四の金属層を接触（電気的に接続）させ
る工程、 ４ｆ．前記第二の金属層と前記第一の中間層をエッチン
グし所定の配線パターンを形成する工程、 ４ｇ．前記第三の金属層をエッチングして所定の配線パ
ターン（例えば半導体接続用端子）を形成する工程をを
備えるものであることができる。
【０００９】本発明の半導体チップ搭載用基板の製造法
では、柱状パターンの形成された面と第二の回路形成材
料とを絶縁材料層を介して加圧し前記柱状パターンと金
属層を接触させる工程の後に、前記柱状パターンと前記
金属層間の低電気抵抗化処理を施こすことができる。こ
のような低電気抵抗化処理としては、電圧を印加せしめ
接触する金属間に金属イオンの移動によるイオンマイグ
レ−ション、超音波を印加して接触させる金属間の樹脂
残さを減少させ接触確率を上昇させる等の手法が使用で
きる。また、接触させる金属の少なくとも一方を酸化に
よる粗面化処理し、その酸化粗面を還元する酸化・還元
処理を予め行うことにより小さい接続抵抗値を付与する
ことができる。
では、柱状パターンの形成された面と第二の回路形成材
料とを絶縁材料層を介して加圧し前記柱状パターンと金
属層を接触させる工程の後に、前記柱状パターンと前記
金属層間の低電気抵抗化処理を施こすことができる。こ
のような低電気抵抗化処理としては、電圧を印加せしめ
接触する金属間に金属イオンの移動によるイオンマイグ
レ−ション、超音波を印加して接触させる金属間の樹脂
残さを減少させ接触確率を上昇させる等の手法が使用で
きる。また、接触させる金属の少なくとも一方を酸化に
よる粗面化処理し、その酸化粗面を還元する酸化・還元
処理を予め行うことにより小さい接続抵抗値を付与する
ことができる。
【００１０】本発明の半導体チップ搭載用基板の製造法
では、第一の金属層をエッチングして層間接続用の柱状
パターンを形成するために、第一の金属層と第二の金属
層の間に、第一の金属層に対し選択エッチング可能な第
一の中間金属層を備えることができるが（第二の金属層
に対し第一の中間金属層は選択エッチング可能であって
も、選択エッチング可能でなくても良い）、第一の金属
層と第二の金属層の間に第一の中間金属層を設けなくて
も、第一の金属層と第二の金属層を選択エッチング可能
なものにしても良い。また、第三の金属層と第四の金属
層を備え、第四の金属層と第三の金属層の間に、第三の
金属層に対し選択エッチング可能な第二の中間金属層を
備える第二の回路形成材料においても上記と同様であ
る。さらに、第一の金属層と第二の金属層、および第三
の金属層と第四の金属層は単一の金属層であり単一の金
属層表面に所定のエッチングレジストパタ−ンを形成し
レジストが形成されていない面をハ−フエッチングし
て、第一の金属層と第二の金属層、および第三の金属層
と第四の金属層を形成したものと同様に、層間接続用の
柱状パターンおよび所定の配線パターン（例えば半導体
接続用端子）を形成するようにすることもできる。
では、第一の金属層をエッチングして層間接続用の柱状
パターンを形成するために、第一の金属層と第二の金属
層の間に、第一の金属層に対し選択エッチング可能な第
一の中間金属層を備えることができるが（第二の金属層
に対し第一の中間金属層は選択エッチング可能であって
も、選択エッチング可能でなくても良い）、第一の金属
層と第二の金属層の間に第一の中間金属層を設けなくて
も、第一の金属層と第二の金属層を選択エッチング可能
なものにしても良い。また、第三の金属層と第四の金属
層を備え、第四の金属層と第三の金属層の間に、第三の
金属層に対し選択エッチング可能な第二の中間金属層を
備える第二の回路形成材料においても上記と同様であ
る。さらに、第一の金属層と第二の金属層、および第三
の金属層と第四の金属層は単一の金属層であり単一の金
属層表面に所定のエッチングレジストパタ−ンを形成し
レジストが形成されていない面をハ−フエッチングし
て、第一の金属層と第二の金属層、および第三の金属層
と第四の金属層を形成したものと同様に、層間接続用の
柱状パターンおよび所定の配線パターン（例えば半導体
接続用端子）を形成するようにすることもできる。
【００１１】本発明では、第１の金属層上に該金属層と
選択エッチング可能な第２の金属層が形成され、さらに
第２の金属層上に第１の金属層と同じ組成の金属で厚さ
が第１の金属層と異なる第３の金属層が形成された該３
層からなる金属箔（以下３層箔）において、第１金属層
に所定の大きさの突起電極群をエッチングにより形成す
る。この部材を用いて、この部材の突起群の表面を、別
途準備した３層箔の第３金属層と対向せしめ、熱硬化可
能な樹脂を介して、突起群の表面を該第３金属層表面と
加圧接触させる。機械的接続をより確実にするために該
突起群を有する第３金属と該突起電極群表面と接触する
第３金属層を有する第１金属間に所定の電圧を所定の温
度、湿度、気圧の雰囲気下で所定時間印加せしめ、該突
起電極群と該第３金属の接触抵抗を低下させ安定にさせ
る工程を含むことができる。上記の部材の最外層の第３
金属側を少なくとも、はんだボール接続可能端子が形成
されるようエッチングする。
選択エッチング可能な第２の金属層が形成され、さらに
第２の金属層上に第１の金属層と同じ組成の金属で厚さ
が第１の金属層と異なる第３の金属層が形成された該３
層からなる金属箔（以下３層箔）において、第１金属層
に所定の大きさの突起電極群をエッチングにより形成す
る。この部材を用いて、この部材の突起群の表面を、別
途準備した３層箔の第３金属層と対向せしめ、熱硬化可
能な樹脂を介して、突起群の表面を該第３金属層表面と
加圧接触させる。機械的接続をより確実にするために該
突起群を有する第３金属と該突起電極群表面と接触する
第３金属層を有する第１金属間に所定の電圧を所定の温
度、湿度、気圧の雰囲気下で所定時間印加せしめ、該突
起電極群と該第３金属の接触抵抗を低下させ安定にさせ
る工程を含むことができる。上記の部材の最外層の第３
金属側を少なくとも、はんだボール接続可能端子が形成
されるようエッチングする。
【００１２】図１に、三層箔の第１金属に突起電極群を
形成するための工程断面を示す。図１（ａ）に示す三層
箔において図中２で示す第１の中間金属層は第１金属層
１と選択エッチング可能であり、また第１金属層１より
イオン化傾向が低い。構造諸元は、第１金属層の厚さが
１８〜７０μｍであり、第１の中間金属層の厚さは、１
〜５μｍである。第２金属層３の厚さは５〜１８μｍで
ある。図中には簡略のため示さないが、後工程のフォト
リソ工程でマスク位置合わせに必要なガイド穴をこの部
材に予め開けておく。この三層箔両面に例えば日立化成
製感光性レジストＨＮ６４０をラミネートし、第１金属
層１に、後述の突起電極イメージのエッチングレジスト
４を図１（ｂ）に示すように像形成する。このときの電
極形状は角状より円状が望ましい。この後、図１（ｃ）
に示すように第１金属層を選択エッチングする。次に、
エッチングレジスト４を剥離し図１（ｄ）に示す様に高
さが均一な突起電極群を有する部材を得る。このように
均一な高さの狭ピッチの突起電極が得られる。また、本
部材の第１中間金属層はイオン化傾向が低く、最外層の
第２金属のマイグレーションを抑制できる。
形成するための工程断面を示す。図１（ａ）に示す三層
箔において図中２で示す第１の中間金属層は第１金属層
１と選択エッチング可能であり、また第１金属層１より
イオン化傾向が低い。構造諸元は、第１金属層の厚さが
１８〜７０μｍであり、第１の中間金属層の厚さは、１
〜５μｍである。第２金属層３の厚さは５〜１８μｍで
ある。図中には簡略のため示さないが、後工程のフォト
リソ工程でマスク位置合わせに必要なガイド穴をこの部
材に予め開けておく。この三層箔両面に例えば日立化成
製感光性レジストＨＮ６４０をラミネートし、第１金属
層１に、後述の突起電極イメージのエッチングレジスト
４を図１（ｂ）に示すように像形成する。このときの電
極形状は角状より円状が望ましい。この後、図１（ｃ）
に示すように第１金属層を選択エッチングする。次に、
エッチングレジスト４を剥離し図１（ｄ）に示す様に高
さが均一な突起電極群を有する部材を得る。このように
均一な高さの狭ピッチの突起電極が得られる。また、本
部材の第１中間金属層はイオン化傾向が低く、最外層の
第２金属のマイグレーションを抑制できる。
【００１３】図２は、図１の部材と三層箔を加圧接触さ
せる工程を示す。図２（ａ）は図１（ｄ）の部材であ
る。図２（ｂ）はこの部材の突起電極群先端と別途準備
した三層箔の第３金属側を対向するように、熱硬化性樹
脂を介して配置する構成断面を示す。この構成で、真空
熱プレスにより、該突起電極群を熱硬化性樹脂に埋設さ
せるとともに、該第３金属層３’と機械的、及び熱的に
接触せしめる。これにより、図２（ｃ）に示す部材が得
られる。この際、突起電極と３’の面に所定の温度、湿
度、気圧の条件下で、電圧を印加せしめ、充分小さい接
続抵抗値を付与する。配線層と、はんだ接続用電極を層
分離接続でき、配線層の領域を大幅に増加できる。
せる工程を示す。図２（ａ）は図１（ｄ）の部材であ
る。図２（ｂ）はこの部材の突起電極群先端と別途準備
した三層箔の第３金属側を対向するように、熱硬化性樹
脂を介して配置する構成断面を示す。この構成で、真空
熱プレスにより、該突起電極群を熱硬化性樹脂に埋設さ
せるとともに、該第３金属層３’と機械的、及び熱的に
接触せしめる。これにより、図２（ｃ）に示す部材が得
られる。この際、突起電極と３’の面に所定の温度、湿
度、気圧の条件下で、電圧を印加せしめ、充分小さい接
続抵抗値を付与する。配線層と、はんだ接続用電極を層
分離接続でき、配線層の領域を大幅に増加できる。
【００１４】図３は、図２の部材を用いて、最外層の第
２金属３および第１中間金属層２を順次エッチングし、
所定のはんだボール接続用電極およびガイドマークパタ
ーンを形成する工程および最外層の第１’、２’、３’
金属層を該ガイドマークを第１’金属層側から透視可能
になるよう後述の突起電極とこれに接続しはんだボール
接続用電極への配線領域を残して、エッチングする工程
を示す。図３（ａ）は図２の部材である。図３（ｂ）は
この部材の両面にレジスト４をラミネートし、３で示す
第２金属層側に後述のはんだボール接続用電極およびガ
イドマークパターンイメージを露光現像で像形成する次
に図３（ｃ）で示す様に３および２で示す第２金属層及
び第１中間金属層をエッチング後レジストを剥離する。
図３（ｄ）で示す様にエッチングレジストを形成し、第
３金属層１’、第２中間金属層２’および第４金属層
３’をエッチング後レジストを剥離する。このように、
配線層とはんだ接続用電極の層分離接続を確実、安定に
できる。
２金属３および第１中間金属層２を順次エッチングし、
所定のはんだボール接続用電極およびガイドマークパタ
ーンを形成する工程および最外層の第１’、２’、３’
金属層を該ガイドマークを第１’金属層側から透視可能
になるよう後述の突起電極とこれに接続しはんだボール
接続用電極への配線領域を残して、エッチングする工程
を示す。図３（ａ）は図２の部材である。図３（ｂ）は
この部材の両面にレジスト４をラミネートし、３で示す
第２金属層側に後述のはんだボール接続用電極およびガ
イドマークパターンイメージを露光現像で像形成する次
に図３（ｃ）で示す様に３および２で示す第２金属層及
び第１中間金属層をエッチング後レジストを剥離する。
図３（ｄ）で示す様にエッチングレジストを形成し、第
３金属層１’、第２中間金属層２’および第４金属層
３’をエッチング後レジストを剥離する。このように、
配線層とはんだ接続用電極の層分離接続を確実、安定に
できる。
【００１５】図４は図３の部材を用いて、突起電極を有
するインターポーザの製造工程断面を示す。図４（ａ）
は図３の発明による部材を示す。この部材の両面にレジ
スト４をラミネートし最外層１’で示す第３金属層側に
後述の突起電極を形成するためのイメージを露光、現像
で像形成する。第３金属層１’をエッチングしてなる突
起電極をマスクとして２’で示す第２中間金属層を選択
エッチングする。レジスト剥離後、３’で示された第４
の金属層を同様のフォトリソ工程で５で示す樹脂層内の
少なくとも１つの突起電極と電気的に接合した配線を形
成する。図４（ｃ）により得られた構造においては、必
ずしも退けるわけではないが１’、２’で示す金属層を
すべてエッチング除去し、３’のみをパターンエッチン
グし、５で示す樹脂層内の少なくとも１つの突起電極と
電気的に接合した配線を形成してもよい。但し、この場
合は別途突起電極を造る必要がある。これにより得られ
た基板の突起電極群を含む基板の配線に無電解による、
ニッケル／パラジウム／金めっき６を行って、図４
（ｄ）に示すインターポーザを得る。このように、最外
層に突起電極を有するか、あるいはなくても、高密度な
インターポーザを製造するための部材が得られる。
するインターポーザの製造工程断面を示す。図４（ａ）
は図３の発明による部材を示す。この部材の両面にレジ
スト４をラミネートし最外層１’で示す第３金属層側に
後述の突起電極を形成するためのイメージを露光、現像
で像形成する。第３金属層１’をエッチングしてなる突
起電極をマスクとして２’で示す第２中間金属層を選択
エッチングする。レジスト剥離後、３’で示された第４
の金属層を同様のフォトリソ工程で５で示す樹脂層内の
少なくとも１つの突起電極と電気的に接合した配線を形
成する。図４（ｃ）により得られた構造においては、必
ずしも退けるわけではないが１’、２’で示す金属層を
すべてエッチング除去し、３’のみをパターンエッチン
グし、５で示す樹脂層内の少なくとも１つの突起電極と
電気的に接合した配線を形成してもよい。但し、この場
合は別途突起電極を造る必要がある。これにより得られ
た基板の突起電極群を含む基板の配線に無電解による、
ニッケル／パラジウム／金めっき６を行って、図４
（ｄ）に示すインターポーザを得る。このように、最外
層に突起電極を有するか、あるいはなくても、高密度な
インターポーザを製造するための部材が得られる。
【００１６】図５は図４の部材を用いて、半導体装置を
製造する工程を示す断面図である。図５（ａ）は図４
（ｄ）の部材である。図５（ｂ）に示すように異方導電
接着剤シ−ト７を介して半導体チップ８を位置合わせ
し、図５（ｃ）に示すよう加熱・加圧し、図５（ｄ）に
示すよう樹脂封止９し、切り出しを行い半導体装置を得
ることができる。異方導電接着剤シ−トはエポキシ樹脂
等の樹脂マトリックス中に導電粒子を０．５〜１５重量
％分散させたものが使用される。
製造する工程を示す断面図である。図５（ａ）は図４
（ｄ）の部材である。図５（ｂ）に示すように異方導電
接着剤シ−ト７を介して半導体チップ８を位置合わせ
し、図５（ｃ）に示すよう加熱・加圧し、図５（ｄ）に
示すよう樹脂封止９し、切り出しを行い半導体装置を得
ることができる。異方導電接着剤シ−トはエポキシ樹脂
等の樹脂マトリックス中に導電粒子を０．５〜１５重量
％分散させたものが使用される。
【００１７】
【発明の効果】本発明の半導体チップ搭載用基板の製造
法により、均一な高さの狭ピッチの突起電極が得られ
る、また配線層とはんだ接続用電極を層分離接続でき、
配線層の領域を大幅に増加でき、配線層とはんだ接続用
電極の層分離接続を確実、安定に行うことができる。本
発明の半導体装置は、チップ搭載用基板が高密度な突起
電極を有すものであり、小型であり信頼性に優れるもの
である。
法により、均一な高さの狭ピッチの突起電極が得られ
る、また配線層とはんだ接続用電極を層分離接続でき、
配線層の領域を大幅に増加でき、配線層とはんだ接続用
電極の層分離接続を確実、安定に行うことができる。本
発明の半導体装置は、チップ搭載用基板が高密度な突起
電極を有すものであり、小型であり信頼性に優れるもの
である。
【図１】本発明の半導体チップ搭載用基板の製造工程を
示す断面図である。
示す断面図である。
【図２】本発明の半導体チップ搭載用基板の製造工程を
示す断面図である。
示す断面図である。
【図３】本発明の半導体チップ搭載用基板の製造工程を
示す断面図である。
示す断面図である。
【図４】本発明の半導体チップ搭載用基板の製造工程を
示す断面図である。
示す断面図である。
【図５】本発明の半導体装置の製造工程を示す断面図で
ある。
ある。
１ ：第１金属層 ２ ：第１中間金属層 ３ ：第２金属層 １’：第３金属層 ２’：第２中間金属層 ３’：第４金属層 ４ ：レジスト ５ ：絶縁材料層 ６ ：ニッケル／パラジウム／金めっき ７ ：異方導電接着シ−ト ８ ：半導体チップ ９ ：樹脂封止
Claims (2)
- 【請求項１】Ａ．第一の金属層と第二の金属層を備える
第一の回路形成材料を準備する工程、 Ｂ．第一の金属層をエッチングして層間接続用の柱状パ
ターンを形成する工程、 Ｃ．前記柱状パターンの形成された面と、第三の金属層
を備える第二の回路形成材料とを絶縁材料層を介して加
圧し、前記柱状パターンと前記第三の金属層を電気的に
接続させる工程、 Ｄ．前記第二、第三の金属層をエッチングし所定の配線
パターンを形成する工程を備える半導体チップ搭載用基
板の製造法。 - 【請求項２】請求項１記載の方法によって製造される半
導体チップ搭載用基板の第二の金属層をエッチングして
形成される配線パターンを外部接続用端子とし、第三の
金属層をエッチングして形成される配線パターンを半導
体接続用端子とし、前記半導体接続用端子に半導体チッ
プ端子を接続させた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33005297A JP3988227B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体チップ搭載用基板の製造法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33005297A JP3988227B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体チップ搭載用基板の製造法および半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006293148A Division JP4428376B2 (ja) | 2006-10-27 | 2006-10-27 | 半導体チップ搭載用基板の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163207A true JPH11163207A (ja) | 1999-06-18 |
| JP3988227B2 JP3988227B2 (ja) | 2007-10-10 |
Family
ID=18228248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33005297A Expired - Fee Related JP3988227B2 (ja) | 1997-12-01 | 1997-12-01 | 半導体チップ搭載用基板の製造法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3988227B2 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244365A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Chem Co Ltd | 配線基板、半導体装置及び配線基板の製造方法 |
| EP1176641A2 (en) * | 2000-07-27 | 2002-01-30 | Fujitsu Limited | Front-and-back electrically conductive substrate and method for manufacturing same |
| JP2002050870A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Chem Co Ltd | 接続基板とその接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ並びに接続基板の製造方法とその方法を用いた多層配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法 |
| JP2002314255A (ja) * | 2001-04-16 | 2002-10-25 | Japan Metals & Chem Co Ltd | プリント配線基板、及び、プリント配線基板の製造方法 |
| WO2003021668A1 (fr) * | 2001-08-31 | 2003-03-13 | Hitachi Chemical Co.,Ltd. | Tableau de connexions, dispositif a semi-conducteur et leur procede de production |
| WO2003100850A1 (fr) * | 2002-05-28 | 2003-12-04 | Hitachi Chemical Co., Ltd. | Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production |
| WO2004017689A1 (ja) * | 2002-08-19 | 2004-02-26 | Taiyo Yuden Co., Ltd. | 多層プリント配線板及びその製造方法 |
| JP2005109467A (ja) * | 2003-09-12 | 2005-04-21 | National Institute Of Advanced Industrial & Technology | 基板及びその製造方法 |
| JP2005340372A (ja) * | 2004-05-25 | 2005-12-08 | Toyo Ink Mfg Co Ltd | 配線回路基板用の積層体ユニットの製造方法 |
| JP2006147810A (ja) * | 2004-11-19 | 2006-06-08 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2006208324A (ja) * | 2005-01-31 | 2006-08-10 | National Institute Of Advanced Industrial & Technology | プローブカード、およびその製造方法。 |
| JP2007194646A (ja) * | 2007-02-09 | 2007-08-02 | Fujitsu Ltd | 表裏導通基板の製造方法および表裏導電基板 |
| JP2008098656A (ja) * | 2001-03-28 | 2008-04-24 | Tessera Interconnect Materials Inc | 層間接続部材 |
| JP2008186025A (ja) * | 2000-10-31 | 2008-08-14 | Samsung Electronics Co Ltd | 制御信号部及びその製造方法とこれを含む液晶表示装置及びその製造方法 |
| JP2009088474A (ja) * | 2007-09-28 | 2009-04-23 | Samsung Electro-Mechanics Co Ltd | 印刷回路基板の層間導通方法 |
| JP2009111417A (ja) * | 2009-01-13 | 2009-05-21 | Tessera Interconnect Materials Inc | 配線回路基板 |
| US7546681B2 (en) | 1999-10-12 | 2009-06-16 | Tessera Interconnect Materials, Inc. | Manufacturing method for wiring circuit substrate |
| JP2009533842A (ja) * | 2006-04-07 | 2009-09-17 | テッセラ，インコーポレイテッド | 超小型電子パッケージ用基板および該基板を製造する方法 |
| JP2010004064A (ja) * | 1999-08-02 | 2010-01-07 | Toyo Kohan Co Ltd | 半導体パッケージユニットの製造方法 |
| JP2010199624A (ja) * | 2010-06-01 | 2010-09-09 | Hitachi Chem Co Ltd | 薄板状物品を用いた接続基板の製造方法と接続基板と多層配線板の製造方法と多層配線板と半導体パッケージ用基板の製造方法と半導体パッケージ用基板と半導体パッケージの製造方法と半導体パッケージ |
| US9365947B2 (en) | 2013-10-04 | 2016-06-14 | Invensas Corporation | Method for preparing low cost substrates |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
-
1997
- 1997-12-01 JP JP33005297A patent/JP3988227B2/ja not_active Expired - Fee Related
Cited By (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004064A (ja) * | 1999-08-02 | 2010-01-07 | Toyo Kohan Co Ltd | 半導体パッケージユニットの製造方法 |
| US7721422B2 (en) | 1999-10-12 | 2010-05-25 | Tessera Interconnect Materials, Inc. | Methods of making microelectronic assemblies |
| US7546681B2 (en) | 1999-10-12 | 2009-06-16 | Tessera Interconnect Materials, Inc. | Manufacturing method for wiring circuit substrate |
| JP2001244365A (ja) * | 2000-02-28 | 2001-09-07 | Hitachi Chem Co Ltd | 配線基板、半導体装置及び配線基板の製造方法 |
| WO2001065602A1 (en) * | 2000-02-28 | 2001-09-07 | Hitachi Chemical Co., Ltd. | Wiring board, semiconductor device, and method of manufacturing wiring board |
| US7704799B2 (en) | 2000-02-28 | 2010-04-27 | Hitachi Chemical Co., Ltd. | Method of manufacturing wiring substrate |
| US7205645B2 (en) | 2000-02-28 | 2007-04-17 | Hitachi Chemical Co., Ltd. | Wiring board, semiconductor device, and method of manufacturing wiring board |
| EP1176641A3 (en) * | 2000-07-27 | 2004-06-30 | Fujitsu Limited | Front-and-back electrically conductive substrate and method for manufacturing same |
| EP1176641A2 (en) * | 2000-07-27 | 2002-01-30 | Fujitsu Limited | Front-and-back electrically conductive substrate and method for manufacturing same |
| JP2002043468A (ja) * | 2000-07-27 | 2002-02-08 | Fujitsu Ltd | 表裏導通基板及びその製造方法 |
| US7222420B2 (en) | 2000-07-27 | 2007-05-29 | Fujitsu Limited | Method for making a front and back conductive substrate |
| US7579553B2 (en) | 2000-07-27 | 2009-08-25 | Fujitsu Limited | Front-and-back electrically conductive substrate |
| JP2002050870A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Chem Co Ltd | 接続基板とその接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ並びに接続基板の製造方法とその方法を用いた多層配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法 |
| JP2008186025A (ja) * | 2000-10-31 | 2008-08-14 | Samsung Electronics Co Ltd | 制御信号部及びその製造方法とこれを含む液晶表示装置及びその製造方法 |
| JP4586058B2 (ja) * | 2001-03-28 | 2010-11-24 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 層間接続部材 |
| JP2008098656A (ja) * | 2001-03-28 | 2008-04-24 | Tessera Interconnect Materials Inc | 層間接続部材 |
| JP2002314255A (ja) * | 2001-04-16 | 2002-10-25 | Japan Metals & Chem Co Ltd | プリント配線基板、及び、プリント配線基板の製造方法 |
| JPWO2003021668A1 (ja) * | 2001-08-31 | 2004-12-24 | 日立化成工業株式会社 | 配線基板、半導体装置及びそれらの製造方法 |
| WO2003021668A1 (fr) * | 2001-08-31 | 2003-03-13 | Hitachi Chemical Co.,Ltd. | Tableau de connexions, dispositif a semi-conducteur et leur procede de production |
| WO2003100850A1 (fr) * | 2002-05-28 | 2003-12-04 | Hitachi Chemical Co., Ltd. | Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production |
| US7278205B2 (en) | 2002-08-19 | 2007-10-09 | Taiyo Yuden Co., Ltd. | Multilayer printed wiring board and production method therefor |
| WO2004017689A1 (ja) * | 2002-08-19 | 2004-02-26 | Taiyo Yuden Co., Ltd. | 多層プリント配線板及びその製造方法 |
| JP4677600B2 (ja) * | 2003-09-12 | 2011-04-27 | 独立行政法人産業技術総合研究所 | 基板及びその製造方法 |
| JP2005109467A (ja) * | 2003-09-12 | 2005-04-21 | National Institute Of Advanced Industrial & Technology | 基板及びその製造方法 |
| JP2005340372A (ja) * | 2004-05-25 | 2005-12-08 | Toyo Ink Mfg Co Ltd | 配線回路基板用の積層体ユニットの製造方法 |
| JP2006147810A (ja) * | 2004-11-19 | 2006-06-08 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP2006208324A (ja) * | 2005-01-31 | 2006-08-10 | National Institute Of Advanced Industrial & Technology | プローブカード、およびその製造方法。 |
| JP2009533842A (ja) * | 2006-04-07 | 2009-09-17 | テッセラ，インコーポレイテッド | 超小型電子パッケージ用基板および該基板を製造する方法 |
| US8686551B2 (en) | 2006-04-07 | 2014-04-01 | Tessera, Inc. | Substrate for a microelectronic package and method of fabricating thereof |
| JP2007194646A (ja) * | 2007-02-09 | 2007-08-02 | Fujitsu Ltd | 表裏導通基板の製造方法および表裏導電基板 |
| JP2009088474A (ja) * | 2007-09-28 | 2009-04-23 | Samsung Electro-Mechanics Co Ltd | 印刷回路基板の層間導通方法 |
| JP2009111417A (ja) * | 2009-01-13 | 2009-05-21 | Tessera Interconnect Materials Inc | 配線回路基板 |
| JP4603080B2 (ja) * | 2009-01-13 | 2010-12-22 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | 配線回路基板 |
| JP2010199624A (ja) * | 2010-06-01 | 2010-09-09 | Hitachi Chem Co Ltd | 薄板状物品を用いた接続基板の製造方法と接続基板と多層配線板の製造方法と多層配線板と半導体パッケージ用基板の製造方法と半導体パッケージ用基板と半導体パッケージの製造方法と半導体パッケージ |
| US9365947B2 (en) | 2013-10-04 | 2016-06-14 | Invensas Corporation | Method for preparing low cost substrates |
| US10283484B2 (en) | 2013-10-04 | 2019-05-07 | Invensas Corporation | Low cost substrates |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US10032647B2 (en) | 2014-05-29 | 2018-07-24 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US10475726B2 (en) | 2014-05-29 | 2019-11-12 | Invensas Corporation | Low CTE component with wire bond interconnects |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3988227B2 (ja) | 2007-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3988227B2 (ja) | 半導体チップ搭載用基板の製造法および半導体装置 | |
| US8222747B2 (en) | Multilayer wiring substrate mounted with electronic component and method for manufacturing the same | |
| US6025640A (en) | Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device | |
| US6331679B1 (en) | Multi-layer circuit board using anisotropic electro-conductive adhesive layer | |
| JP2004343030A (ja) | 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール | |
| TW200845350A (en) | Dual or multiple row package | |
| JP2004119726A (ja) | 回路装置の製造方法 | |
| JP2003007916A (ja) | 回路装置の製造方法 | |
| JP2004119729A (ja) | 回路装置の製造方法 | |
| JP2003007917A (ja) | 回路装置の製造方法 | |
| JP2004193297A (ja) | ウェハレベルパッケージおよびその製造方法 | |
| JP2002118204A (ja) | 半導体装置、並びに半導体搭載用基板及びその製造方法 | |
| JP2004119730A (ja) | 回路装置の製造方法 | |
| JP3513983B2 (ja) | チップキャリアの製造方法 | |
| TWI228785B (en) | Substrate, wiring board, substrate for semiconductor package, semiconductor device, semiconductor package and its manufacturing method | |
| JP3780688B2 (ja) | Ｃｓｐ用基板の製造法 | |
| JP4428376B2 (ja) | 半導体チップ搭載用基板の製造法 | |
| JP2936540B2 (ja) | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 | |
| JPH0982835A (ja) | 回路基板および多層回路基板 | |
| JP2000200855A (ja) | Ｐｇａ型配線基板及びその製造方法並びに半導体装置 | |
| JP3815033B2 (ja) | マルチチップモジュール用ベース基板の作製方法 | |
| JPH0358455A (ja) | 半導体パッケージ | |
| JP3030605B2 (ja) | 半導体装置 | |
| JPH06177275A (ja) | 放熱性プラスチックｉｃチップキャリア | |
| JP2000058705A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041115 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041115 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070205 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070521 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070626 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070709 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |