KR101546572B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
일례로, 다수의 도전성 필러가 구비된 반도체 다이; 상기 도전성 필러와 각각 전기적으로 연결된 다수의 리드; 상기 도전성 필러의 표면과 상기 리드의 표면을 따라 형성되어 상기 도전성 필러와 상기 리드를 서로 연결하는 도금층; 및 상기 반도체 다이 및 상기 도금층의 일부를 덮는 인캡슐란트를 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 반도체 다이(semiconductor die), 반도체 다이와 전기적으로 연결되는 다수의 리드(lead), 반도체 다이와 리드를 둘러싸는 인캡슐란트(encapsulant)를 포함하며, 상기 반도체 다이에는 상기 리드와 전기적으로 연결되기 위한 도전성 필러(conductive pillar) 등이 마련되며, 상기 도전성 필러를 상기 리드에 전기적으로 결합을 위한 솔더(solder)가 구성된다.
이와 같이 솔더를 이용하는 경우, 고온의 리플로우(reflow) 공정이 수반되어야 할뿐만 아니라, 리플로우 처리 후 솔더의 폭이 더욱 증가하기 때문에 도전성 필러와 필러 간의 간격이 감소하게 되어 필러간 단락의 가능성이 높아지게 되며, 이로 인해 패키지 불량이 증가하게 된다.
본 발명은, 제조 비용 및 제조 시간과 불량률이 최소화된 반도체 패키지 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 다수의 도전성 필러가 구비된 반도체 다이; 상기 도전성 필러와 각각 전기적으로 연결된 다수의 리드; 상기 도전성 필러의 표면과 상기 리드의 표면을 따라 형성되어 상기 도전성 필러와 상기 리드를 서로 연결하는 도금층; 및 상기 반도체 다이 및 상기 도금층의 일부를 덮는 인캡슐란트를 포함한다.
또한, 상기 도금층은, 상기 도전성 필러의 표면에 형성된 제 1 도금층; 상기 리드의 표면에 형성되며 상기 인캡슐런트의 외부로 노출된 제 2 도금층; 및 상기 리드의 표면에 형성되며 상기 인캡슐란트의 내부에 존재하는 제 3 도금층을 포함할 수 있다.
또한, 상기 제 1 도금층, 상기 제 2 도금층 및 상기 제 3 도금층은 하나로 연결될 수 있다.
또한, 상기 도전성 필러, 상기 리드 및 상기 도금층은 구리를 각각 포함할 수 있다.
본 발명의 다른 실시예에 다른 반도체 패키지의 제조 방법은, 다수의 도전성 필러가 각각 구비된 다수의 반도체 다이를 리드 프레임의 상에 정렬하는 반도체 다이 정렬 단계; 상기 도전성 필러와 상기 리드 프레임이 서로 연결되도록 상기 도전성 필러의 표면과 상기 리드 프레임의 표면을 따라 도금층을 형성하는 도금층 형성 단계; 및 상기 반도체 다이 및 상기 도금층의 일부를 덮도록 인캡슐란트 단계를 포함한다.
또한, 낱개의 반도체 다이 단위로 분리되도록 상기 인캡슐란트 및 상기 리드 프레임을 소잉하는 소잉 단계를 더 포함할 수 있다.
또한, 상기 리드 프레임은 다수의 리드 및 상기 다수의 리드를 하나로 연결하는 프레임을 포함하며, 상기 반도체 다이 정렬 단계에서, 상기 도전성 필러가 상기 리드에 각각 접촉되도록 상기 반도체 다이를 정렬할 수 있다.
또한, 상기 도금층 형성 시 금속이온의 일부분이 상기 도전성 필러로 침투되도록 상기 리드 프레임에 다수의 개방부가 마련될 수 있다.
또한, 상기 도금층은 전기 도금법을 이용하여 형성될 수 있다.
또한, 상기 도전성 필러, 상기 리드 프레임 및 상기 도금층은 구리를 각각 포함하여 형성될 수 있다.
또한, 상기 반도체 다이의 표면 중 상기 도전성 필러가 형성된 영역을 제외한 영역에는 다이 보호층이 형성될 수 있다.
본 발명에 따르면, 제조 비용 및 제조 시간과 불량률이 최소화된 반도체 패키지 및 그 제조 방법을 제공할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지의 단면을 나타낸 도면이다.
도 1b는 도 1a에 도시된 A 영역을 확대한 도면이다.
도 1c는 도 1a에 도시된 A 영역에 대한 다른 실시예를 나타낸 도면이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 전체적인 제조 방법을 설명하기 위해 나타낸 흐름도이다.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법 중 반도체 다이 정렬 단계를 설명하기 위해 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법 중 도금층 형성 단계를 설명하기 위해 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법 중 인캡슐란트 단계를 설명하기 위해 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법 중 소잉 단계를 설명하기 위해 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지(100)에 대하여 설명하도록 한다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면을 나타낸 도면이다. 도 1b는 도 1a에 도시된 A 영역을 확대한 도면이다. 도 1c는 도 1a에 도시된 A 영역에 대한 다른 실시예를 나타낸 도면이다.
도 1a을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는, 반도체 다이(110), 다수의 리드(120), 도금층(130) 및 인캡슐란트(encapsulant, 140)를 포함한다.
반도체 다이(110)에는 다수의 금속 패드(111), 다수의 도전성 필러(conductive pillar, 113) 및 다이 보호층(115)이 마련될 수 있다.
다수의 금속 패드(111)는, 반도체 다이(110)의 일면에 형성될 수 있으며, 재배선층(미도시)과 전기적으로 접속될 수 있다. 이러한 금속 패드(111)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다.
도전성 필러(113)의 일측은 금속 패드(111) 상에 각각 본딩될 수 있으며, 도전성 필러(113)의 타측은 리드(120)의 상면에 접촉될 수 있다. 이에 따라, 도전성 필러(113)는 반도체 다이(110)와 리드(120)를 서로 전기적으로 연결할 수 있다. 이러한 도전성 필러(113)는 구리를 포함하여 형성될 수 있다.
다이 보호층(115)은 반도체 다이(110)의 표면 중 금속 패드(111)가 형성된 영역을 제외한 영역에 형성될 수 있으며, 반도체 다이(110)를 보호하는 역할을 한다. 이러한 다이 보호층(115)은 산화물(oxide), 질화물(nitride) 또는 유기막을 포함할 수 있다.
다수의 리드(120)는 대략 판형(plate)을 이루며, 서로 분리되어 있다. 리드(120)의 상면에는 다수의 도전성 필러(113)가 각각 전기적으로 접촉되어 있으며, 리드(120)의 하면에는 그 하면으로부터 일부분이 돌출되어 이루어진 돌출부가 형성될 수 있다. 이러한 돌출부는 인캡슐란트(140)의 외부로 노출되어 반도체 패키지(100)와 외부 장치 간의 접속단자로서 역할을 할 수 있다. 이러한 리드(120)는 구리를 포함할 수 있다.
한편, 다수의 리드(120)가 배열된 형태나 디자인은 패키지의 설계 사양에 따라 다르게 구성될 수 있다.
도금층(130)은 전기도금을 통하여 도전성 필러(113)의 표면과 리드(120)의 표면에 형성될 수 있다. 좀 더 구체적으로, 도금층(130)은, 제 1 도금층(131), 제 2 도금층(133) 및 제 3 도금층(135)을 포함할 수 있다. 제 1 도금층(131)은 도전성 필러(113)의 측벽 표면에 형성될 수 있으며, 제 2 도금층(133)은 리드(120)의 하면 중 상기 돌출부의 바닥면에 형성될 수 있으며, 제 3 도금층(135)은 도전성 필러(113)와 리드(120) 간 접촉 영역 및 제 2 도금층(133)을 제외한 리드(120)의 표면에 형성될 수 있다. 따라서, 제 2 도금층(133)은 인캡슐란트(140)의 외부로 노출되며, 제 1 및 제 3 도금층(131, 135)은 인캡슐란트(140)의 내부에 존재한다. 이러한 제 1 내지 제 3 도금층(131, 133, 135)은 모두 하나로 연결될 수 있다.
이와 같이 도금층(130)이 제 1 내지 제 3 도금층(131, 133, 135)으로 구성되는 경우는, 도 1b에 도시된 바와 같이, 반도체 다이(110)와 리드(120)가 완전한 평탄화를 이루면서 도전성 필러(113)의 바닥면과 리드(120)의 상면이 접촉되는 경우에 해당한다.
한편, 제조 공정 상의 이유로 반도체 다이(110) 또는 리드(120)의 휨(warpage) 현상이 발생될 수도 있으며, 이러한 경우 도전성 필러(113)와 리드(120) 사이에 작은 갭이 생길 수 있다. 그러나, 도전성 필러(113)와 리드(120) 사이에 갭이 생기더라도, 전기도금 시 리드(120)의 상면에서 형성되는 도금층이 상기 갭을 메우게 되면서 도 1c에 도시된 바와 같이 제 4 도금층(137)이 형성되고, 제 4 도금층(137)은 도전성 필러(113)와 리드(120) 사이를 연결하게 된다. 이와 같이 제 4 도금층(137)은 도전성 필러(113)와 리드(120) 사이를 전기적으로 연결함으로써, 전기도금 시 도전성 필러(113)의 측면에도 제 1 도금층(131)이 형성될 수 있다.
도금층(130)은 상기와 같이 구성됨으로써, 도전성 필러(113)와 리드(120)를 서로 연결할 수 있다. 이에 따라 반도체 다이(110)와 리드(120)는 도금층(130)을 통해 서로 연결될 수 있다. 도금층은, 상기와 같이 구성될 수 있으나, 적어도 도전성 필러(113)의 측벽 표면에서 리드(120)의 상부 표면을 잇는 영역으로 이루어지더라도 도금층을 통해 도전성 필러(113)와 리드(120)가 서로 연결될 수 있다.
한편, 이러한 도금층(130)은 구리를 포함할 수 있다.
인캡슐란트(140)는 반도체 다이(110) 및 도금층(130)이 형성된 리드(120)의 일부분을 둘러싸도록 형성될 수 있다. 여기서, 리드(120)에 형성된 제 2 도금층(133)은 인캡슐란트(140)외 외부로 노출될 수 있다.
한편, 인캡슐란트(140)의 측면과 동일면을 이루는 리드(120)의 측면에는 도금층(130)이 형성되지 않는다.
다음, 첨부된 도면을 참조하여 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 전체적인 제조 방법(S200)을 설명하기 위해 나타낸 흐름도이다. 도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S200) 중 반도체 다이 정렬 단계(S210)를 설명하기 위해 나타낸 도면이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S200) 중 도금층 형성 단계(S220)를 설명하기 위해 나타낸 도면이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S200) 중 인캡슐란트 단계(S230)를 설명하기 위해 나타낸 도면이다. 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S200) 중 소잉 단계(S240)를 설명하기 위해 나타낸 도면이다.
도 2 내지 도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법(S200)은 반도체 다이 정렬 단계(S210), 도금층 형성 단계(S220), 인캡슐란트 단계(S230) 및 소잉 단계(S240)를 포함한다.
반도체 다이 정렬 단계(S210)에서는, 도 3a 및 도 3b에 도시된 바와 같이, 다수의 반도체 다이(310)를 리드 프레임(320) 상에 정렬할 수 있다.
반도체 다이(310)에는 다수의 금속 패드(311), 다수의 도전성 필러(313) 및 다이 보호층(115)이 마련될 수 있다.
금속 패드(311)는, 반도체 다이(310)의 일면에 형성될 수 있으며, 재배선층(미도시)과 전기적으로 접속될 수 있다. 이러한 금속 패드(311)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다.
도전성 필러(313)의 일측은 금속 패드(311) 상에 각각 본딩될 수 있으며, 도전성 필러(313)의 타측은 반도체 다이(310)의 정렬 과정을 통해 리드 프레임(320)의 상면에 접촉될 수 있다. 이러한 도전성 필러(313)는 구리를 포함하여 형성될 수 있다.
다이 보호층(315)은 반도체 다이(310)의 표면 중 금속 패드(311)가 형성된 영역을 제외한 영역에 형성될 수 있으며, 반도체 다이(310)를 보호하는 역할을 한다. 이러한 다이 보호층(315)은 질화물(nitride)를 포함할 수 있다.
리드 프레임(320)은 대략 판형으로 이루어지며, 다수의 리드(321) 및 각 리드(321)를 하나로 연결하고 고정하는 프레임(323)을 포함할 수 있다. 리드(320)의 상면은 다수의 도전성 필러(313)와 직접적으로 접촉하며, 리드(320)의 하면에는 그 하면으로부터 일부분이 돌출되어 이루어진 돌출부가 형성될 수 있다. 이러한 돌출부는 후술하는 인캡슐란트(340)의 외부로 노출되어 반도체 패키지와 외부 장치 간의 접속단자로서 역할을 할 수 있다. 이러한 리드(321)와 프레임(323)은 동일한 구성물질로 이루어질 수 있으며, 예를 들어 구리를 포함할 수 있다.
도금층 형성 단계(S220)에서는, 도 4에 도시된 바와 같이, 도전성 필러(313)의 표면과 리드 프레임(320)의 표면을 따라 도금층(330)을 형성할 수 있다. 이때, 도금층(330)은 전기도금(electroplating)을 통해 형성할 수 있으며, 도금할 금속으로는 구리를 사용할 수 있다. 도금 과정은 통상적으로 알려진 바와 같이, 반도체 다이(310)와 리드 프레임(320)을 전해질 용액에 담그고, 리드 프레임(320)을 음극으로, 구리판을 양으로 사용하여 직류전원장치에 연결하여 전기도금을 진행한다. 이때, 상기 전해질용액은 구리이온을 포함할 수 있다. 다수의 리드(321)는 서로 분리되어 있음으로써 리드(321) 간에 도전성 필러(313)로 통하는 소정의 통로(321a)가 제공될 수 있다. 이러한 통로(321a)는 전기도금 시 구리이온이 도전성 필러(313) 쪽으로 보다 용이하게 침투할 수 있도록 함으로써, 도금 시간을 단축시킬 수 있다. 이와 같이 진행하면, 도전성 필러(313), 리드 프레임(320) 및 구리판 간에 산화/환원 반응이 일어나게 되고, 결과적으로 도전성 필러(313)과 리드 프레임(320)에 구리 도금층(330)이 형성될 수 있다.
이와 같이 형성된 도금층(330)은, 제 1 도금층(331), 제 2 도금층(333) 및 제 3 도금층(335)으로 구분될 수 있다. 여기서, 제 1 도금층(331)은 도전성 필러(313)의 측벽 표면에 형성된 것으로 정의하고, 제 2 도금층(333)은 리드(321)의 하면 중 상기 돌출부의 바닥면에 형성된 것으로 정의하며, 제 3 도금층(335)은 도전성 필러(313)와 리드(321) 간 접촉 영역 및 제 2 도금층(333)을 제외한 리드 프레임(320)의 표면에 형성된 것으로 정의할 수 있다.
제 1 내지 제 3 도금층(331, 333, 335)은 형성 영역에 따라 각각 정의한 것이며, 실질적으로 이들은 모두 하나로 연결될 수 있다. 이에 따라, 도전성 필러(313)와 리드 프레임(320)은 도금층(330)을 통해 서로 연결되며, 이로 인해 반도체 다이(310)와 리드 프레임(320)이 서로 연결될 수 있다.
한편, 제조 공정 상의 이유로 반도체 다이(310) 또는 리드 프레임(320)에 휨(warpage) 현상이 발생될 수도 있으며, 이러한 경우 반도체 다이(310)를 리드 프레임(320) 상에 정렬할 때 도전성 필러(313)와 리드 프레임(320) 사이에 작은 갭이 생길 수 있다. 그러나, 도전성 필러(313)와 리드 프레임(320) 사이에 갭이 생기더라도, 전기도금 시 리드 프레임(320)의 상면에서 형성되는 도금층이 상기 갭을 메우게 되면서 도전성 필러(113)의 바닥면과 리드 프레임(320)의 상면 사이에 도금층이 형성될 수 있다. 이와 같이 형성된 도금층은 도전성 필러(313)와 리드 프레임(320) 사이를 전기적으로 연결함으로써, 도전성 필러(313)의 측면에도 제 1 도금층(331)이 형성될 수 있다.
인캡슐란트 단계(S230)에서는, 도 5에 도시된 바와 같이, 반도체 다이(310) 및 도금층(330)의 일부를 덮도록 인캡슐란트(340)를 형성할 수 있다. 여기서, 제 1 및 제 3 도금층(331, 335)은 인캡슐란트(140)의 내부에 존재하게 되며, 제 2 도금층(133)은 인캡슐란트(140)의 외부로 노출될 수 있다. 이러한 제 2 도금층(333)은 인캡슐란트(340)의 외부로 노출되어 반도체 패키지와 외부 장치 간의 접속단자로서 역할을 할 수 있다.
소잉 단계(S240)에서는 도 6에 도시된 바와 같이, 낱개의 반도체 다이 단위로 분리되도록 인캡슐란트(340)의 일부와 프레임(323)을 소잉(sawing)할 수 있다. 이때, 프레임(323), 및 프레임(323) 상에 있는 인캡슐란트 일부분이 각각 제거될 수 있다. 이에 따라, 다수의 반도체 다이가 제공될 수 있다.
종래에는 반도체 다이와 리드를 연결하기 위하여 솔더를 이용하였으며, 이러한 경우 솔더를 융착하기 위한 리플로우 공정을 거쳐야 하며, 리플로우 처리 후 솔더의 폭 증가로 인해 필러 간 단락 가능성이 있었다.
그러나, 본 발명의 실시예에 따르면, 도금층을 통해 도전성 필러와 리드를 직접적으로 연결함으로써, 제조 시간 및 비용을 절감할 수 있다. 또한, 두께가 얇은 도금층을 이용함으로써, 솔더를 이용하는 경우보다 필러 간 단락 가능성을 줄일 수 있으므로 패키지 불량률을 최소화할 수 있다.
절연기판을 이용하여 패키지를 제조하는 경우, 절연기판 상의 리드들을 고정하기 위한 버스바를 구성해야 하는데 반면, 본 발명의 실시예에서는 다수의 리드와 각 리드들을 하나로 연결하는 프레임으로 구성된 리드 프레임을 이용함으로써, 종래와 같이 버스바를 별도로 구비할 필요가 없다.
이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 그 제조 방법을 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100, 300A, 300B: 반도체 패키지
110, 310: 반도체 다이
111, 311: 금속 패드
113, 313: 도전성 필러
115, 315: 다이 보호층
120: 리드
320: 리드 프레임
321: 리드
323: 프레임
130, 330: 도전층
131, 331: 제 1 도전층
133, 333: 제 2 도전층
135, 335: 제 3 도전층
140, 340: 인캡슐란트

Claims (11)

  1. 다수의 도전성 필러가 구비된 반도체 다이;
    상기 도전성 필러와 각각 전기적으로 연결된 다수의 리드;
    상기 도전성 필러의 표면과 상기 리드의 표면을 따라 형성되어 상기 도전성 필러와 상기 리드를 서로 연결하는 도금층; 및
    상기 반도체 다이 및 상기 도금층의 일부를 덮는 인캡슐란트를 포함하고,
    상기 도금층은,
    상기 도전성 필러의 표면에 형성된 제 1 도금층;
    상기 리드의 표면에 형성되며 상기 인캡슐런트의 외부로 노출된 제 2 도금층; 및
    상기 리드의 표면에 형성되며 상기 인캡슐란트의 내부에 존재하는 제 3 도금층을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 도금층, 상기 제 2 도금층 및 상기 제 3 도금층은 하나로 연결된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 도금층은 상기 도전성 필러의 하면과 상기 리드의 상면 사이에 형성된 제 4 도금층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 도전성 필러, 상기 리드 및 상기 도금층은 구리를 각각 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 다수의 도전성 필러가 각각 구비된 다수의 반도체 다이를 리드 프레임의 상에 정렬하는 반도체 다이 정렬 단계;
    상기 도전성 필러와 상기 리드 프레임이 서로 연결되도록 상기 도전성 필러의 표면과 상기 리드 프레임의 표면을 따라 도금층을 형성하는 도금층 형성 단계; 및
    상기 반도체 다이 및 상기 도금층의 일부를 덮도록 인캡슐란트 단계를 포함하고,
    상기 도금층은, 상기 도전성 필러의 표면에 형성된 제 1 도금층, 상기 리드의 표면에 형성되며 상기 인캡슐런트의 외부로 노출된 제 2 도금층, 및 상기 리드의 표면에 형성되며 상기 인캡슐란트의 내부에 존재하는 제 3 도금층을 포함하도록 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    낱개의 반도체 다이 단위로 분리되도록 상기 인캡슐란트 및 상기 리드 프레임을 소잉하는 소잉 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 6 항에 있어서,
    상기 리드 프레임은 다수의 리드 및 상기 다수의 리드를 하나로 연결하는 프레임을 포함하며,
    상기 반도체 다이 정렬 단계에서, 상기 도전성 필러가 상기 리드에 각각 접촉되도록 상기 반도체 다이를 정렬하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 6 항에 있어서,
    상기 도금층 형성 시 금속이온의 일부분이 상기 도전성 필러로 침투되도록 상기 리드 프레임에 다수의 개방부가 마련되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제 6 항에 있어서,
    상기 도금층은 전기 도금법을 이용하여 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제 6 항에 있어서,
    상기 도전성 필러, 상기 리드 프레임 및 상기 도금층은 구리를 각각 포함하여 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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KR101538543B1 (ko) * 2013-08-13 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
EP3127684B1 (en) * 2014-03-31 2020-09-30 Cmet Inc. Three-dimensional molding device
KR101647587B1 (ko) 2015-03-03 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9589920B2 (en) * 2015-07-01 2017-03-07 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Chip package
US9779940B2 (en) * 2015-07-01 2017-10-03 Zhuahai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Chip package
KR102494332B1 (ko) * 2015-07-15 2023-02-02 삼성전기주식회사 전자소자 패키지
TWI572257B (zh) * 2015-10-19 2017-02-21 欣興電子股份有限公司 柱狀結構及其製作方法
KR102508426B1 (ko) * 2016-01-29 2023-03-09 삼성전자주식회사 경도 검출이 가능한 센싱장치, 이를 구비한 모바일 기기, 및 이를 이용한 3차원 인쇄장치
TWI585925B (zh) * 2016-02-05 2017-06-01 矽品精密工業股份有限公司 基板結構
US20180130761A1 (en) * 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
US10290590B2 (en) * 2016-11-29 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Stacked semiconductor device and method of manufacturing the same
TWI791200B (zh) * 2021-03-12 2023-02-01 華東科技股份有限公司 薄型系統級封裝

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133327A1 (en) * 2009-12-09 2011-06-09 Hung-Hsin Hsu Semiconductor package of metal post solder-chip connection

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7038310B1 (en) * 1999-06-09 2006-05-02 Matsushita Electric Industrial Co., Ltd. Power module with improved heat dissipation
KR101025349B1 (ko) 2007-07-25 2011-03-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그의 제조 방법
US8446017B2 (en) * 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
KR20110123297A (ko) 2010-05-07 2011-11-15 주식회사 네패스 웨이퍼레벨 반도체 패키지 및 그 제조방법
US20120261689A1 (en) * 2011-04-13 2012-10-18 Bernd Karl Appelt Semiconductor device packages and related methods
KR20130030935A (ko) 2011-09-20 2013-03-28 에스케이하이닉스 주식회사 반도체 장치
US8803333B2 (en) * 2012-05-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional chip stack and method of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133327A1 (en) * 2009-12-09 2011-06-09 Hung-Hsin Hsu Semiconductor package of metal post solder-chip connection

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