CN104517927A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供与基板牢固接合的半导体装置及其制造方法。在扁平引脚封装的从密封树脂(5)露出的外引线11的末端处，设置由厚膜镀覆层覆盖的贯通凹部(2x)，进而，在底面上设置由厚膜镀覆层覆盖的斜面部(6)，由此，使外引线末端的切断面积变小。

Description

半导体装置及其制造方法
技术领域
本发明涉及使用了引线框架的半导体装置及其制造方法。
背景技术
随着近年的便携电子设备的小型化，要求所使用的半导体封装也小型化、薄型化且确保安装强度。作为使半导体封装小型化的对策，已知使外部端子相对于基板安装面平行地伸出的表面安装型封装。作为该类型的封装，存在SON(Small OutlineNon-Lead Package：小外形无引线封装)、QFN(Quad Flat Non-Lead Package：四方扁平无引脚封装)等。与一直以来所使用的DIP(Dual Inline Package：双列直插式封装)或SOP(Small Outline Package：小外形封装)相比，这些封装具有如下特征：安装到基板上时的外部电极较小，因此，基板安装后的焊脚形成较少，难以充分获得安装强度。此外，在这些封装的制造中，大多使用冲压模或通过基于蚀刻的加工作成的引线框架。关于引线框架的材料，通常使用194合金材料或铜合金。
在使用了该引线框架的半导体装置的制造中，将半导体芯片搭载在引线框架上，通过导线使半导体芯片与引线框架电连接，并进行树脂密封加工。在进行了去毛刺处理之后，对铜表面进行外部镀覆处理。在进行了外部镀覆处理后，使半导体装置以规定的尺寸从引线框架分离。这样，由于在外部镀覆后使半导体装置从引线框架分离，因此，在外部电极切断面上不会形成外部镀覆皮膜。因此，在将半导体装置安装于基板时，存在焊料亲和性差这样的问题。因此，为了提高在这样的条件下作成的半导体封装的安装强度，提出了对引线末端部的平面形状或截面形状进行变更，使基板安装后的焊料亲和性提高、容易形成焊脚且提高了安装强度的形状(例如，参照专利文献1、2)。
专利文献1：日本特开2006-19465号公报
专利文献2：日本特开平7-45769号公报
发明内容
但是，随着半导体装置的小型化、薄型化的进展，要求进一步提高半导体装置的基板安装强度。本发明提供一种半导体装置及其制造方法，其能够进一步提高使用了表面安装型封装的半导体装置在基板上的焊料接合强度。
为了解决上述问题，使用了如下手段。
首先，半导体装置由覆盖半导体芯片的密封树脂和从所述密封树脂朝侧面延伸的外引线构成，该半导体装置的特征在于，在所述延伸的外引线的底面上设置斜面部，在延伸方向的末端，设置有贯通所述外引线的上下的贯通凹部以及端面，所述斜面部以及贯通孔的内表面被厚膜镀覆层覆盖，所述端面被薄膜镀覆层覆盖。
此外，半导体装置的特征在于，所述贯通凹部的开口端为收口形状。
此外，半导体装置的特征在于，在所述外引线中设置有多个所述贯通凹部。
此外，半导体装置的特征在于，在所述贯通凹部的内表面以及所述斜面部中，设置有比所述外引线的侧面的焊料层厚的焊料层。
此外，使用了如下半导体装置的制造方法，所述半导体装置由覆盖半导体芯片的密封树脂和从所述密封树脂朝侧面延伸的外引线构成，所述半导体装置的制造方法的特征在于，由以下工序构成：在所述外引线中形成贯通孔；在所述外引线上形成外部镀覆；在所述贯通孔的下表面上形成斜面部；以及横穿所述贯通孔地切断所述外引线，所述外引线上横穿所述贯通孔的位置离开所述贯通孔的中心。
此外，使用了具有如下特征的半导体装置的制造方法：所述斜面部是利用具有直角三角形凸部的槽口加工冲头而形成的。
根据本发明，在将半导体装置安装于基板时，在外引线末端以及外引线下表面具有用于形成厚膜焊料层的区域，因此，能够与基板之间形成牢固的接合。
附图说明
图1是示出本发明的半导体装置的第1实施例的俯视图(以外引线为上方而示出)。
图2是示出本发明的半导体装置的第1实施例的侧视图(以外引线为下方而示出)。
图3是将图2的外引线及其附近放大的侧视图。
图4是示出本发明的半导体装置的第1实施例的制造方法的俯视图。
图5是示出本发明的半导体装置的第1实施例的制造方法的剖视图。
图6是在本发明的半导体装置的第1实施例中施加焊料时的俯视图。
图7是示出本发明的半导体装置的第2实施例的剖视图。
图8是在本发明的半导体装置的第2实施例中施加焊料时的俯视图。
图9是示出本发明的半导体装置的第2实施例的制造方法的剖视图。
图10是在本发明的半导体装置的第2实施例的变形例中施加焊料时的俯视图。图11是在本发明的半导体装置的第3实施例中施加焊料时的俯视图。
标号说明
1   岛
2   贯通孔
2x  贯通凹部
3   半导体芯片
4   导线
5   密封树脂
6   斜面部(槽口形状)
7   V槽口加工模
8   V槽口加工冲头
9   分片切断模
10  分片切断冲头
11  外引线
12  镀覆皮膜
13  V槽口加工冲头凸部
14  薄膜镀覆层(镀覆层上升部)
15  切断面(端面)
16  厚膜焊料层
17  薄膜焊料层
具体实施方式
以下，根据附图，对本发明进行说明。
图1是示出本发明的半导体装置的第1实施例的俯视图。此处，以从密封树脂5延伸而露出的外引线11为上侧而示出。在作为各外引线11末端的端面上，设置有贯通凹部2x，在接近外引线11末端的底面上，形成有斜面部6。此外，外引线以外的结构物被密封树脂5密封。
图2是本发明的半导体装置的第1实施例的侧视图。此处，以从密封树脂5延伸出的外引线11为下侧而示出，被安装到基板上的情况下的安装面为本图的下表面。各外引线11的下表面从密封树脂5露出，底面形成为大致同一形状。此外，从密封树脂5的侧面露出的外引线11的接近末端的底面的一部分成为斜面部6。
图3是将图2的外引线以及附近放大的侧视图。图3的(a)是从与图2相同的方向观察外引线以及附近时的放大图，外引线11的表面(上表面、侧面、底面)被镀覆皮膜12覆盖。而且，引线底面的斜面部6也被镀覆皮膜12覆盖。该镀覆皮膜用于提高进行焊料安装时的焊料亲和性。图3的(b)是从图2的B方向观察外引线以及附近而得到的。在从B方向观察的情况下，在矩形的外引线11的端面上形成有贯通凹部2x，该贯通凹部2x以从上表面起直到斜面部的方式上下贯通外引线11，外引线11的底面成为斜面部6，贯通凹部2x的内壁以及斜面部6被厚膜的镀覆皮膜12覆盖。成为端面的贯通凹部2x的两侧为引线切断时的切断面15，在此，部分地形成有薄膜镀覆层14。其在进行引线切断时成为从下方上升的镀覆层。
接下来，对本发明的半导体装置的制造方法进行说明。
图4是示出本发明的半导体装置的第1实施例的制造方法的俯视图。
图4的(a)是示出本实施例的引线框架的俯视示意图。存在对半导体芯片进行搭载的岛1，在岛1的周围，设置有外引线11，在外引线上设置有上下贯通的贯通孔2。此外，通常，外引线是指引线中的从密封树脂中露出的部分，但此处是指引线整体。贯通孔2在俯视图中以圆形示出，但不限于圆形，也可以是椭圆或多边形。图4的(b)是示出如下状态的图：将半导体芯片3键合(die bonding)于岛1，使半导体芯片3的电极和引线经由导线4连接。图4的(c)是示出如下状态的俯视图：利用密封树脂5对岛1、半导体芯片3、导线4以及引线的一部分进行密封。外引线11和贯通孔2从密封树脂5露出。在该时刻，引线框架的表面被铜或其氧化物覆盖，但是，之后要实施用于提高基板安装时的焊料亲和性的外部镀覆。图4的(d)是如下状态的仰视图：在外部镀覆后，在外引线11上形成横穿贯通孔2的槽口形状6。由于设置了贯通凹部2x和斜面部6，沿着槽口形状6的切断面的截面积变为现有的同型外引线的截面积的1/3左右，因此，大幅降低了施加给外引线以及密封树脂5的切断压力，并减轻了外引线与密封树脂之间的接合界面处的剥离。
图5是示出本发明的半导体装置的第1实施例的制造方法的剖视图。
图5的(a)对应于图4的(c)，是示出利用密封树脂5对岛、半导体芯片、导线以及引线的一部分进行密封的状态的剖视图。设置有上下贯通的贯通孔2的外引线11从密封树脂5露出。在该时刻，引线框架的表面被铜或其氧化物覆盖。
图5的(b)是示出对外引线11实施了外部镀覆的状态的图，不仅外引线11的上表面、下表面、侧面，贯通孔2内部也被镀覆皮膜覆盖。
图5的(c)是示出进行了在外引线11中设置槽口形状的加工的状态的图。在利用V槽口加工模7按压外引线11的上表面，并以使V槽口加工冲头凸部13与贯通孔2的下表面的中心附近抵接的方式用V槽口加工冲头8进行按压时，在下表面形成槽口形状的斜面部6。此处，示出了由V槽口形状的凸部按压出的实施例，但是，只要至少在外引线11中以接近密封树脂5的方式设置出斜面部即可，可以是任意凸部。
图5的(d)和图5的(e)是示出以横穿外引线11的贯通孔2的方式进行切断的工序的图。利用分片切断模9固定密封树脂5的上部，使分片切断冲头10从外引线11的下表面朝上方移动，由此，能够切断外引线11。在该工序中，覆盖外引线11的斜面部6的镀覆层随着分片切断冲头10的移动，沿切断面延伸而再次附着于切断面。在进行使小型薄型的半导体装置的引线残留而使引线框架分离的切断时，通常将引线固定而进行切断，为了避免切断时的压力向引线部传递而破坏密封树脂，大多钳夹引线上表面。另一方面，由于近年的半导体装置的小型化，引线的残留量已逐渐达到0.2mm以下，难以进行引线钳夹。但是，在本实施例的切断工序中，切断时的截面积变为本来的截面积的1/3左右，因此能够大幅降低施加于外引线以及密封树脂5的切断压力，并减轻外引线与密封树脂之间的接合界面处的剥离。
图6是在本发明的半导体装置的第1实施例中施加焊料时的俯视图。在外引线11的周围，形成有薄膜焊料层17，在末端的贯通凹部2x中，保持有厚膜的焊料层16。在图3中，虽然没有图示出焊料层，但是在斜面部6下方也形成有厚膜的焊料层16，经由该部分向贯通凹部2x提供大量焊料，在贯通凹部2x中形成厚膜焊料层16。因此，即使外引线11变短、基板的接触面积变小，如果设为本发明的外引线形状，也能够使半导体装置牢固地与基板连接。
图7是示出本发明的半导体装置的第2实施例的剖视图。
与图3的(a)所示的第1实施例相比，外引线11变长，斜面部6也变长。其成为使外引线11中的贯通凹部的位置没有变化、而使斜面部6延长的形状。通过按以下说明那样来变更槽口形状以及形成槽口的位置，可容易地实施该方式。
图8是在本发明的半导体装置的第2实施例中施加焊料时的俯视图。外引线11的末端不在贯通孔2的中心而在比贯通孔2的中心稍靠外侧处进行横穿。因此，在俯视时，贯通孔2成为如下形状：缺少小于圆形的一半，残留圆形的一半以上。通过设为这样的形状，使得贯通凹部2x处的焊料保持性变得更好，半导体装置与基板之间的连接变得更为牢固。
图9是示出本发明的半导体装置的第2实施例的制造方法的剖视图。
第2实施例的半导体装置的制造方法是按照图5的(a)～图5的(b)、进而图9的(a)～图9的(b)这样的流程的工序，因此，省略图5的(a)～图5的(b)的说明，仅说明图9。
图9的(a)是示出进行对外引线11设置槽口形状的加工的状态的图。利用V槽口加工模7按压外引线11的上表面，以使一边垂直立起的直角三角形的凸部13与贯通孔2的下表面抵接的方式利用V槽口加工冲头8进行按压。使凸部13的末端不位于贯通孔2的中心而位于外侧，来对外引线11进行加工。其结果是，在外引线11下表面，形成斜面部6和由垂直部构成的槽口形状。
图9的(b)是示出以横穿外引线11的贯通孔2的方式进行切断的工序的图。与图5的(d)的不同之处在于，在贯通孔2的中心的稍靠外侧切断外引线11。与通过先前的设置槽口形状的加工形成的垂直部相比，该切断面设置在稍靠近密封树脂5而比贯通孔2的中心远的位置。更详细而言，切断面形成在贯通孔2的中心与其外侧的贯通孔端部之间。在该工序中，覆盖外引线11的斜面部6的镀覆层随着分片切断冲头10的移动，沿切断面延伸而再次附着于切断面。在进行使小型薄型的半导体装置的引线残留而使引线框架分离的切断时，通常将引线固定而进行切断，为了避免切断时的压力向引线部传递而破坏密封树脂，大多钳夹引线上表面，但是，由于近年的半导体装置的小型化，引线的残留量已逐渐达到0.2mm以下，难以进行引线钳夹。但是，在该切断工序中，切断时的截面积变为本来的截面积的1/3左右，因此能够大幅降低施加于外引线以及密封树脂5的切断压力，并减轻外引线与密封树脂之间的接合界面处的剥离。
图10是在本发明的半导体装置的第2实施例的变形例中施加焊料时的俯视图。图10的(a)是缺少三角形的一部分、而成为梯形的贯通凹部2x。将梯形的平行的2个边的长边侧设置在凹部内，使其短边侧为外引线末端。图10的(b)是缺少六边形的一部分的贯通凹部2x。外引线11末端的凹部的开口短于六边形的对角线。图10的(c)是缺少矩形的角的形状的贯通凹部2x。此处，外引线11末端的凹部的开口也形成为短于矩形的对角线。
如上所述，这些贯通凹部在外引线端面处具有比凹部内的最大长度小的开口、即成收口形状，因此，贯通孔内的焊料保持性良好。
图11是在本发明的半导体装置的第3实施例中施加焊料时的俯视图。与示出第2实施例的图8的不同之处在于，在一个外引线11中设置有多个贯通凹部2x。作为贯通凹部2x，在图11的(a)中，排列有两个三角形，在图11的(b)中，排列有两个六边形，在图11的(c)中，排列有两个矩形。通过这样的结构，也能够缩短外引线的长度，形成更小的半导体装置。

Claims (7)

1.一种半导体装置，其由覆盖半导体芯片的密封树脂和从所述密封树脂朝侧面延伸的外引线构成，其特征在于，
该半导体装置具有：
斜面部，其设置在所述延伸的外引线的底面上；
贯通凹部，其设置在作为所述外引线的末端的端面上，贯通所述外引线的上下方；
厚膜镀覆层，其覆盖所述斜面部以及所述贯通凹部的内表面；以及
薄膜镀覆层，其覆盖所述端面。
2.根据权利要求1所述的半导体装置，其特征在于，
所述贯通凹部的开口端为收口形状。
3.根据权利要求1所述的半导体装置，其特征在于，
在所述外引线中设置有多个所述贯通凹部。
4.根据权利要求1～3中的任意一项所述的半导体装置，其特征在于，
在所述贯通凹部的内表面以及所述斜面部中，设置有比所述外引线的侧面的焊料层厚的焊料层。
5.一种半导体装置的制造方法，所述半导体装置由覆盖半导体芯片的密封树脂和从所述密封树脂朝侧面延伸的外引线构成，其特征在于，所述半导体装置的制造方法具有如下工序：
在所述外引线中形成贯通孔；
在形成所述贯通孔之后，在所述外引线上形成外部镀覆；
在形成所述外部镀覆之后，在所述贯通孔的下表面上形成斜面部；
在形成所述斜面部之后，横穿所述贯通孔地切断所述外引线，同时在所述外引线的末端形成贯通凹部。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，
所述外引线上横穿所述贯通孔的位置离开所述贯通孔的中心。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，
所述斜面部的形成利用槽口加工冲头形成，该槽口加工冲头具有一边垂直立起的直角三角形的凸部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019047004A (ja) * 2017-09-04 2019-03-22 大日本印刷株式会社 リードフレーム、半導体装置、および半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892211B2 (en) * 2017-08-09 2021-01-12 Semtech Corporation Side-solderable leadless package
JP7281267B2 (ja) * 2017-11-06 2023-05-25 ローム株式会社 半導体装置、半導体装置の製造方法
JP7210868B2 (ja) 2018-09-05 2023-01-24 ローム株式会社 半導体装置
TW202112188A (zh) * 2019-09-12 2021-03-16 台灣半導體股份有限公司 具有終端凹槽之電子元件與電子元件製造方法
TWI712129B (zh) * 2020-01-21 2020-12-01 強茂股份有限公司 半導體封裝結構以及其製作方法
US11430720B2 (en) * 2020-07-27 2022-08-30 Texas Instruments Incorporated Recess lead for a surface mount package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920074A (en) * 1987-02-25 1990-04-24 Hitachi, Ltd. Surface mount plastic package semiconductor integrated circuit, manufacturing method thereof, as well as mounting method and mounted structure thereof
JPH05343590A (ja) * 1992-06-10 1993-12-24 Nec Yamagata Ltd 半導体装置用リードフレーム
US20010052643A1 (en) * 1998-06-04 2001-12-20 Koichi Sugihara Semiconductor device and method for manufacturing same
JP2006019465A (ja) * 2004-07-01 2006-01-19 Mitsui Chemicals Inc 半導体パッケージおよびその製造方法
CN101587879A (zh) * 2005-05-10 2009-11-25 松下电器产业株式会社 引线框架及树脂密封型半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
JP2522399B2 (ja) * 1989-07-27 1996-08-07 日本電気株式会社 表面実装用部品
US5391439A (en) * 1990-09-27 1995-02-21 Dai Nippon Printing Co., Ltd. Leadframe adapted to support semiconductor elements
JPH04333267A (ja) * 1991-05-08 1992-11-20 Nec Corp 表面実装半導体装置の製造方法
JP2526846B2 (ja) * 1993-05-10 1996-08-21 日本電気株式会社 樹脂封止型半導体装置のリ―ド切断方法
JPH07211838A (ja) * 1994-01-12 1995-08-11 Sony Corp 半導体装置のリードカット装置
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920074A (en) * 1987-02-25 1990-04-24 Hitachi, Ltd. Surface mount plastic package semiconductor integrated circuit, manufacturing method thereof, as well as mounting method and mounted structure thereof
JPH05343590A (ja) * 1992-06-10 1993-12-24 Nec Yamagata Ltd 半導体装置用リードフレーム
US20010052643A1 (en) * 1998-06-04 2001-12-20 Koichi Sugihara Semiconductor device and method for manufacturing same
JP2006019465A (ja) * 2004-07-01 2006-01-19 Mitsui Chemicals Inc 半導体パッケージおよびその製造方法
CN101587879A (zh) * 2005-05-10 2009-11-25 松下电器产业株式会社 引线框架及树脂密封型半导体器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019047004A (ja) * 2017-09-04 2019-03-22 大日本印刷株式会社 リードフレーム、半導体装置、および半導体装置の製造方法

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