KR20210000777U - 반도체 패키지 - Google Patents

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KR20210000777U
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KR
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encapsulation layer
die pad
segment
cavity
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KR2020200000145U
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치아-넹 황
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창 와 테크놀러지 컴퍼니 리미티드
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Abstract

반도체 패키지가 리드 프레임(2), 칩 유닛(3), 및 봉지층(4)을 포함한다. 리드 프레임(2)은 다이 패드(21)와 복수의 패키지 리드(22)를 포함한다. 패키지 리드(22) 각각은 다이 패드(21)에 대해 근접 및 말단 세그먼트(23, 24), 말단 세그먼트(24)의 바닥 및 상면 영역(241, 242)을 상호 연결하는 외측 단면(243), 및 말단 세그먼트(24)의 바닥면 영역(241)에 형성되고 또한 외측 단면(243)으로부터 내측으로 연장된 캐비티(25)를 가지고 있다. 칩 유닛은 칩(31)과 복수의 와이어 본드(32)를 포함한다. 봉지층(4)은 리드 프레임(2)과 칩 유닛(3)을 봉지하여 말단 세그먼트(24)를 노출한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것으로, 더 상세하게는 캐비티가 각각 형성된 복수의 패키지 리드를 가진 반도체 패키지에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 패키지는 리드 프레임(11), 봉지층(12), 및 리드 프레임(11) 상에 배치되고 봉지층(12)에 의해 봉지(encapsulate)되는 칩(도시되지 않음)을 포함한다. 리드 프레임(11)은 칩을 장착하기 위한 다이 패드(111), 및 다이 패드(111)와 이격되고 다이 패드(111) 주위에 배치된 복수의 리드(112)를 포함한다. 리드(112)는 봉지층(12)으로부터 노출되어 있다.
각각의 리드(112)는 평평한 바닥면(113)을 가지므로, 반도체 패키지가 회로 기판에 납땜될 때, 용융된 땜납이 리플로우 납땜 절차 중에 평평한 바닥면(113)에서 각각의 리드(112)의 측면으로 흐를 가능성이 없다. 반도체 패키지와 회로 기판 사이의 접합 강도가 땜납과 리드(112) 사이의 접촉 면적에 크게 좌우된다. 또한, 리드(112)의 측면에서 땜납을 볼 수 없으면 땜납과 리드(112) 사이의 접촉 상태를 육안으로 확인하는 것이 불가능하며, 이로 인해 품질 관리의 어려움이 커질 수 있다.
따라서, 본 개시의 목적은 종래 기술의 단점 중 하나 이상을 완화시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시에 따르면, 반도체 패키지가 리드 프레임(lead frame), 칩 유닛, 및 봉지층을 포함한다. 상기 리드 프레임은 다이 패드, 및 다이 패드와 이격되고 다이 패드 주위에 각지게(angularly) 배치되어 있는 복수의 패키지 리드를 포함한다. 상기 패키지 리드 각각은 상기 다이 패드에 대해 인접 세그먼트(proximate segment)와 말단 세그먼트(distal segment)를 가지고 있다. 상기 패키지 리드 각각은 상기 말단 세그먼트의 바닥면 영역와 상면 영역을 상호 연결하는 외측 단면을 가지고 있다. 상기 패키지 리드 각각은 상기 말단 세그먼트의 바닥면 영역에 형성되고 또한 상기 외측 단면으로부터 내측으로 연장되는 캐비티를 가지고 있다. 상기 칩 유닛은 상기 다이 패드 상에 배치된 칩과, 복수의 와이어 본드(wire bond)를 포함하고, 각각의 와이어 본드는 상기 패키지 리드 각각에 상기 칩을 전기적으로 연결하도록 배치된다. 상기 패키지 리드 각각의 말단 세그먼트가 상기 봉지층으로부터 노출되고 또한 상기 다이 패드, 상기 패키지 리드, 및 상기 봉지층의 바닥이 동일 평면 상에 있을 수 있도록, 상기 봉지층은 상기 리드 프레임 과 상기 칩 유닛을 봉지하도록 배치된다.
첨부 도면을 참조하여 이하의 실시예의 상세한 설명에서는 본 개시의 다른 특징과 장점이 명백해질 것이다.
도 1은 종래의 반도체 패키지의 저면 사시도이다.
도 2는 본 개시에 따른 반도체 패키지의 일 실시예의 저면 사시도이다.
도 3은 본 개시에 따른 반도체 패키지의 일 실시예의 상면 사시도이다.
도 4는 도 3의 4-4 선을 따라 자른 실시예의 단면도이다.
도 5와 도 6은 반도체 패키지의 실시예를 제조하기 위한 연속 단계를 도시한 사시도이다.
본 개시가 더 상세하게 설명되기 전에, 적절하다고 간주되면, 도면들 간에 도면 부호가 반복되어 대응하는 요소나 유사한 요소를 나타내며, 이러한 요소들은 선택적으로 유사한 특성을 가지고 있을 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 본 개시에 따른 반도체 패키지의 일 실시예는 리드 프레임(lead frame)(2), 칩 유닛(3), 및 봉지층(encapsulation layer)(4)을 포함한다.
리드 프레임(2)은 다이 패드(21), 및 다이 패드(21)로부터 이격되고 또한 다이 패드(21) 주위에 각지게(angularly) 배치되어 있는 복수의 분리된 패키지 리드(22)를 포함한다.
다이 패드(21)는 바닥면(211)과 바닥면(211)과 대향하는 상면(212)을 가지고 있고, 구리 합금 또는 철-니켈 합금과 같은 전기 전도성 재료로 이루어지며, 이에 한정되는 것은 아니다.
패키지 리드(22) 각각은 전기 전도성 재료(예를 들어, 다이 패드(21)의 재료와 동일한 재료)로 이루어지고, 다이 패드(21)에 대해 인접 세그먼트(proximate segment)(23)와 말단 세그먼트(distal segment)(24)를 가지고 있다. 패키지 리드(22) 각각은 인접 세그먼트(23)의 바닥면 영역(231)과 말단 세그먼트(24)의 바닥면 영역(241)으로 구성된 바닥면(221)을 가지고 있다. 유사하게, 패키지 리드(22) 각각은 추가적으로, 인접 세그먼트(23)의 상면 영역(232)과 말단 세그먼트(24)의 상면 영역(242)으로 구성된 상면(222)을 가지고 있다. 패키지 리드(22) 각각은 말단 세그먼트(24)의 바닥면 영역(241)과 상면 영역(242)을 상호 연결하는 외측 단면(243)을 더 가지고 있다. 패키지 리드(22) 각각의 외측 단면(243)은 다이 패드(21)로부터 가장 멀리 떨어져 있는 표면이다.
또한, 패키지 리드(22) 각각은 말단 세그먼트(24)의 바닥면 영역(241)에 형성되고 또한 외측 단면(243)으로부터 내측으로 연장되는 캐비티(25)를 가지고 있다. 캐비티(25)가 어떠한 형상도 가질 수 있다는 것을 유의해야 한다. 예를 들어, 캐비티(25)는 균일한 폭을 가진 세미-실린더(semi-cylinder), 또는 균일한 폭을 가지고 있지 않은 불규칙 구성이나 비대칭 구성일 수 있으며, 이에 한정되는 것은 아니다. 본 실시예에서, 패키지 리드(22) 각각의 캐비티(25)는 균일한 폭(w1)을 가진 세미-실린더이다.
칩 유닛(3)은 다이 패드(21)의 상면(212)에 배치된 칩(31)과 복수의 와이어 본드(wire bond)(32)를 포함하고, 와이어 본드(32) 각각은 칩(31)을 패키지 리드(22) 각각에 전기적으로 연결하도록 배치된다.
패키지 리드(22) 각각의 말단 세그먼트(24)가 봉지층(4)으로부터 노출될 수 있고 또한 다이 패드(21), 패키지 리드(22), 및 봉지층(4)이 각각의 바닥에서 서로 평형할 수 있도록, 봉지층(4)은 리드 프레임(2)과 칩 유닛(3)을 봉지하도록 배치된다. 즉, 다이 패드(21)의 바닥면(211), 및 인접 세그먼트(23)와 말단 세그먼트(24)의 바닥면 영역(231, 241)은 봉지층(4)으로부터 노출되고 봉지층(4)의 하부 주 표면(41)과 동일 평면 상에 있다. 봉지층(4)이 패키지 리드(22)의 캐비티(25)를 채우고 있지 않다는 것을 유의해야 한다. 구체적으로, 봉지층(4)은 캐비티(25)에 배치되지 않는다. 봉지층(4)은 투명한 또는 불투명한 전기 절연성 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다. 본 실시예에서, 봉지층(4)은 불투명한 전기 절연성 물질로 이루어진다.
일 실시예에서, 캐비티(25)의 윤곽의 직교 투영(orthographic projection)이 봉지층(4)의 직교 투영과 중첩될 수 있도록, 캐비티(25)는 패키지 리드(22) 각각의 바닥에 형성되며, 봉지층(4)은 말단 세그먼트(24)의 일부를 덮고 있다(도 4를 참조).
일 실시예에서, 본 개시의 반도체 패키지와 후속 절차에 사용될 땜납 재료 사이의 접촉 면적이 더 커질 수 있도록, 패키지 리드(22) 각각의 캐비티(25)는 말단 세그먼트(24)의 외측 단면(243)에서 인접 세그먼트(23)로 내측으로 연장되어 있다. 이 경우, 봉지층(4)이 말단 세그먼트(24)를 덮는지 여부와 무관하게 캐비티(25)의 윤곽의 직교 투영이 봉지층(4)의 직교 투영과 중첩한다.
일 실시예에서, 패키지 리드(22) 각각의 말단 세그먼트(24)의 외측 단면(243)에서 봉지층(4)의 주변부까지의 최소 거리(S)가 0.05 mm 내지 0.3 mm이다(도 4를 참조). 이와 같이, 반도체 패키지의 크기가 더 바람직한 범위 내에서 유지될 수 있다.
패키지 리드(22)의 강도를 유지하기 위해, 패키지 리드(22) 각각에 대해, 캐비티(25)의 폭(w1)이 패키지 리드(22)의 폭(w2)보다 작도록 설계되고, 캐비티(25)의 깊이(D)가 바닥면과 상면(221, 222) 사이의 패키지 리드(22)의 높이(H)보다 작도록 설계된다(도 2와 도 4를 참조).
도 4에 도시된 바와 같이, 일 실시예에서, 봉지층(4)은 하부 주 표면(41)과 대향하는 상부 주 표면(upper major surface)(42), 및 상부와 하부 주 표면(42, 41)을 상호 연결하는 주변의 부 표면(minor surrounding surface)(43)을 가지고 있다. 말단 세그먼트(24)의 상면 영역(242)은 봉지층(4)으로부터 노출되는 노출된 영역을 가지고 있다. 노출된 영역은 봉지층(4)의 주변의 부 표면(43)과 함께 둔각을 이루고 있다.
도 2 내지 도 4에 도시된 바와 같이, 일 실시예에서, 봉지층(4)의 상부 및 하부 주 표면(42, 41)은 둥근 모서리를 가진 사각형 형상이다. 상부 주 표면(42)에 평행한 봉지층(4)의 단면의 치수가 상부 주 표면(42)으로부터 하부 주 표면(41)까지 점진적으로 커진다.
소정의 실시예에서, 전기 전도성 코팅층(도시되지 않음)이 리드 프레임(2)과 봉지층(4) 사이에 더 배치되어 이들 간의 접착 강도를 증가시킬 수 있다. 전기 전도성 코팅층은 금속(예를 들어, 니켈, 팔라듐, 은, 금 등) 또는 합금으로 만들어질 수 있다. 전기 전도성 코팅층은 리드 프레임(2)과 와이어 본드(32) 사이의 접착 강도를 더 증가시켜 반도체 패키지의 신뢰도와 성능을 향상시킬 수 있다. 또한, 땜납 재료가 캐비티(25)를 통해 바닥면(221)에서부터 패키지 리드(22) 각각의 외측 단면(243)까지 올라갈 수 있도록, 전기 전도성 코팅층은 패키지 리드(22) 상의 땜납 재료의 습윤성을 증가시킬 수 있다. 이와 같이, 반도체 패키지와 땜납 재료 사이의 접촉 면적이 크게 증가될 수 있으며, 납땜 조건은 패키지 리드(22) 각각의 외측 단면(243)에서 시각적으로 관찰될 수 있다.
본 개시의 반도체 패키지를 제조하는 방법을 예시하면 다음과 같다.
도 5에 도시된 바와 같이, 전기 전도성 기판(900)(예를 들어, 구리 합금 기판 또는 철-니켈 합금 기판)이 제공된다. 그 후, 기판(900)이 제1 에칭 절차를 거쳐 기판(900)의 불필요한 부분이 제거됨으로써, 복수의 리드 프레임(2)(도 5에는 2개의 리드 프레임(2)이 예시됨)과 인접한 2개의 리드 프레임(2)을 상호 연결하는 복수의 연결부(901)가 형성된다. 리드 프레임(2) 각각은 다이 패드(21)와, 서로 이격되어 었고 또한 연결부(901)로부터 다이패드(21)를 향해 연장되는 복수의 분리된 패키지 리드(22)를 포함한다. 패키지 리드(22)는 다이 패드(21)로부터 이격되고 또한 다이 패드(21) 주위에 각지게 배치되어 있다.
제1 에칭 단계 이후에, 제2 에칭 단계가 패키지 리드(22)에 대해 수행되어 패키지 리드(22)에 캐비티(25)를 형성한다. 특히, 각각의 패키지 리드(22)가 바닥면(221)에서부터 상부면(222)을 향해 에칭되어 캐비티(25)를 형성하고, 캐비티(25)는 연결부(901) 각각으로부터 다이 패드(21)를 향해 연장된다.
도 6에 도시된 바와 같이, 제2 에칭 단계 이후에, 칩(31)이 다이 패드(21)의 상면(212)에 각각 제공된다. 그 후, 복수의 와이어 본드(32)가 와이어 본딩 공정에 의해 형성되고, 대응하는 칩(31)에 패키지 리드(22)를 전기적으로 연결하여 반제품(semi-finished product)을 얻는다.
이어서, 반제품이 몰드(도시되지 않음)에 넣어지고, 봉합재가 몰드에 주입된다. 이어서, 봉합재가 응고되어 봉지층(4)을 형성하고, 각각의 봉지층(4)이 각각의 리드 프레임(2)과 각각의 칩 유닛(3) 중 하나를 봉지하여, 봉지층(4)으로부터 각각의 패키지 리드(22)와 각각의 말단 세그먼트(24)와 각각의 캐비티(25)를 노출한다. 따라서, 봉지된 반제품이 얻어진다.
마지막으로, 도 2와 도 3에 도시된 바와 같이, 봉지된 반제품이 스크라이브 라인(도 6에 가상선으로 도시됨)을 따라 절단되어 2개의 분리된 반도체 패키지를 얻는다.
요약하면, 패키지 리드(22) 각각의 바닥에 형성되고 또한 외측 단면(243)에서 내측으로 연장되는 캐비티(25)로 인해, 땜납 재료가 바닥면(221)에서부터 외측 단면(243)까지 더 쉽게 올라갈 수 있다. 이와 같이, 땜납 재료와 패키지 리드(22) 사이의 접촉 면적이 크게 증가될 수 있고, 납땜 조건이 패키지 리드(22) 각각의 외부 단면(243)에서 시각적으로 관찰될 수 있다.
앞의 설명에서, 설명의 목적을 위해, 다수의 구체적인 세부사항을 제시하여 실시예의 철저한 이해를 제공하였다. 하지만, 하나 이상의 다른 실시예가 이러한 구체적인 세부사항의 일부 없이도 실시될 수 있음이 당업자에게 명백할 것이다. 또한, 본 명세서 전체에서 서수를 지시하는 "일 실시예"와 "실시예" 등에 대한 언급이 상세한 특징, 또는 구조, 또는 특성이 본 개시의 실시예에 실제로 포함될 수 있음을 의미한다고 이해해야 한다. 상세한 설명에서, 본 개시를 간소화하고 다양한 발명의 측면의 이해를 돕기 위해 다양한 특징이 때때로 하나의 실시예, 또는 도면, 또는 설명에서 함께 그룹화되고, 본 개시를 실시하는 데 있어서 적절하다면 일 실시예로부터의 하나 이상의 특징 또는 구체적인 세부 사항이 다른 실시예의 하나 이상의 특징 또는 구체적인 세부사항과 함께 실시될 수 있다.
예시적인 실시예로 간주되는 것과 관련하여 본 개시에 대해 설명하였지만, 본 개시는 개시된 실시예에 한정되지 않으며, 가장 넓은 해석의 사상과 범위에 포함되는 다양한 배치를 포함하여 이러한 모든 수정과 등가의 배치를 포함하려고 한다.

Claims (7)

  1. 반도체 패키지로서,
    다이 패드를 포함하는 리드 프레임(lead frame), 및 상기 다이 패드로부터 이격되고 또한 상기 다이 패드 주위에 각지게(angularly) 배치되어 있는 복수의 패키지 리드 - 상기 패키지 리드 각각은 상기 다이 패드에 대해 인접 세그먼트(proximate segment)와 말단 세그먼트(distal segment)를 가지고 있고, 상기 패키지 리드 각각은 상기 말단 세그먼트의 바닥면 영역과 상면 영역을 상호 연결하는 외측 단면을 가지고 있으며, 상기 패키지 리드 각각은 상기 말단 세그먼트의 바닥면 영역에 형성되고 또한 상기 외측 단면에서 내측으로 연장되는 캐비티를 가지고 있음 -;
    상기 다이 패드 상에 배치된 칩과, 복수의 와이어 본드(wire bond)를 포함하는 칩 유닛 - 복수의 와이어 본드 각각은 상기 패키지 리드 각각에 상기 칩을 전기적으로 연결하도록 배치됨 -; 및
    상기 패키지 리드 각각의 말단 세그먼트가 봉지층(encapsulation layer)으로부터 노출되고 또한 상기 다이 패드, 상기 패키지 리드, 및 상기 봉지층 각각의 바닥이 동일 평면 상에 있을 수 있도록, 상기 리드 프레임과 상기 칩 유닛을 봉지하도록 배치된 봉지층
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 캐비티의 윤곽의 직교 투영(orthographic projection)이 상기 봉지층의 직교 투영과 중첩할 수 있도록, 상기 캐비티는 상기 패키지 리드 각각의 바닥에 형성되는, 반도체 패키지.
  3. 제2항에 있어서,
    상기 패키지 리드의 캐비티 각각은 상기 말단 세그먼트의 외측 단면에서 상기 인접 세그먼트 쪽으로 내측으로 연장되는, 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패키지 리드 각각에 대해, 상기 캐비티의 폭이 상기 패키지 리드의 폭보다 작고, 상기 캐비티의 깊이가 상기 말단 세그먼트의 상면 영역과 바닥면 영역 사이의 상기 패키지 리드의 높이보다 작은, 반도체 패키지.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패키지 리드 각각의 말단 세그먼트의 외측 단면에서 상기 봉지층의 주변부까지의 최소 거리가 0.05 mm 내지 0.3 mm인, 반도체 패키지.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 봉지층은 상부 주 표면(upper major surface), 하부 주 표면, 및 상기 상부 주 표면과 상기 하부 주 표면을 상호 연결하는 주변의 부 표면(minor surrounding surface)을 가지고 있고, 상기 말단 세그먼트의 상면 영역은 상기 봉지층으로부터 노출되고 또한 상기 주변의 부 표면과 함께 둔각을 이루는 노출된 영역을 가지고 있는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 봉지층의 상부 주 표면과 하부 주 표면 각각은 둥근 모서리를 가진 사각형 형상이고, 상기 상부 주 표면에 평행한 상기 봉지층의 단면의 치수가 상기 상부 주 표면부터 상기 하부 주 표면까지 점진적으로 커지는, 반도체 패키지.
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