KR200492009Y1 - 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지 - Google Patents

예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지 Download PDF

Info

Publication number
KR200492009Y1
KR200492009Y1 KR2020180004399U KR20180004399U KR200492009Y1 KR 200492009 Y1 KR200492009 Y1 KR 200492009Y1 KR 2020180004399 U KR2020180004399 U KR 2020180004399U KR 20180004399 U KR20180004399 U KR 20180004399U KR 200492009 Y1 KR200492009 Y1 KR 200492009Y1
Authority
KR
South Korea
Prior art keywords
lead frame
molding layer
lead
grooved
preformed
Prior art date
Application number
KR2020180004399U
Other languages
English (en)
Other versions
KR20190002931U (ko
Inventor
치아-넝 황
Original Assignee
창 와 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 창 와 테크놀러지 컴퍼니 리미티드 filed Critical 창 와 테크놀러지 컴퍼니 리미티드
Publication of KR20190002931U publication Critical patent/KR20190002931U/ko
Application granted granted Critical
Publication of KR200492009Y1 publication Critical patent/KR200492009Y1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

예비성형된 리드 프레임은 복수의 리드 프레임 유닛(3), 상기 리드 프레임 유닛(3)들을 연결시키고 싱귤레이션 라인(901)을 따라 연장되는 연결 바아(33), 및 상기 리드 프레임 유닛과 상기 연결 바아(33) 위에 성형되는 몰딩층(2)을 포함한다. 상기 몰딩층(2)은 하부 표면(24) 및 상기 하부 표면(24)으로부터 상방으로 만입된 복수의 이격된 긴 홈(26A)을 갖는다. 리드 프레임 유닛(3) 각각은 일 열의 이격된 리드(32)를 포함하고, 각 리드는 상기 몰딩층(2)의 하부 표면(24)으로부터 노출된 홈형 표면(322), 상기 홈형 표면(322)으로부터 상방으로 만입되고 하나의 긴 홈(26A) 내에 노출된 홈형 솔더링 표면(324)을 포함한다. 예비성형된 리드 프레임(200A)으로부터 형성된 리드 프레임 패키지가 또한 개시된다.

Description

예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지{PREFORMED LEAD FRAME AND LEAD FRAME PACKAGE MADE FROM THE SAME}
본 개시는 예비성형된 리드 프레임에 관련되며, 보다 상세하게는 솔더 리플 로우(solder reflowing)를 위해 긴 홈이 형성된 예비형성된 리드 프레임에 관련된다. 본 개시는 또한 예비성형된 리드 프레임으로부터 제조된 리드 프레임 패키지에 관련된다.
도 1을 참조하면, 종래의 편평한 무-리드 패키지(flat no-lead package)는 칩 시트(11), 칩 시트(11)를 둘러싸며 칩 시트(11)로부터 이격되어 있는 복수의 이격된 핀(12), 칩 시트(11)의 상부 표면에 배치된 칩(13), 칩(13)을 핀(12)과 각각 전기적으로 접속하는 복수의 와이어(14) 및 봉입층(15)을 포함한다. 편평한 무-리드 패키지는 패키지의 에지를 지나 돌출하는 핀이 전혀 없기 때문에, 편평한 무-리드 패키지의 크기는 대폭 감소될 수 있다. 그러나, 외부로 돌출하는 핀이 없기 때문에, 편평한 무-리드 패키지가 사용되고 인쇄 회로 기판(PCB)과 같은 외부 회로 기판(100)에 솔더링되어야 할 때, 불충분한 습윤성 측부면이 제공되므로, 솔더(101)는 일반적으로 후속하는 리플로우 솔더링 프로세스 동안 핀(12)의 저면(121)으로부터 핀(12)의 측면(122)까지 융기하기가 어렵다. 이것은, 편평한 무-리드 패키지와 외부 회로 기판(100) 사이의 본딩 강도가 솔더(101)와 핀(12) 사이의 접촉 표면적과 강하게 관련되기 때문에 바람직하지 않다. 또한, 솔더(101)를 핀(12)의 측면(122)으로부터 볼 수 없는 경우, 제조 프로세스 중에 솔더(101)와 핀(12)의 접촉 상태를 육안으로 확인할 수 없기 때문에 품질 제어가 더욱 곤란하다.
도 2를 참조하면, 솔더링의 강도 및 신뢰성이 개선되고 솔더링의 상태가 육안으로 보다 쉽게 관찰될 수 있도록 솔더의 리플로우를 보다 용이하게 하고, 솔더와 핀 사이의 접촉면을 증가시키기 위해, 미국 특허 출원 공개 제 2016/0148877 A1 호는 개선된 접촉 핀을 갖는 QFN(quad flat no-lead) 패키지를 제조하는 방법을 개시하는데, 이 방법은 와이어 본딩 및 패키징 공정이 완료된 후 리드 프레임을 이중 절단하는 것을 포함한다. 이 방법은 핀(12)을 분리하지 않고 제 1 톱 폭을 사용하여 핀(12) 내로 단차 절단부를 절단하여 홈(13)을 형성하는 것과, 핀(12)과 홈(13) 상에 전기 도금된 코팅(16)을 형성하는 것과, 제 1 톱 폭보다 좁은 제 2 톱 폭을 사용하여 상기 핀을 완전히 절단하여 싱귤레이션된 QFN 패키지를 제조하는 것을 포함한다. 각각의 QFN 패키지에는 절단 후에 노출된 각 핀(12)의 측면(122) 상에 단차 절단 구조체(17)가 형성된다. 따라서, 예로서, 하나의 QFN 패키지에 의해 취해진 QFN 패키지가 외부 회로 기판(100)에 개별적으로 솔더링되는 경우, 핀(12)의 단차 절단 구조체(17)는 핀(12)의 습윤성 측부면을 증가시키므로, 리플로우 솔더링 공정중 솔더(101)가 핀(12)의 저면(121)으로부터 측면(122)까지 보다 쉽게 융기하여, 핀(12)과 솔더(101) 사이의 접촉 표면적을 증가시킴으로써, QFN 패키지와 외부 회로 기판(100) 사이의 본딩 강도를 증가시킬 수 있고 본딩 상태를 육안으로 확인할 수 있다. 그러나, 핀(12)의 단차 절단 구조체(17)를 형성하기 위해서는, 패키징 후에 2 번의 절단이 이루어져야 하므로, 제조 시간이 증가될 뿐만 아니라 제조 비용도 증가된다.
따라서, 본 개시의 목적은 종래 기술의 결점 중 일부를 완화할 수 있는 예비성형된 리드 프레임을 제공하는 것이다. 예비성형된 리드 프레임 유닛으로부터 제조된 리드 프레임 패키지가 또한 제공된다.
본 개시의 일 실시형태에 따르면, 예비성형된 리드 프레임은 적어도 2 개의 리드 프레임 유닛과, 싱귤레이션 라인을 따라 연장되고 적어도 2 개의 리드 프레임 유닛 사이를 연결하는 적어도 하나의 연결 바아와, 상기 적어도 2 개의 리드 프레임 유닛 및 상기 적어도 하나의 연결 바아 위에 성형된 몰딩층을 포함한다. 몰딩층은 상부 표면, 상부 표면에 대향하는 하부 표면 및 하부 표면으로부터 상방으로 만입된 복수의 이격된 긴 홈을 갖는다.
적어도 2 개의 리드 프레임 유닛의 각각은 일열의 이격된 리드를 포함한다. 적어도 2 개의 리드 프레임 유닛 중 하나의 리드 프레임 유닛의 리드는 연결 바아를 통해 적어도 2 개의 리드 프레임 유닛 중 다른 하나의 리드 프레임 유닛의 리드에 각각 정렬 접속된다. 리드의 각각은 몰딩층의 상부 표면으로부터 노출된 와이어 접속 표면, 와이어 접속 표면에 대향하고 몰딩층의 하부 표면으로부터 노출된 홈형 표면, 및 상기 홈형 표면으로부터 상방으로 만입되고 상기 긴 홈들 중 하나 내에 노출된 홈형 솔더링 표면을 갖는다.
각각의 긴 홈은 싱귤레이션 라인을 통해 연장된다. 각각의 긴 홈은 서로 정렬 접속된 2 개의 리드의 홈형 표면과 각기 접경하는 2개의 대향하는 홈 단부를 갖는다. 각각의 긴 홈은 싱귤레이션 라인에 제 1 폭을 가지며, 대향하는 2 개의 홈 단부에 2 개의 제 2 폭을 갖는다. 제 1 폭은 제 2 폭보다 넓다.
본 개시의 다른 실시형태에 따르면, 리드 프레임 패키지는 몰딩층, 리드 프레임 유닛 및 칩 유닛을 포함한다.
몰딩층은 상부 표면, 상부 표면에 대향하는 하부 표면, 상부 표면 및 하부 표면을 상호 연결하는 측방 표면, 상부 표면으로부터 하부 표면으로 연장되는 프레임부, 및 프레임부 주위에 배치되고 상부 표면으로부터 하부 표면까지 연장되는 주변 프레임 섹션을 갖는다. 프레임부와 주변 프레임 섹션은 상부 표면 및 하부 표면의 각각을 공유한다.
리드 프레임 유닛은 몰딩층 내에 매립된 복수의 이격된 리드를 포함한다. 각 리드는 몰딩층의 상부 표면으로부터 노출된 와이어 접속 표면, 와이어 접속 표면에 대향하고 몰딩층의 하부 표면으로부터 노출된 홈형 표면, 몰딩층의 측방 표면으로부터 노출되고 와이어 접속 표면으로부터 하방으로 연장되는 측면, 상기 홈형 표면으로부터 상방으로 만입되고 측방으로 연장되어 상기 측면에 연결되는 홈형 솔더링 표면을 갖는다. 각각의 리드의 홈형 솔더링 표면은 상기 몰딩층과 협력하여 솔더 수용 홈을 한정한다. 솔더 수용 홈은 몰딩층의 측방 표면과 하부 표면의 접합 라인에서 측정된 제 1 폭과, 대응하는 리드의 홈형 표면과 홈형 솔더링 표면의 접합 라인의 라인에서 측정된 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 넓다.
칩 유닛은 몰딩층의 프레임부 상에 배치된 칩과, 칩과 리드 사이에 접속된 복수의 와이어를 포함한다.
본 개시의 다른 특징 및 이점은 하기의 첨부 도면을 참조한 실시형태에 대한 다음의 상세한 설명에서 명백해질 것이다.
도 1은 종래의 편평한 무-리드 패키지의 개략도이다.
도 2는 종래의 QFN 패키지를 제조하기 위한 연이은 단계를 도시하는 개략도이다.
도 3은 본 개시에 따른 리드 프레임 패키지의 실시형태의 상면 사시도이다.
도 4는 실시형태의 저면 사시도이다.
도 5는 도 3의 V-V 선을 따라 취한 단면도이다.
도 6은 본 개시에 따른 예비성형된 리드 프레임의 실시형태의 상면 사시도이다.
도 7a 내지 도 7e는 예비성형된 리드 프레임의 실시형태를 제조하기 위한 연이은 단계를 도시하는 개략도이다.
도 7f는 도 7e의 부분 확대도이다.
도 8은 전기 도금층을 추가로 갖는 예비성형된 리드 프레임의 실시형태의 단면도이다.
도 3 내지 도 5를 참조하면, 도 3은 본 개시에 따른 리드 프레임 패키지의 일 실시형태의 상면 사시도이고, 도 4는 실시형태의 저면 사시도이고, 도 5는 도 3의 V-V 선을 따라 취한 단면도이다.
이 실시형태는 몰딩층(2), 리드 프레임 유닛(3), 칩 유닛(4) 및 봉입층(5)을 포함한다.
몰딩층(2)은 전기 절연성 중합체로 만들어질 수도 있고, 상부 표면(23), 상부 표면(23)에 대향하는 하부 표면(24), 상부 및 하부 표면(23, 24)을 상호 연결하는 측방 표면(25), 상부 표면(23)으로부터 하부 표면(24)까지 연장되는 프레임부(21), 프레임부(21) 주위에 배치되고 상부 표면(23)으로부터 하부 표면(24)으로 연장되는 주변 프레임 섹션(22)을 갖는다. 프레임부(21)와 주변 프레임 섹션(22)은 상부 및 하부 표면(23, 24)의 각각을 공유한다.
리드 프레임 유닛(3)은, 서로 전기적으로 독립적이며 주변 프레임 섹션(22) 내에 매립되어 있는 복수의 이격된 리드(32)를 포함한다.
리드 프레임 패키지는 몰딩층(2)의 프레임부(21) 내에 매립된 다이 패드(31)를 더 포함한다. 다이 패드(31)는, 몰딩층(2)의 상부 표면(23)으로부터 노출되고 상부 표면(23)과 동일 평면에 있는 패드 상부 표면(311)과, 몰딩층(2)의 하부 표면(24)으로부터 노출되고 하부 표면(24)과 동일 평면에 있는 패드 하부 표면(312)를 갖는다. 본 실시형태에서, 다이 패드(31)는 리드 프레임 유닛(3)의 일부를 구성하고, 리드(32)는 다이 패드(31)로부터 이격된다. 다이 패드(31) 및 리드(32)는 동일한 전기 전도성 재료로 제조될 수도 있으며, 예는 구리 합금 또는 철-니켈 합금을 포함하지만 이에 제한되지 않는다.
각 리드(32)는, 몰딩층(2)의 상부 표면(23)으로부터 노출된 와이어 접속 표면(321), 와이어 접속 표면(321)에 대향하고 몰딩층(2)의 하부 표면(24)으로부터 노출된 홈형 표면(322), 몰딩층(2)의 측방 표면(25)으로부터 노출되고 와이어 접속 표면(321)으로부터 하향 연장되는 측면(323), 홈형 표면(322)으로부터 상방으로 만입되고 측방으로 연장되어 측면(323)과 연결되는 홈형 솔더링 표면(324)을 갖는다. 각각의 리드(32)의 홈형 솔더링 표면(324)은 몰딩층(2)과 협력하여 솔더 수용 홈(26)을 형성하고, 솔더 수용 홈(26)으로부터 노출된다. 솔더 수용 홈(26)은 측방 표면(25)으로부터 하부 표면(24)을 개별적으로 관통한다.
하나의 형태에서, 각 리드(32)의 와이어 접속 표면(321)은 몰딩층(2)의 상부 표면(23)과 동일 평면에 있다. 각각의 리드(32)의 홈형 표면(322)은 몰딩층(2)의 하부 표면(24)과 동일 평면에 있다. 각 리드(32)의 측면(323)은 몰딩층(2)의 측방 표면(25)과 동일 평면에 있다.
특히, 솔더 수용 홈(26)은 몰딩층(2)의 측방 표면(25)과 하부 표면(24)의 접합 라인에서 측정된 제 1 폭(D1), 및 대응하는 리드의 홈형 표면(322)과 홈형 솔더링 표면(324)의 접합 라인에서 측정된 제 2 폭(D2)을 갖는다. 제 1 폭(D1)은 제 2 폭(D2)보다 크다.
제 1 폭(D1)이 솔더링 구멍(26)의 최대 폭인 한, 솔더 수용 홈(26)은 홈형 솔더링 표면(324)으로부터 리드들(32) 중 한 리드의 측면(323)으로 연장되는, 사다리꼴, 반원형 또는 반 타원형인 단면을 가질 수도 있지만, 이제 한정되지 않는다. 이 실시형태에 있어서, 예로써, 솔더 수용 홈(26)의 단면은 사다리꼴이다.
몰딩층(2)은 복수의 단차 형성물(27)을 추가로 구비하며, 이 단차 형성물(27)의 각각은 주변 프레임 섹션(22)으로부터 리드(32)의 대응하는 솔더 수용 홈(26) 및 리드의 대응하는 홈형 솔더링 표면(324)으로부터 돌출된다. 각 단차 형성물(27)은 대응하는 리드(32)의 홈형 솔더링 표면(324)으로부터 측정된 두께를 가지며, 이 두께는 몰딩층(2)의 하부 표면(24)으로부터 측정된 리드(32)의 대응하는 솔더 수용 홈(26)의 최대 깊이의 절반보다 얇다.
칩 유닛(4)은 몰딩층(2)의 프레임부(21) 상에 배치된 칩(41), 및 칩(41)과 리드(32) 사이에 접속된 복수의 와이어(42)를 포함한다.
봉입층(5)은 칩 유닛(4)을 봉입하고, 투명할 수도 있는 전기 절연성 중합체로 만들어진다. 이 실시형태에 있어서, 예로서, 봉입층(5)은 투명 재료로 만들어진다.
본 개시에 따른 리드 프레임 패키지의 실시형태에 있어서, 각각의 솔더 수용 홈(26)의 제 1 폭(D1)이 솔더 수용 홈(26)의 최대 폭이기 때문에, 솔더링 후의 검사를 위한 가시 영역이 증가된다. 또한, 솔더 수용 홈(26)의 구성은 솔더의 응집력으로 인해 몰딩층(2)의 측방 표면(25)에 인접한 솔더의 일부가 반구형이 되게 하여 솔더링 상태의 육안 검사를 용이하게 한다. 또한 단차 형성물(27)의 각각은 솔더가 솔더 수용 홈(26) 내에서 융기하는 데 도움을 주는 대응하는 솔더 수용 홈(26)을 갖는 단차 절단 구조체(step cut structure)를 형성하여 측방 표면(25)에서 보다 잘 보이게 만든다.
다음에, 전술한 리드 프레임 패키지의 제조에 적용 가능한 예비성형된 리드 프레임(200A)의 실시형태가 도시된다. 리드 프레임 패키지는 칩의 본딩 및 패키징과 예비성형된 리드 프레임(200A)의 절단을 수행함으로써 제조된다.
도 6 및 도 7e를 참조하면, 예비성형된 리드 프레임(200A)의 실시형태는 몰딩층(2), 리드 프레임 유닛(3) 중 적어도 2 개, 및 적어도 하나의 싱귤레이션 라인(901)을 따라 연장되고 적어도 두 개의 리드 프레임 유닛(3)을 연결하는 적어도 하나의 연결 바아(connection bar)(33)를 포함한다. 본 실시형태에서, 예로써, 예비성형된 리드 프레임(200A)은 2개의 리드 프레임 유닛(3), 하나의 연결 바아(33), 및 리드 프레임 유닛(3)의 경계를 각각 규정하는 2개의 싱귤레이션 라인(901)을 포함한다.
몰딩층(2)이 2 개의 리드 프레임 유닛(3) 및 연결 바아(33)의 위로 성형되고, 하부 표면(24)으로부터 상방으로 만입된 복수의 이격된 긴 홈(26A)과 복수의 단차 형성물(27)을 갖는다. 각각의 긴 홈(26A)은 2 개의 싱귤레이션 라인(901)을 통해 연장되고, 서로 정렬 접속된 2개의 리드(32)의 홈형 표면들(322)과 각각 접경된 2 개의 대향하는 홈 단부(261)를 갖는다. 각각의 긴 홈(26A)은, 긴 홈(26A)이 통과해서 연장되는 2 개의 싱귤레이션 라인(901)을 따라 제 1 폭(D1)을 가지며 2 개의 대향하는 홈 단부(261)에서 2 개의 제 2 폭(D2)을 갖는다. 제 1 폭(D1)은 제 2 폭(26A)보다 크고 긴 홈(26A)의 최대 폭이다.
각 단차 형성물(27)은 몰딩층(2)으로부터 긴 홈(26A) 중 하나 내로 돌출한다. 각 단차 형성물(27)은, 몰딩층(2)의 하부 표면(24)으로부터 측정된 대응하는 긴 홈(26A)의 최대 깊이의 절반보다 얇은 두께를 갖는다. 각 단차 형성물(27)의 두께는 대응하는 긴 홈(26A)의 깊이의 방향을 따라 측정된다.
2 개의 리드 프레임 유닛(3)의 각각은 이격된 리드(32)의 열을 포함한다. 2 개의 리드 프레임 유닛(3) 각각의 리드(32)는 연결 바아(33)를 거쳐서 다른 하나의 리드 프레임 유닛(3)의 리드(32)에 각기 정렬 연결된다. 각각의 리드(32)는 몰딩층(2)의 상부 표면(23)으로부터 노출된 와이어 접속 표면(321)과; 와이어 접속 표면에 대향하고 몰딩층(2)의 하부 표면(24)으로부터 노출된 홈형 표면(322)과; 홈형 표면(322)으로부터 상방으로 만입되며 협동하여 몰딩층(2)과 함께 긴 홈(26A)을 형성하고 긴 홈(26A) 내에 노출된 홈형 솔더링 표면(324)를 갖는다.
하나의 형태에 있어서, 각각의 리드(32)의 와이어 접속 표면(321)은 몰딩층(2)의 상부 표면(23)과 동일 평면에 있다. 각각의 리드(32)의 홈형 표면(322)은 몰딩층(2)의 하부 표면(24)과 동일 평면에 있다.
예비성형된 리드 프레임(200A)은 또한 2 개의 다이 패드(31)를 포함한다. 각각의 다이 패드(31)는 몰딩층(2)의 각각의 프레임부(21) 내에 매립된다. 각각의 다이 패드(31)는 몰딩층(2)의 상부 표면(23)으로부터 노출되고 몰딩층(2)의 상부 표면(23)과 동일 평면에 있는 패드 상부 표면(311)과, 몰딩층(2)의 하부 표면(24)으로부터 노출되고 몰딩층(2)의 하부 표면(24)과 동일 평면에 있는 패드 하부 표면(312)를 갖는다.
구체적으로, 예비성형된 리드 프레임(200A)은 에칭 및 예비성형을 사용하여 제조된다.
도 7a를 참조하면, 예비성형된 리드 프레임(200A)의 제조는 구리 합금 또는 철-니켈 합금으로 제조될 수도 있는 전기 전도성 기판(900)을 제공하는 것으로 시작한다. 2 개의 싱귤레이션 라인(901)이 몰딩층(2)의 주변 프레임 섹션(22)을 관통하여 각각 연장된다. 이어서, 기판(900) 상에서 에칭이 수행된다. 도 7b 및 도 7c를 참조하면, 에칭을 이용하여 기판(900)의 불필요한 부분을 제거한다. 에칭으로부터, 다이 패드(31)가 기판(900) 상에 예비성형되고, 기판(900)의 전방 표면 및 후방 표면 상에 복수의 제 1 리드 형성부(32A) 및 복수의 제 2 리드 형성부(32B)가 각각 형성된다. 제 1 리드 형성부(32A) 및 제 2 리드 형성부(32B)는 2개의 싱귤레이션 라인(901)을 관통해 연장한다. 특히, 각각의 제 1 리드 형성부(32A) 및 제 2 리드 형성부(32B)는 하나의 리드 프레임 유닛(3)의 전방 및 후방 표면으로부터 연결 바아(33)를 가로질러 나머지 하나의 리드 프레임 유닛(3)까지 각기 연장되며, 위치에 있어서 서로 대응한다. 제 1 리드 형성부(32A) 각각은 2 개의 싱귤레이션 라인(901)과 각각의 제 1 리드 형성부(32A)의 교차점에 각각 위치된 2 개의 네크부(325)를 갖는다. 각 네크부(325)는 대응하는 제 1 리드 형성부(32A)의 최소폭인 폭을 갖는다. 제 2 리드 형성부(32B)의 각각은 2 개의 싱귤레이션 라인(901)을 따라 제 1 폭(D1)을 갖고 다이 패드(31)에 근접한 제 2 폭(D2)을 갖는다. 제 1 폭(D1)은 제 2 폭(D2)보다 크며, 제 2 리드 형성부(32B)의 최대 폭이다. 제 2 리드 형성부(32B)는 제 1 리드 형성부(32A)의 네크부들(325) 사이에서 노출된다.
도 7d를 참조하면, 에칭 공정을 거친 기판(900)을 금형(미도시) 내에 끼운 다음 성형 재료를 금형 내로 주입하며, 에칭 후 기판(900)에 형성된 공간을 채운다. 성형 재료는 에폭시 수지와 같은 전기 절연성 패키징 재료일 수도 있다. 성형 재료는 응고되어 몰딩층(2)을 형성함으로써 반완성 제품을 얻는다. 도 7d는 반완성 제품의 배면을 도시한다.
그리고, 반완성 제품의 배면에 에칭을 실시한다. 도 6, 도 7e 및 도 7f를 참조하면, 도 7e는 에칭 후 예비성형된 리드 프레임(200A)의 배면도를 도시하고, 도 7d는 도 7e의 부분 확대도이며, 도 6은 도 7e의 정면도이다.
제 2 리드 형성부(32B)의 일부를 에칭에 의해 제거하여 제 1 리드 형성부(32A)를 노출시켜서, 긴 홈(26A), 및 긴 홈(26A) 내에 배치된 단차 형성물(27)을 형성한다. 그 때 도 7e에 도시된 예비성형된 리드 프레임(200A)이 얻어진다. 특히, 에칭 후에 제 1 및 제 2 리드 형성부(32A, 32B)의 잔여부 전부는 협동하여 리드(32)를 형성하고, 긴 홈(26A)으로부터 노출된 제 1 리드 형성부(32A)의 부분들이 각각 홈형 솔더링 표면(324)을 형성한다.
도 6을 참조하면, 예비성형된 리드 프레임(200A)은 그 때 칩(41)의 본딩, 와이어 본딩 및 패키징을 수행하기 위해 사용될 수 있고, 도 6에 도시된 싱귤레이션 라인(901)을 따라 절단되어 도 3에 도시된 리드 프레임 패키지를 얻을 수 있다.
예비성형된 리드 프레임(200A)의 제 2 리드 형성부(32B)는 2 개의 싱귤레이션 라인(901)을 따라 최대 폭을 갖기 때문에, 에칭 후에 형성된 긴 홈(26A)은 또한 2 개의 싱귤레이션 라인(901)을 따라 최대 폭을 가질 것이다. 따라서, 싱귤레이션 라인(901)을 따라 절단이 수행된 후, 긴 홈(26A)으로부터 형성된 솔더 수용 홈(26)은 절단되는 곳에 최대 폭(제 1 폭(D1))을 가져서, 리드 프레임 패키지의 측부에 최대 시야각을 갖는 솔더 수용 홈(26)을 형성한다.
일부 실시형태에 있어서, 상이한 요구조건에 따라, 솔더 수용 홈(26)은 단차 형성물(27)을 수용하지 않을 수도 있다. 이 경우, 제 1 리드 형성부(32A)는 네크부(325)를 가지지 않을 것이고, 그 대신 제 2 리드 형성부(32B)와 동일 형상을 가져서, 제 1 및 제 2 리드 형성부(32A, 32B)와 싱귤레이션 라인(901 및 902)의 교차점에서 제 1 및 제 2 리드 형성부(32A 및 32B)의 폭이 제 1 및 제 2 리드 형성부(32A 및 32B)의 최대 폭인 한, 에칭시에 제 1 및 제 2 리드 형성부(32A, 32B)가 동시에 형성될 수 있도록 한다.
또한, 리드 프레임 패키지가 보다 작은 치수를 갖거나 방열성이 중요하지 않은 경우에는, 몰딩층(2)의 프레임부(21)를 다이 패드(31)로서의 역할을 할 수도 있고, 칩(41)을 프레임부 위에 직접 배치할 수도 있다.
도 8을 참조하면, 일부 실시형태에 있어서, 패키지 공정 전에 하나 이상의 전기 도금층(6)이 추가로 형성될 수도 있도록, 도 7e에 도시된 예비성형된 리드 프레임(200A)을 형성한 후에 전기 도금 공정이 추가로 수행될 수도 있다. 도 8은 예로서 하나의 전기 도금층(6)을 도시한다. 전기 도금층(6)은 리드(32) 및 다이 패드(31)와 상이한 재료로 제조될 수도 있다. 전기 도금층(6)은 금속, 예를 들어 니켈, 팔라듐, 은 또는 금, 또는 이들의 합금으로 제조될 수 있다. 전기 도금층(6)은 솔더와 리드(32) 사이의 습윤성을 향상시킬 수 있어서, 솔더가 홈형 솔더링 표면(324)상에서 보다 쉽게 융기할 수 있으므로, 예비성형된 리드 프레임(200A)과 후속 패키징에서 사용되는 전기 절연성 중합체와의 접속 및 와이어(42)와의 접속이 증가된다.
전술한 바에 비추어, 예비성형된 리드 프레임(200A)이 예비성형된 긴 홈(26A)과 긴 홈(26A) 내에 형성된 단차 형성물(27)로 형성되고, 예비성형된 긴 홈(26A)이 2 개의 싱귤레이션 라인(901)을 따라 최대 폭을 갖는, 예비성형된 리드 프레임(200A)의 구조적 설계로 인해, 예비성형된 리드 프레임(200A)은 최대 시야각을 갖는 긴 홈(26A)을 갖는다. 또한, 예비성형된 리드 프레임(200A)을 절단하여 형성된 리드 프레임 패키지는 그것이 절단되는 곳에, 즉 대응하는 싱귤레이션 라인(901)을 따라 최대 폭을 갖는 솔더 수용 홈(26)을 갖는다. 각각의 솔더 수용 홈(26)은 단차 형성물(27)을 갖는 단차 절단 구조체를 형성할 수 있고, 대응하는 리드(32)의 표면이 노출될 수 있게 하며, 몰딩층(2)의 측방 표면(25)과 하부 표면(24) 사이의 접촉부에서 최대 폭을 갖는다. 따라서, 후속 솔더링 검사를 위해 가시 영역이 증가될 뿐만 아니라, 단차 절단 구조체가 솔더의 리플로우를 조장하여 솔더가 솔더 수용 홈(26)으로부터 융기해서 측방 표면(25) 상에 보다 많이 노출되므로, 단차 절단 구조체를 사용하여 감시의 용이성이 개선된다.
전술한 기술에 있어서는, 설명의 목적으로, 실시형태의 완전한 이해를 제공하기 위해 수많은 특정 상세를 기술하였다. 그러나, 당업자에게는, 이들 특정 상세의 일부가 없이, 하나 이상의 다른 실시형태가 실시될 수도 있다는 것이 명백할 것이다. 또한, 본 명세서에서 "하나의 실시형태", "일 실시형태", 서수로 표시된 실시형태 등을 언급하는 것은, 특정 특성, 구조 또는 특징이 본 개시의 실시에 포함될 수도 있다는 것으로 이해하여야 한다. 추가로, 전술한 기술에 있어서, 각종 특성은 개시를 능률화할 목적으로 그리고 각종 발명적 양상의 이해에 도움을 줄 목적으로 단일 실시형태, 도면 또는 그의 설명에서 때로 함께 그룹화되는 것과, 본 개시를 실시할 때, 적절하다면, 일 실시형태로부터의 하나 이상의 특성 또는 특정 상세가 다른 실시형태로부터의 하나 이상의 특성 또는 특정 상세와 함께 실시될 수도 있다는 것을 이해하여야 한다.
예시적인 실시형태들로 간주되는 것과 관련하여 본 개시를 설명하였지만, 본 개시은 개시된 실시형태들에 한정되지 않으며, 모든 그러한 변경예 및 균등 구조를 포함하도록 가장 넓은 해석 정신 및 범위 내에서 다양한 구조를 포괄할 의도임을 이해하여야 한다.

Claims (17)

  1. 예비성형된 리드 프레임에 있어서,
    적어도 2 개의 리드 프레임 유닛과;
    싱귤레이션 라인을 따라 연장되고 상기 적어도 2 개의 리드 프레임 유닛들 사이를 연결하는 적어도 하나의 연결 바아;
    상기 적어도 2 개의 리드 프레임 유닛 및 상기 적어도 하나의 연결 바아 위에 성형되고, 상부 표면, 상기 상부 표면에 대향하는 하부 표면, 및 상기 하부 표면으로부터 상방으로 만입된 복수의 이격된 긴 홈을 갖는 몰딩층을 포함하고;
    상기 적어도 2 개의 리드 프레임 유닛의 각각은 일 열의 이격된 리드를 포함하고, 상기 적어도 2 개의 리드 프레임 유닛 중 하나의 리드 프레임 유닛의 리드들은 상기 연결 바아를 통해 상기 적어도 2 개의 리드 프레임 유닛 중 다른 하나의 리드 프레임 유닛의 리드들에 각각 정렬되고, 상기 리드의 각각은 상기 몰딩층의 상부 표면으로부터 노출된 와이어 접속 표면, 상기 와이어 접속 표면에 대향하고 상기 몰딩층의 하부 표면으로부터 노출된 홈형 표면, 및 상기 홈형 표면으로부터 상방으로 만입되고 상기 긴 홈들 중 하나의 홈 내에 노출되는 홈형 솔더링 표면을 가지며;
    상기 긴 홈의 각각은 싱귤레이션 라인을 통해 연장되고, 서로 정렬 접속된 두개의 리드의 홈형 표면과 각기 접경된 2개의 대향하는 홈 단부를 가지며, 상기 긴 홈의 각각은 상기 싱귤레이션 라인에 제 1 폭을 갖고, 상기 2 개의 대향하는 홈 단부에 2 개의 제 2 폭을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 넓은
    예비성형된 리드 프레임.
  2. 제 1 항에 있어서,
    각각의 상기 리드의 와이어 접속 표면은 상기 몰딩층의 상부 표면과 동일 평면에 있고, 각각의 상기 리드의 홈형 표면은 상기 몰딩층의 하부 표면과 동일 평면에 있는
    예비성형된 리드 프레임.
  3. 제 1 항에 있어서,
    상기 몰딩층은 복수의 단차 형성물을 더 포함하며, 상기 단차 형성물의 각각은 상기 몰딩층으로부터 상기 긴 홈들 중 하나 내로 돌출하는
    예비성형된 리드 프레임.
  4. 제 3 항에 있어서,
    상기 단차 형성물의 각각은 상기 몰딩층의 하부 표면으로부터 측정된 대응하는 긴 홈의 최대 깊이의 절반보다 얇은 두께를 가지며, 각 단차 형성물의 두께는 대응하는 긴 홈의 깊이의 방향을 따라 측정되는
    예비성형된 리드 프레임.
  5. 제 1 항에 있어서,
    상기 몰딩층 내에 매립된 복수의 다이 패드를 더 포함하고, 상기 다이 패드 각각은, 상기 몰딩층의 상부 표면으로부터 노출되고 상기 몰딩층의 상부 표면과 동일 평면에 있는 패드 상부 표면, 및 상기 몰딩층의 하부 표면으로부터 노출되고 상기 몰딩층의 하부 표면과 동일 평면에 있는 패드 하부 표면을 갖는
    예비성형된 리드 프레임.
  6. 제 5 항에 있어서,
    각각의 상기 리드의 와이어 접속 표면, 홈형 표면 및 홈형 솔더링 표면 상에 형성되고 각각의 상기 다이 패드의 패드 상부 표면과 패드 하부 표면 상에 형성된 전기 도금층을 더 포함하는
    예비성형된 리드 프레임.
  7. 제 6 항에 있어서,
    상기 전기 도금층은 상기 리드와 상이한 재료로 제조되는
    예비성형된 리드 프레임.
  8. 제 7 항에 있어서,
    상기 전기 도금층은 상기 다이 패드의 재료와 다른 재료로 제조되는
    예비성형된 리드 프레임.
  9. 리드 프레임 패키지에 있어서,
    상부 표면, 상기 상부 표면에 대향하는 하부 표면, 상기 상부 표면과 하부 표면을 상호 연결하는 측방 표면, 상기 상부 표면으로부터 상기 하부 표면까지 연장되는 프레임부, 및 상기 프레임부 주위에 배치되고 상기 상부 표면으로부터 상기 하부 표면까지 연장된 주변 프레임 섹션을 구비하고, 상기 프레임부와 상기 주변 프레임 섹션은 상기 상부 표면과 하부 표면의 각각을 공유하는, 몰딩층과;
    상기 몰딩층 내에 매립된 복수의 이격된 리드를 포함하는 리드 프레임 유닛으로서, 상기 리드들의 각각은 상기 몰딩층의 상부 표면으로부터 노출된 와이어 접속 표면과, 상기 와이어 접속 표면에 대향하며 상기 상기 몰딩층의 하부 표면으로부터 노출된 홈형 표면과, 상기 몰딩층의 측방 표면으로부터 노출되며 상기 와이어 접속 표면으로부터 하방으로 연장되는 측면과, 상기 홈형 표면으로부터 상방으로 만입되고 측방으로 연장되어 상기 측면에 연결되는 홈형 솔더링 표면을 가지며, 각 리드의 홈형 솔더링 표면은 상기 몰딩층과 협동하여 솔더 수용 홈을 규정하고, 상기 솔더 수용 홈은 몰딩층의 측방 표면과 하부 표면의 접합 라인에서 측정된 제 1 폭과, 대응하는 리드의 상기 홈형 표면과 상기 홈형 솔더링 표면의 접합 라인에서 측정된 제 2 을 가지며, 상기 제 1 폭은 상기 제 2 폭보다 넓은, 상기 리드 프레임 유닛과;
    상기 몰딩층의 상기 프레임부 상에 배치된 칩, 및 상기 칩과 상기 리드 사이에 접속된 복수의 와이어를 포함하는 칩 유닛을 포함하는
    리드 프레임 패키지.
  10. 제 9 항에 있어서,
    상기 리드들 각각의 와이어 접속 표면은 상기 몰딩층의 상부 표면과 동일 평면에 있고, 상기 리드들 각각의 홈형 표면은 상기 몰딩층의 하부 표면과 동일 평면에 있고, 상기 리드의 각각의 측면은 상기 몰딩층의 측방 표면과 동일 평면에 있는
    리드 프레임 패키지.
  11. 제 9 항에 있어서,
    상기 몰딩층은 복수의 단차 형성물을 더 포함하고, 상기 단차 형성물의 각각은 상기 주변 프레임 섹션으로부터 상기 리드의 대응하는 솔더 수용 홈 내로 및 상기 리드의 대응하는 홈형 솔더링 표면 상으로 돌출하는
    리드 프레임 패키지.
  12. 제 11 항에 있어서,
    상기 단차 형성물의 각각은 대응하는 리드의 홈형 솔더링 표면으로부터 측정된 두께를 가지며, 상기 두께는 상기 몰딩층의 하부 표면으로부터 측정된 상기 리드의 대응하는 솔더 수용 홈의 최대 깊이의 절반보다 얇은
    리드 프레임 패키지.
  13. 제 9 항에 있어서,
    상기 프레임부 내에 매립된 다이 패드를 더 포함하고, 상기 다이 패드는 상기 몰딩층의 상부 표면으로부터 노출되고 상기 몰딩층의 상부 표면과 동일 평면에 있는 패드 상부 표면, 및 상기 몰딩층의 하부 표면으로부터 노출되고 상기 몰딩층의 하부 표면과 동일 평면에 있는 패드 하부 표면을 갖는
    리드 프레임 패키지.
  14. 제 13 항에 있어서,
    각각의 상기 리드의 와이어 접속 표면, 홈형 표면 및 홈형 솔더링 표면 상에 형성되고 상기 다이 패드의 패드 상부 표면과 패드 하부 표면 상에 형성된 전기 도금층을 더 포함하는
    리드 프레임 패키지.
  15. 제 14 항에 있어서,
    상기 전기 도금층은 상기 리드와 상이한 재료로 제조되는
    리드 프레임 패키지.
  16. 제 14 항에 있어서,
    상기 전기 도금층은 상기 다이 패드의 재료와 상이한 재료로 제조되는
    리드 프레임 패키지.
  17. 제 9 항에 있어서,
    상기 칩 유닛을 봉입하는 봉입층을 더 포함하는
    리드 프레임 패키지.
KR2020180004399U 2018-05-04 2018-09-20 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지 KR200492009Y1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW107205847U TWM566910U (zh) 2018-05-04 2018-05-04 具有最大可視角之吃錫凹槽的預成型導線架及其封裝元件
TW107205847 2018-05-04

Publications (2)

Publication Number Publication Date
KR20190002931U KR20190002931U (ko) 2019-11-27
KR200492009Y1 true KR200492009Y1 (ko) 2020-07-17

Family

ID=64268613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2020180004399U KR200492009Y1 (ko) 2018-05-04 2018-09-20 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지

Country Status (4)

Country Link
US (1) US20190341338A1 (ko)
JP (1) JP3218933U (ko)
KR (1) KR200492009Y1 (ko)
TW (1) TWM566910U (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
JP6733940B1 (ja) * 2019-03-22 2020-08-05 大口マテリアル株式会社 リードフレーム
US11244881B2 (en) * 2019-09-30 2022-02-08 Texas Instruments Incorporated Package terminal cavities
CN112652583A (zh) * 2019-10-10 2021-04-13 珠海格力电器股份有限公司 一种封装器件及其生产方法
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077278A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150076675A1 (en) * 2013-09-16 2015-03-19 Stmicroelectronics, Inc. Leadframe package with wettable sides and method of manufacturing same
CN104685615B (zh) * 2014-03-27 2018-12-21 瑞萨电子株式会社 半导体器件的制造方法及半导体器件
TWM523189U (zh) * 2016-03-14 2016-06-01 Chang Wah Technology Co Ltd 導線架預成形體及導線架封裝結構
US10128171B1 (en) * 2016-03-25 2018-11-13 Marvell International Ltd. Leadframe with improved half-etch layout to reduce defects caused during singulation
US20180122731A1 (en) * 2016-11-02 2018-05-03 Texas Instruments Incorporated Plated ditch pre-mold lead frame, semiconductor package, and method of making same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077278A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP3218933U (ja) 2018-11-15
KR20190002931U (ko) 2019-11-27
US20190341338A1 (en) 2019-11-07
TWM566910U (zh) 2018-09-11

Similar Documents

Publication Publication Date Title
KR200492009Y1 (ko) 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지
JP7228063B2 (ja) 半導体装置
US9171761B2 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
US7410835B2 (en) Method for fabricating semiconductor package with short-prevented lead frame
US11342252B2 (en) Leadframe leads having fully plated end faces
US20100270665A1 (en) Leadframe
CN105261605B (zh) 引线框架、半导体装置以及引线框架的制造方法
US9184118B2 (en) Micro lead frame structure having reinforcing portions and method
JP2015072947A (ja) 半導体装置及びその製造方法
KR20180003042U (ko) 리드 프레임 디바이스
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
US10707154B2 (en) Semiconductor device and method for manufacturing the same
US10217699B2 (en) Preformed lead frame
CN209896054U (zh) 引线框、引线框阵列及封装结构
US10937728B2 (en) Preformed lead frame and lead frame package made from the same
US8829685B2 (en) Circuit device having funnel shaped lead and method for manufacturing the same
CN210467806U (zh) 具有外凸微型引脚的半导体封装组件
US20210098358A1 (en) Semiconductor package
CN113380632A (zh) 半导体封装器件及其制备方法
JP5895033B2 (ja) 電子デバイスの製造方法
JP5534559B2 (ja) モールドパッケージの製造方法
CN108962862B (zh) 具有线路的导线框架制作方法及其结构
JP2017108191A (ja) 半導体装置
TWM552187U (zh) 具線路之導線架結構
JP4747188B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right