TWI775747B - 半導體裝置之製造方法及半導體裝置 - Google Patents
半導體裝置之製造方法及半導體裝置 Download PDFInfo
- Publication number
- TWI775747B TWI775747B TW106112843A TW106112843A TWI775747B TW I775747 B TWI775747 B TW I775747B TW 106112843 A TW106112843 A TW 106112843A TW 106112843 A TW106112843 A TW 106112843A TW I775747 B TWI775747 B TW I775747B
- Authority
- TW
- Taiwan
- Prior art keywords
- lead
- semiconductor device
- leads
- thinner
- thicker
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/485—Adaptation of interconnections, e.g. engineering charges, repair techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
- H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/43—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
- H01L2224/49173—Radial fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85203—Thermocompression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
- H01L2224/85207—Thermosonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Wire Bonding (AREA)
- Bipolar Transistors (AREA)
Abstract
本發明令半導體裝置的可靠度提高。藉由在形成將晶片襯墊、搭載在晶片襯墊上的半導體晶片、複數條引線以及將半導體晶片的複數個襯墊電極與複數條引線分別電連接的複數條導線封裝的樹脂封裝部之後,將樹脂封裝部與複數條引線用旋轉刀刃切斷,以製造出半導體裝置PKG。在半導體裝置PKG中,引線LD1、LD2的各自的至少一部分從封裝部MR的底面MRb露出,引線LD1、LD2的切斷面(亦即端面TM1、TM2),從樹脂封裝部的切斷面(亦即封裝部MR的側面)露出。引線LD1的端面TM1的底邊KH1與封裝部MR的頂面MRa之間的距離,比其相鄰的引線LD2的端面TM2的頂邊JH2與封裝部MR的頂面MRa之間的距離更小。
Description
本發明係關於一種半導體裝置的製造方法以及半導體裝置,其適合應用於例如使用了引線框架的樹脂封裝型的半導體裝置的製造方法以及半導體裝置。
在引線框架的晶片襯墊上搭載半導體晶片,將半導體晶片的複數個襯墊電極與引線框架的複數條引線透過複數條導線電連接,並將該等構件用樹脂封裝,藉此便可製造出半導體封裝件態樣的半導體裝置。
於日本特開2003-23134號公報(專利文獻1)、日本特開2008-113021號公報(專利文獻2)以及日本特開2005-57067號公報(專利文獻3),記載了關於使用了引線框架的樹脂封裝型的半導體裝置的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2003-23134號公報 [專利文獻2] 日本特開2008-113021號公報 [專利文獻3] 日本特開2005-57067號公報
[發明所欲解決的問題] 在使用了引線框架的樹脂封裝型的半導體裝置中,亦期望令可靠度提高。或是,期望縮小半導體裝置所具備之引線的間隔。或者,期望令可靠度提高,且縮小半導體裝置所具備之引線的間隔。
其他的問題與新穎性特徴,根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置的製造方法,具有:(a)準備具有晶片搭載部與複數條引線的引線框架的步驟;(b)將半導體晶片搭載在該晶片搭載部上的步驟;以及(c)在該(b)步驟之後,將該半導體晶片的複數個襯墊電極與該複數條引線透過複數條導線分別電連接的步驟。該半導體裝置的製造方法,更包含:(d)在該(c)步驟之後,形成將該半導體晶片、該複數條導線、該晶片搭載部以及該複數條引線封裝的樹脂封裝部的步驟;以及(e)在該(d)步驟之後,將該樹脂封裝部以及該複數條引線用旋轉刀刃切斷的步驟。在該(d)步驟中,該複數條引線的各自的至少一部分,從該樹脂封裝部的底面露出,在該(e)步驟中,該旋轉刀刃所形成之該複數條引線的各自的切斷面,從該旋轉刀刃所形成之該樹脂封裝部的切斷面露出。該複數條引線,具有第1引線與位於該第1引線的旁邊的第2引線。該旋轉刀刃所形成之該第1引線的該切斷面的底邊與該樹脂封裝部的頂面之間的距離,比該旋轉刀刃所形成之該第2引線的該切斷面的頂邊與該樹脂封裝部的頂面之間的距離更小。
另外,本發明一實施態樣之半導體裝置,具有:晶片搭載部;搭載在該晶片搭載部上的半導體晶片;複數條引線;將該半導體晶片的複數個襯墊電極與該複數條引線分別電連接的複數條導線;以及將該等構件封裝的樹脂封裝部。該複數條引線的各自的至少一部分,從該樹脂封裝部的底面露出。該複數條引線,具有第1引線與位於該第1引線的旁邊的第2引線,該第1引線的第1端面與該第2引線的第2端面,從該樹脂封裝部的第1側面露出。在該第1引線的該第1端面以及該第2引線的該第2端面,朝分別與該樹脂封裝部的底面以及該第1側面平行的方向產生了金屬毛邊。在側視的情況下,該第1引線的該第1端面的底邊與該樹脂封裝部的頂面之間的距離,比該第2引線的該第2端面的頂邊與該樹脂封裝部的頂面之間的距離更小。 [發明的功效]
若根據本發明一實施態樣,便可令半導體裝置的可靠度提高。
或是,可縮小半導體裝置所具備之引線的間隔。
或者,可令半導體裝置的可靠度提高,且縮小半導體裝置所具備之引線的間隔。
在以下的實施態樣中,於便宜作法上有其必要時,會分割成複數個段落或實施態樣進行説明,惟除了特別明示的情況之外,該等內容並非互無相關,而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外,在以下的實施態樣中,當提及要件的數目等(包含個數、數値、數量、範圍等)時,除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外,並非僅限於該特定的數目,在特定的數目以上或以下均可。再者,在以下的實施態樣中,其構成要件(亦包含要件步驟等),除了特別明示的情況以及認為在原理上明顯為必須的情況等之外,並非一定為必要構件,自不待言。同樣地,在以下的實施態樣中,當提及構成要件等的形狀、位置關係等時,除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外,亦包含實質上與該形狀等近似或類似的態樣等。此點,針對上述數值以及範圍也是同樣。
以下,係根據圖式詳細説明實施態樣。另外,在用來說明實施態樣的全部圖式中,對具有相同功能的構件會附上相同的符號,其重複説明省略。另外,在以下的實施態樣中,除了特別有其必要時以外,相同或同樣的部分的説明原則上不重複。
另外,在實施態樣所使用的圖式中,即使是剖面圖,為了令圖式更容易檢視,有時也會省略影線。另外,即使是俯視圖,為了令圖式更容易檢視,有時也會附上影線。
(實施態樣) 參照圖式説明本發明一實施態樣之半導體裝置。
<關於半導體裝置(半導體封裝件)的構造> 圖1,係本發明一實施態樣之半導體裝置PKG的俯視圖;圖2,係半導體裝置PKG的仰視圖(背面圖);圖3~圖5,係半導體裝置PKG的平面透視圖;圖6~圖8,係半導體裝置PKG的剖面圖;圖9,係半導體裝置PKG的側視圖;圖10,係將圖9的一部分放大的部分放大側視圖。另外,圖11,亦為半導體裝置PKG的平面透視圖。
於圖3,顯示出透視封裝部MR時的半導體裝置PKG的頂面側的平面透視圖。另外,於圖4,顯示出在圖3中更進一步透視導線BW時的半導體裝置PKG的頂面側的平面透視圖。另外,圖5,顯示出在圖4中更進一步透視半導體晶片CP時的半導體裝置PKG的頂面側的平面透視圖。另外,在圖1以及圖3的A-A線的位置的半導體裝置PKG的剖面,與圖6對應,在圖1以及圖3的B-B線的位置的半導體裝置PKG的剖面,與圖7對應,在圖1以及圖3的C-C線的位置的半導體裝置PKG的剖面,與圖8對應。另外,圖9,顯示出封裝部MR的側面MRc1側的側視圖,惟封裝部MR的側面MRc2側的側視圖、封裝部MR的側面MRc3側的側視圖,以及封裝部MR的側面MRc4側的側視圖,均與圖9同樣。另外,在圖9中虛線所包圍之區域RG1的放大圖,顯示於圖10。另外,圖11,與圖5同樣顯示出平面透視圖,且以可辨別引線LD1、LD2、晶片襯墊DP以及懸吊引線TL的厚度的區域的方式,附上影線。
圖1~圖11所示之本實施態樣的半導體裝置(半導體封裝件)PKG,係樹脂封裝型且係平面安裝型的半導體封裝件態樣的半導體裝置,在此係QFN(Quad Flat Non-leaded package,四側無引腳扁平封裝件)態樣的半導體裝置。以下,一邊參照圖1~圖11,一邊針對半導體裝置PKG的構造進行説明。
圖1~圖11所示之本實施態樣的半導體裝置PKG,具有:半導體晶片CP、搭載半導體晶片CP的晶片襯墊(晶片搭載部、墊片)DP、由導電體所形成的複數條引線LD、將半導體晶片CP的複數個襯墊電極PD與複數條引線LD電連接的複數條導線BW,以及將該等構件封裝的封裝部(樹脂封裝部、封裝體)MR。
作為樹脂封裝部(樹脂封裝體)的封裝部MR,係由例如熱硬化性樹脂材料等的樹脂材料等所構成,亦可包含填料等。例如,可使用包含填料在內的環氧樹脂等形成封裝部MR。除了環氧系的樹脂以外,基於低應力化等的理由,亦可使用添加了例如酚系硬化劑、矽氧橡膠以及填料等的聯苯系的熱硬化性樹脂,作為封裝部MR的材料。
封裝部MR,具有:一側的主面,亦即頂面(表面)MRa;頂面MRa的相反側的主面,亦即底面(背面)MRb;還有與頂面MRa以及底面MRb交叉的複數個側面MRc1、MRc2、MRc3、MRc4。亦即,封裝部MR的外觀,形成被頂面MRa、底面MRb以及複數個側面MRc1、MRc2、MRc3、MRc4所包圍的薄板狀。複數個側面MRc1、MRc2、MRc3、MRc4,位在頂面MRa與底面MRb之間。
封裝部MR的頂面MRa以及底面MRb的平面形狀,為矩形(長方形)形狀。因此,封裝部MR的平面形狀,亦為矩形形狀,是故,封裝部MR,具有4個側面MRc1、MRc2、MRc3、MRc4。在封裝部MR的側面MRc1、MRc2、MRc3、MRc4之中,側面MRc1與側面MRc3彼此位於相反側,側面MRc2與側面MRc4彼此位於相反側,側面MRc1與側面MRc2、MRc4互相交叉,側面MRc3與側面MRc2、MRc4互相交叉。
封裝部MR的側面MRc1、MRc2、MRc3、MRc4,係由將後述的封裝部MR1以後述的切割刀BRD(旋轉刀刃)切斷的切斷面(封裝部MR1的切斷面)所形成。因此,切斷面,亦即封裝部MR的側面MRc1、MRc2、MRc3、MRc4,分別相對於封裝部MR的底面MRb以及頂面MRa呈大略垂直。亦即,封裝部MR的底面MRb與各側面MRc1、MRc2、MRc3、MRc4所形成之角度約為90°,另外,封裝部MR的頂面MRa與各側面MRc1、MRc2、MRc3、MRc4所形成之角度亦約為90°。另外,於封裝部MR的頂面MRa,亦可形成產品編號等的識別標誌。
複數條引線(引線部)LD,係由導電體所構成,宜由銅(Cu)或銅合金等的金屬材料所構成。複數條引線LD,被封裝在封裝部MR內。然而,各引線LD,至少一部分從封裝部MR的底面MRb露出。另外,各引線LD,其晶片襯墊DP側的端面(端部)的相反側的端面(端部、切斷面)TM,從封裝部MR的其中任一側面(MRc1、MRc2、MRc3、MRc4的其中任一面)露出。各引線LD中的從封裝部MR的底面MRb露出的露出面(露出部),發揮作為半導體裝置PKG的外部連接用端子部(外部端子)的功能。另外,各引線LD,幾乎並未從封裝部MR的側面突出。
各引線LD,具有:晶片襯墊DP側的端面(端部),以及其相反側的端面(端部、切斷面)TM。在此,將各引線LD中的晶片襯墊DP側的端面(端部),稱為該引線LD的前端面(前端部)。在各引線LD中,前端面與端面TM,係在該引線LD的延伸方向上彼此位於相反側的端面(端部)。
各引線LD的端面TM,係由將後述的封裝部MR1以後述的切割刀BRD(旋轉刀刃)切斷時的引線LD的切斷面所構成。因此,引線LD的端面TM,亦可視為係引線LD的切斷面。因此,各引線LD的端面TM,幾乎並未從封裝部MR的側面(MRc1、MRc2、MRc3、MRc4)突出,封裝部MR的側面(MRc1、MRc2、MRc3、MRc4)與在其處露出的引線LD的端面TM,大致形成同一平面。
晶片襯墊DP,係搭載半導體晶片CP的晶片搭載部。晶片襯墊DP的平面形狀,形成例如矩形形狀。晶片襯墊DP,具有:沿著封裝部MR的側面MRc1的側面、沿著封裝部MR的側面MRc2的側面、沿著封裝部MR的側面MRc3的側面,以及沿著封裝部MR的側面MRc4的側面。
晶片襯墊DP被封裝在封裝部MR內,晶片襯墊DP的底面從封裝部MR的底面MRb露出。另外,於圖2以及圖6~圖8,顯示出晶片襯墊DP的底面從封裝部MR的底面MRb露出的態樣,惟作為其他的態樣,晶片襯墊DP亦可並未從封裝部MR的底面MRb露出,此時,晶片襯墊DP的底面形成被封裝部MR所覆蓋的狀態。
晶片襯墊DP係由導電體所構成,宜由銅(Cu)或銅合金等的金屬材料所構成。構成半導體裝置PKG的晶片襯墊DP以及複數條引線LD若以相同材料形成,為更佳的態樣。藉此,便更容易製作晶片襯墊DP以及複數條引線LD所連結的引線框架,使用引線框架的半導體裝置PKG的製造步驟變得更容易。
半導體裝置PKG所具有的複數條引線LD,在俯視下配置在晶片襯墊DP的周圍。因此,半導體裝置PKG所具有的複數條引線LD,係由配置在封裝部MR的側面MRc1側的複數條引線LD、配置在封裝部MR的側面MRc2側的複數條引線LD、配置在封裝部MR的側面MRc3側的複數條引線LD,以及配置在封裝部MR的側面MRc4側的複數條引線LD所構成。
亦即,在晶片襯墊DP與封裝部MR的側面MRc1之間,沿著封裝部MR的側面MRc1,配置(排列)了複數條引線LD;在晶片襯墊DP與封裝部MR的側面MRc2之間,沿著封裝部MR的側面MRc2,配置(排列)了複數條引線LD。另外,在晶片襯墊DP與封裝部MR的側面MRc3之間,沿著封裝部MR的側面MRc3,配置(排列)了複數條引線LD,在晶片襯墊DP與封裝部MR的側面MRc4之間,沿著封裝部MR的側面MRc4,配置(排列)了複數條引線LD。
配置在封裝部MR的側面MRc1側的複數條引線LD的各端面TM,從封裝部MR的側面MRc1露出。另外,配置在封裝部MR的側面MRc2側的複數條引線LD的各端面TM,從封裝部MR的側面MRc2露出。另外,配置在封裝部MR的側面MRc3側的複數條引線LD的各端面TM,從封裝部MR的側面MRc3露出。另外,配置在封裝部MR的側面MRc4側的複數條引線LD的各端面TM,從封裝部MR的側面MRc4露出。
懸吊引線TL分別於構成晶片襯墊DP的平面形狀的矩形的四個角落形成一體。各懸吊引線TL,係利用與晶片襯墊DP相同的材料,而與晶片襯墊DP形成一體。懸吊引線TL分別於晶片襯墊DP的外緣的四個角落形成一體,該懸吊引線TL,向平面矩形形狀的封裝部MR的四個角落,在封裝部MR內延伸。在圖3~圖5的態樣中,各懸吊引線TL,在封裝部MR的角部附近分支成2條,所分支的2個前端面(端面TLM),在構成該角部的2個側面(封裝部MR的側面)露出。
從封裝部MR的側面(MRc1、MRc2、MRc3、MRc4)露出的懸吊引線TL的端面(露出面、切斷面)TLM,係由將後述的封裝部MR1以後述的切割刀BRD(旋轉刀刃)切斷時的懸吊引線TL的切斷面所構成。因此,各懸吊引線TL,幾乎並未從封裝部MR的側面突出,封裝部MR的側面(MRc1、MRc2、MRc3、MRc4)與在其處露出的懸吊引線TL的端面TLM,大致形成同一平面。
半導體晶片CP,以其表面(頂面)向上,且其背面(底面)向晶片襯墊DP的狀態,搭載在晶片襯墊DP的頂面上。在圖3~圖5的態樣中,晶片襯墊DP的平面尺寸(平面面積),比半導體晶片CP的平面尺寸(平面面積)更大,在俯視下,半導體晶片CP,被晶片襯墊DP的頂面所包含在內。作為其他態樣,晶片襯墊DP的平面尺寸亦可比半導體晶片CP的平面尺寸更小,此時,在俯視下,半導體晶片CP的外周圍部位,從晶片襯墊DP超出。
在此,在半導體晶片CP中,在彼此位於相反側的2個主面之中,將形成了複數個襯墊電極PD的該側的主面稱為半導體晶片CP的表面,將該表面的相反側且與晶片襯墊DP對向的該側的主面稱為半導體晶片CP的背面。
半導體晶片CP,例如,係在對由單晶矽等所構成之半導體基板(半導體晶圓)的主面形成各種的半導體元件或半導體積體電路之後,利用切割等方式令半導體基板分離成各半導體晶片所製造者。半導體晶片CP,與其厚度交叉的平面形狀為矩形。
半導體晶片CP的背面,透過接合材料(接合材料層、接合層)BD接合固定於晶片襯墊DP的頂面。半導體晶片CP,被封裝在封裝部MR內,並未從封裝部MR露出。接合材料BD,可為導電性的接合材料的態樣,以及絶緣性的接合材料的態樣。
於半導體晶片CP的表面,形成了複數個襯墊電極(襯墊、結合襯墊)PD。半導體晶片CP的複數個襯墊電極PD與複數條引線LD,透過複數條導線(結合導線)BW分別電連接。亦即,各導線BW的一端與半導體晶片CP的襯墊電極PD連接,各導線BW的另一端與引線LD連接,藉此,半導體晶片CP的襯墊電極PD與引線LD透過導線BW電連接。
導線(結合導線)BW,係導電性的連接構件,更具體而言的係導電性的導線。導線BW,係由金屬所構成,故亦可視為係金屬線(金屬細線)。作為導線BW,可使用金(Au)導線、銅(Cu)導線,或鋁(Al)導線等,為較佳的態樣。導線BW,被封裝在封裝部MR內,並未從封裝部MR露出。
半導體晶片CP的表面,具有矩形的平面形狀,並具有:沿著封裝部MR的側面MRc1的邊(側面MRc1側的邊)、沿著封裝部MR的側面MRc2的邊(側面MRc2側的邊)、沿著封裝部MR的側面MRc3的邊(側面MRc3側的邊),以及沿著封裝部MR的側面MRc4的邊(側面MRc4側的邊)。在半導體晶片CP的表面中沿著側面MRc1側的邊排列的複數個襯墊電極PD,與配置在封裝部MR的側面MRc1側的複數條引線LD,透過複數條導線BW電連接。另外,在半導體晶片CP的表面中沿著側面MRc2側的邊排列的複數個襯墊電極PD,與配置在封裝部MR的側面MRc2側的複數條引線LD,透過複數條導線BW電連接。在半導體晶片CP的表面中,沿著側面MRc3側的邊排列的複數個襯墊電極PD,與配置在封裝部MR的側面MRc3側的複數條引線LD,透過複數條導線BW電連接。在半導體晶片CP的表面中沿著側面MRc4側的邊排列的複數個襯墊電極PD,與配置在封裝部MR的側面MRc4側的複數條引線LD,透過複數條導線BW電連接。
半導體裝置PKG所具有的複數條引線LD,在俯視下配置在晶片襯墊DP的周圍,惟引線LD分為引線LD1與引線LD2,引線LD1與引線LD2,在俯視下於晶片襯墊DP的周圍交替地配置。亦即,在封裝部MR的側面MRc1側、側面MRc2側、側面MRc3側以及側面MRc4側的其中任一側,引線LD1與引線LD2均交替地配置。在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4側,各引線LD1的相鄰的引線LD為引線LD2,各引線LD2的相鄰的引線LD為引線LD1。因此,引線LD1與引線LD2,彼此相鄰。
比起引線LD2而言,引線LD1延伸到更靠近晶片襯墊DP之處。亦即,當比較相鄰的引線LD1與引線LD2時,比起引線LD2的前端面而言,引線LD1的前端面位於更靠近晶片襯墊DP之處。亦即,當比較相鄰的引線LD1與引線LD2時,比起從引線LD2的前端面到晶片襯墊DP的距離(間隔)而言,從引線LD1的前端面到晶片襯墊DP的距離(間隔)更短。
引線LD1,以形成一體的方式具有厚度較厚的較厚部(厚片部)LD1a,以及厚度較薄的較薄部(薄片部)LD1b(參照圖6)。另外,引線LD2,以形成一體的方式具有厚度較厚的較厚部(厚片部)LD2a,以及厚度較薄的較薄部(薄片部)LD2b(參照圖7)。在引線LD1中,較薄部LD1b的厚度T1b,比較厚部LD1a的厚度T1a更薄(亦即T1b<T1a)。另外,在引線LD2中,較薄部LD2b的厚度T2b,比較厚部LD2a的厚度T2a更薄(亦即T2b<T2a)。引線LD1的較厚部LD1a的厚度T1a,與引線LD2的較厚部LD2a的厚度T2a,彼此大致相同(亦即T1a=T2a)。另外,引線LD1的較薄部LD1b的厚度T1b,與引線LD2的較薄部LD2b的厚度T2b,彼此大致相同(亦即T1b=T2b)。
亦即,引線LD1(第1引線),以形成一體的方式具有在該引線LD1的延伸方向上相鄰的較厚部LD1a(第1較厚部)以及比較厚部LD1a更薄的較薄部LD1b(第1較薄部),在較厚部LD1a以及較薄部LD1b之中,較厚部LD1a位於更靠近晶片襯墊DP側之處。另外,引線LD2(第2引線),以形成一體的方式具有在該引線LD2的延伸方向上相鄰的較厚部LD2a(第2較厚部)以及比較厚部LD2a更薄的較薄部LD2b(第2較薄部),在較厚部LD2a以及較薄部LD2b之中,較厚部LD2a位於更靠近晶片襯墊DP側之處。
另外,於圖11,以可辨別引線LD1、引線LD2、晶片襯墊DP以及懸吊引線TL的各自的厚度的方式,附有影線。在圖11中,附有圓點影線的區域,係厚度較厚的區域,是故,於晶片襯墊DP、引線LD1的較厚部LD1a以及引線LD2的較厚部LD2a,附有圓點影線。另外,在圖11中,附有斜線影線的區域,係厚度較薄的區域,是故,於引線LD1的較薄部LD1b、引線LD2的較薄部LD2b以及懸吊引線TL,附有斜線影線。然而,在引線LD1的較薄部LD1b與引線LD2的較薄部LD2b,斜線影線的方向有所改變。這是因為,引線LD1的較薄部LD1b,係以從底面側的半蝕刻令厚度變薄,惟引線LD2的較薄部LD2b,係以從頂面側的半蝕刻令厚度變薄。另外,引線LD1的較薄部LD1b與懸吊引線TL,斜線影線的方向相同。這是因為,引線LD1的較薄部LD1b與懸吊引線TL,均係以從底面側的半蝕刻令厚度變薄。因此,於圖11,使用了3種影線,附有相同影線的各區域之間的厚度均一(相同)。藉由參照圖6~圖8以及圖11,便可了解引線LD1、引線LD2、晶片襯墊DP以及懸吊引線TL的各自的厚度。
另外,從圖11亦可知,引線LD1的較薄部LD1b的寬度W1b,與引線LD1的較厚部LD1a的寬度W1a,彼此大致相同(W1a=W1b)。另外,引線LD2的較薄部LD2b的寬度W2b,與引線LD2的較厚部LD2a的寬度W2a,彼此大致相同(W2a=W2b)。另外,引線LD1的較薄部LD1b的寬度W1b,與引線LD2的較薄部LD2b的寬度W2b,彼此大致相同(W1b=W2b)。另外,引線LD1的較厚部LD1a的寬度W1a,與引線LD2的較厚部LD2a的寬度W2a,彼此大致相同(W1a=W2a)。因此,引線LD1的端面TM1的橫方向的尺寸W3,與引線LD2的端面TM2的橫方向的尺寸W4相同(W3=W4)。
另外,引線LD1的較薄部LD1b的寬度W1b與引線LD1的較厚部LD1a的寬度W1a,對應與封裝部MR的底面MRb平行且與該引線LD1的延伸方向大略垂直的方向的寬度(尺寸)。另外,引線LD2的較薄部LD2b的寬度W2b與引線LD2的較厚部LD2a的寬度W2a,對應與封裝部MR的底面MRb平行且與該引線LD2的延伸方向大略垂直的方向的寬度(尺寸)。另外,引線LD1的端面TM1的橫方向的尺寸W3,對應在與封裝部MR1的底面MRb平行的方向上的端面TM1的尺寸(長度),因此,對應在與封裝部MR1的底面MRb平行且與該端面TM1平行的方向上的端面TM1的尺寸(長度)。另外,引線LD2的端面TM2的橫方向的尺寸W4,對應在與封裝部MR1的底面MRb平行的方向上的端面TM2的尺寸(長度),因此,對應在與封裝部MR1的底面MRb平行且與該端面TM2平行的方向上的端面TM2的尺寸(長度)。引線LD1的端面TM1,係由引線LD1的較薄部LD1b的切斷面所構成,故引線LD1的端面TM1的橫方向的尺寸W3,與引線LD1的較薄部LD1b的寬度W1b實質上相同(W3=W1b)。另外,引線LD2的端面TM2,係由引線LD2的較薄部LD2b的切斷面所構成,故引線LD2的端面TM2的橫方向的尺寸W4,與引線LD2的較薄部LD2b的寬度W2b實質上相同(W4=W2b)。
引線LD1的較薄部LD1b,係在製作用來製造半導體裝置PKG所使用的引線框架時,藉由將成為引線LD1的較薄部LD1b的部分從底面側實行半蝕刻以令厚度變薄所形成。亦即,在各引線LD1中,較薄部LD1b,對應藉由從底面側實行半蝕刻以令厚度變薄的區域,較厚部LD1a,對應並未實行該半蝕刻的區域。另外,引線LD2的較薄部LD2b,係在製作用來製造半導體裝置PKG所使用的引線框架時,藉由將成為引線LD2的較薄部LD2b的部分從頂面側實行半蝕刻以令厚度變薄所形成。亦即,在各引線LD2中,較薄部LD2b,對應藉由從頂面側實行半蝕刻以令厚度變薄的區域,較厚部LD2a,對應並未實行該半蝕刻的區域。
因此,在各引線LD1中,較薄部LD1b的頂面與較厚部LD1a的頂面,位於相同高度位置,在較薄部LD1b的頂面與較厚部LD1a的頂面之間並未形成高低差。亦即,在各引線LD1中,較薄部LD1b的頂面與較厚部LD1a的頂面,位在同一平面上。然而,在各引線LD1中,較薄部LD1b的底面與較厚部LD1a的底面,高度位置不同,較薄部LD1b的底面,位於比較厚部LD1a的底面更高的位置,在較薄部LD1b的底面與較厚部LD1a的底面之間形成了高低差(參照圖6)。
另外,在各引線LD2中,較薄部LD2b的底面與較厚部LD2a的底面,位於相同高度位置,在較薄部LD2b的底面與較厚部LD2a的底面之間並未形成高低差。亦即,在各引線LD2中,較薄部LD2b的底面與較厚部LD2a的底面,位在同一平面上。然而,在各引線LD2中,較薄部LD2b的頂面與較厚部LD2a的頂面,高度位置不同,較薄部LD2b的頂面,位於比較厚部LD2a的頂面更低的位置,在較薄部LD2b的頂面與較厚部LD2a的頂面之間形成了高低差(參照圖7)。
在各引線LD1中,較厚部LD1a與較薄部LD1b在該引線LD1的延伸方向上相鄰,較厚部LD1a位於晶片襯墊DP側,較薄部LD1b位於封裝部MR的側面側。另外,在各引線LD2中,較厚部LD2a與較薄部LD2b在該引線LD2的延伸方向上相鄰,較厚部LD2a位於晶片襯墊DP側,較薄部LD2b位於封裝部MR的側面側。引線LD1、LD2的較厚部LD1a、LD2a的各自的頂面,與導線BW連接。
在各引線LD1中,較厚部LD1a的底面,從封裝部MR的底面MRb露出,惟較薄部LD1b的底面,被封裝部MR所覆蓋,而並未從封裝部MR的底面MRb露出。另一方面,在各引線LD2中,較厚部LD2a的底面與較薄部LD2b的底面,均從封裝部MR的底面MRb露出,因此,各引線LD2,整個底面從封裝部MR的底面MRb露出。
對應封裝部MR的底面MRb的半導體裝置PKG的底面,成為半導體裝置PKG的安裝面,引線LD1的較厚部LD1a的底面,與引線LD2的整個底面,從封裝部MR的底面MRb露出,而發揮作為半導體裝置PKG的外部端子的功能。在此,將封裝部MR的底面MRb中的引線LD1的露出面,稱為引線LD1的下部露出面,將封裝部MR的底面MRb中的引線LD2的露出面,稱為引線LD2的下部露出面。引線LD1的下部露出面,係由引線LD1的較厚部LD1a的底面所構成,引線LD2的下部露出面,係由引線LD2的整個底面所構成。引線LD1、LD2的下部露出面的平面形狀,為矩形形狀。引線LD1的較厚部LD1a的平面尺寸(平面面積),與引線LD2的較厚部LD2a的平面尺寸(平面面積),大致相同,惟引線LD2,不僅較厚部LD2a的底面,較薄部LD2b的底面亦從封裝部MR的底面MRb露出,故引線LD2的下部露出面的面積,比引線LD1的下部露出面的面積更大。
在俯視下,引線LD1的厚膜部LD1a與晶片襯墊DP之間的距離,比該引線LD1的相鄰的引線LD2的厚膜部LD2a與晶片襯墊DP之間的距離更短,因此,比起引線LD2的厚膜部LD2a而言,引線LD1的厚膜部LD1a,位於更靠近晶片襯墊DP之處。因此,在俯視下,引線LD1的下部露出面與晶片襯墊DP之間的距離,比該引線LD1的相鄰的引線LD2的下部露出面與晶片襯墊DP之間的距離更短,因此,比起引線LD2的下部露出面而言,引線LD1的下部露出面,位於更靠近晶片襯墊DP之處。
在封裝部MR的底面MRb中,引線LD2的下部露出面,配置在封裝部MR的底面MRb的周邊區域(外周圍部位),在此係配置在與封裝部MR的底面MRb的側邊接觸的位置。在此,封裝部MR的底面MRb的側邊,對應封裝部MR的底面MRb的構成最外周圍的邊,封裝部MR的底面MRb的側邊,亦與封裝部MR的側面鄰接。另外,在封裝部MR的底面MRb中,引線LD1的下部露出面,配置在比引線LD2的下部露出面更靠內側的位置,在此係配置在離封裝部MR的底面MRb的側邊距離L1(L1>0)的位置(參照圖2)。引線LD1與引線LD2,在晶片襯墊DP的周圍交替地配置(排列),發揮作為半導體裝置PKG的外部端子的功能的引線LD1、LD2的下部露出面,在封裝部MR的底面MRb的周邊部位附近區域沿著側邊(外周圍)曲折狀(鋸齒排列)地配置成2列。藉由該等配置,便可令半導體裝置PKG多端子化。
引線LD1,LD2的各端面TM,從封裝部MR的側面MRc1、MRc2、MRc3、MRc4露出。在此,將引線LD1的端面TM,附上符號TM1並稱為端面TM1,將引線LD2的端面TM,附上符號TM2並稱為端面TM2。
引線LD1的端面TM1,與引線LD1的較薄部LD1b鄰接,為引線LD1的較薄部LD1b的端面(切斷面)。另外,引線LD2的端面TM2,與引線LD2的較薄部LD2b鄰接,為引線LD2的較薄部LD2b的端面(切斷面)。亦即,端面TM1,係由引線LD1的較薄部LD1b所形成,端面TM2,係由引線LD2的較薄部LD2b所形成。具體而言,端面TM1,係利用後述的切割刀BRD(旋轉刀刃)所形成之較薄部LD1b的切斷面,端面TM2,係利用後述的切割刀BRD(旋轉刀刃)所形成之較薄部LD2b的切斷面。
在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4中,引線LD1的端面TM1與引線LD2的端面TM2交替地並排,惟引線LD1的端面TM1的高度位置與引線LD2的端面TM2的高度位置不同,引線LD1的端面TM1的高度位置,比引線LD2的端面TM2的高度位置更高。換言之,引線LD2的端面TM2的高度位置,比引線LD1的端面TM1的高度位置更低。亦即,當比較引線LD1的端面TM1與引線LD2的端面TM2時,比起引線LD2的端面TM2而言,引線LD1的端面TM1,位於更靠近封裝部MR的頂面MRa的位置。引線LD1的端面TM1的高度方向的尺寸H1,與該引線LD1的較薄部LD1b的厚度T1b實質上相同(H1=T1b),引線LD2的端面TM2的高度方向的尺寸H2,與該引線LD2的較薄部LD2b的厚度T2b實質上相同(H2=T2b)。
另外,當提及「高度」或「高度位置」時,係以封裝部MR的底面MRb為基準,靠近封裝部MR的頂面MRa側(亦即遠離封裝部MR的底面MRb側)為較高側,遠離封裝部MR的頂面MRa側(亦即靠近封裝部MR的底面MRb側)為較低側。另外,「高度方向」,與「封裝部MR的厚度方向」相同,對應與封裝部MR的底面MRb或頂面MRa大略垂直的方向。因此,端面TM1的尺寸H1,對應在封裝部MR的厚度方向上的端面TM1的尺寸,另外,端面TM2的尺寸H2,對應在封裝部MR的厚度方向上的端面TM2的尺寸。
引線LD1的端面TM1,具有底邊KH1與頂邊JH1,引線LD2的端面TM2,具有底邊KH2與頂邊JH2(參照圖9以及圖10)。亦即,引線LD1(第1引線)的端面TM1(第1端面),具有:靠近封裝部MR的頂面MRa側的頂邊JH1(第1頂邊),以及遠離封裝部MR的頂面MRa側的底邊KH1(第1底邊)。另外,引線LD2(第2引線)的端面TM2(第2端面),具有:靠近封裝部MR的頂面MRa側的頂邊JH2(第2頂邊),以及遠離封裝部MR的頂面MRa側的底邊KH2(第2底邊)。
另外,引線LD1的端面TM1的底邊KH1,在構成引線LD1的端面TM1的平面形狀(更具體而言係四角形狀)中,對應下側(靠近封裝部MR的底面MRb側)的邊,引線LD1的端面TM1的頂邊JH1,在構成引線LD1的端面TM1的平面形狀(更具體而言係四角形狀)中,對應上側(靠近封裝部MR的頂面MRa側)的邊。另外,引線LD2的端面TM2的底邊KH2,在構成引線LD2的端面TM2的平面形狀(更具體而言係四角形狀)中,對應下側(靠近封裝部MR的底面MRb側)的邊,引線LD2的端面TM2的頂邊JH2,在構成引線LD2的端面TM2的平面形狀(更具體而言係四角形狀)中,對應上側(靠近封裝部MR的頂面MRa側)的邊。
在此,比較引線LD1的端面TM1的底邊KH1與引線LD2的端面TM2的頂邊JH2的高度位置(參照圖9以及圖10)。在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4中的相鄰的引線LD1的端面TM1與引線LD2的端面TM2中,引線LD1的端面TM1的底邊KH1,位於比引線LD2的端面TM2的頂邊JH2更高的位置。換言之,引線LD2的端面TM2的頂邊JH2,位於比引線LD1的端面TM1的底邊KH1更低的位置。亦即,當比較引線LD1的端面TM1的底邊KH1與引線LD2的端面TM2的頂邊JH2時,比起引線LD2的端面TM2的頂邊JH2而言,引線LD1的端面TM1的底邊KH1,位於更靠近封裝部MR的頂面MRa的位置,另外,比起引線LD1的端面TM1的底邊KH1而言,引線LD2的端面TM2的頂邊JH2,位於更靠近封裝部MR的底面MRb的位置。若以另一種表達方式,則係比起引線LD2的端面TM2的頂邊JH2與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離(封裝部MR的厚度方向的距離)L3而言,引線LD1的端面TM1的底邊KH1與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離(封裝部MR的厚度方向的距離)L2,更小(亦即L2<L3)。另外,距離L2、L3,係在封裝部MR的厚度方向上的距離,其顯示於圖9。
引線LD1的較薄部LD1b,以從底面側的半蝕刻令厚度變薄,引線LD2的較薄部LD2b,以從頂面側的半蝕刻令厚度變薄,引線LD1的較薄部LD1b的切斷面,亦即端面TM1,與引線LD2的較薄部LD2b的切斷面,亦即端面TM2,從封裝部MR的側面MRc1、MRc2、MRc3、MRc4露出。因此,在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4中,引線LD1的端面TM1的高度位置,比引線LD2的端面TM2的高度位置更高,再者,引線LD1的端面TM1的底邊KH1,位於比引線LD2的端面TM2的頂邊JH2更高的位置。
另外,端面TM1的底邊KH1位於比端面TM2的頂邊JH2更高的位置此特徵,令以下的特徵亦成立。亦即,在封裝部MR的側面MRc1中,針對相鄰的引線LD1的端面TM1與引線LD2的端面TM2,即使令端面TM1、TM2的其中一方朝橫方向(與封裝部MR的底面MRb以及側面MRc1平行的方向)假想地移動,也不會與端面TM1、TM2的其中另一方重疊。此點,在封裝部MR的側面MRc2、MRc3、MRc4中也是同樣。
另外,懸吊引線TL的底面並未從封裝部MR的底面MRb露出,惟懸吊引線TL的端面TLM從封裝部MR的側面MRc1、MRc2、MRc3、MRc4露出。
懸吊引線TL,係在製作用來製造半導體裝置PKG所使用的引線框架時,藉由將成為懸吊引線TL的部分從底面側實行半蝕刻以令厚度變薄所形成。因此,懸吊引線TL的厚度T3,比引線LD1、LD2的較厚部LD1a、LD2a的厚度T1a、T2a更薄(T3<T1a,T3<T2a),而與引線LD1的較薄部LD1b的厚度T1b大致相同(T3=T1b)。懸吊引線TL的端面TLM的高度方向的尺寸,與該懸吊引線TL的厚度T3實質上相同。
在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4中,懸吊引線TL的端面TLM的高度位置,與引線LD1的端面TM1的高度位置大致相同,因此,比引線LD2的端面TM2的高度位置更高。亦即,當比較懸吊引線TL的端面TLM與引線LD2的端面TM2時,比起引線LD2的端面TM2而言,懸吊引線TL的端面TLM,位於更靠近封裝部MR的頂面MRa的位置(亦即更遠離封裝部MR的底面MRb的位置)。
另外,在各側面MRc1、MRc2、MRc3、MRc4中,位於懸吊引線TL的端面TLM的旁邊的引線LD的端面TM,並非引線LD1的端面TM1,而係引線LD2的端面TM2。此點,可藉由分別在側面MRc1、MRc2、MRc3、MRc4中,令所排列的引線LD之中的最外側(兩側)的引線LD為引線LD2而實現之。
在此,比較懸吊引線TL的端面TLM的底邊TLKH與引線LD2的端面TM2的頂邊JH2的高度。懸吊引線TL的端面TLM,具有:靠近封裝部MR的頂面MRa側的頂邊TLJH,以及遠離封裝部MR的頂面MRa側的底邊TLKH。懸吊引線TL的端面TLM的底邊TLKH,在構成懸吊引線TL的端面TLM的四角形狀中,對應下側(靠近封裝部MR的底面MRb側)的邊。
在封裝部MR的各側面MRc1、MRc2、MRc3、MRc4中的相鄰的懸吊引線TL的端面TLM與引線LD2的端面TM2中,懸吊引線TL的端面TLM的底邊TLKH,位於比引線LD2的端面TM2的頂邊JH2更高的位置。換言之,引線LD2的端面TM2的頂邊JH2,位於比懸吊引線TL的端面TLM的底邊TLKH更低的位置。亦即,當比較懸吊引線TL的端面TLM的底邊TLKH與引線LD2的端面TM2的頂邊JH2時,比起引線LD2的端面TM2的頂邊JH2而言,懸吊引線TL的端面TLM的底邊TLKH,位於更靠近封裝部MR的頂面MRa的位置(亦即更遠離封裝部MR的底面MRb的位置)。若以另一種表達方式,則係比起引線LD2的端面TM2的頂邊JH2與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離(封裝部MR的厚度方向的距離)而言,懸吊引線TL的端面TLM的底邊TLKH與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離(封裝部MR的厚度方向的距離),更小。
因此,以下的特徵亦成立。亦即,在封裝部MR的側面MRc1中,針對相鄰的懸吊引線TL的端面TLM與引線LD2的端面TM2,即使令端面TLM、TM2的其中一方朝橫方向(與封裝部MR的底面MRb以及側面MRc1平行的方向)假想地移動,也不會與端面TLM、TM2的其中另一方重疊。此點,在封裝部MR的側面MRc2、MRc3、MRc4中也是同樣。另外,懸吊引線TL的端面TLM的底邊TLKH的高度位置,可設置成與引線LD1的端面TM1的底邊KH1的高度位置大致相同。
另外,在從封裝部MR的底面MRb露出的引線LD1的下部露出面上、從封裝部MR的底面MRb露出的引線LD2的下部露出面上,以及從封裝部MR的底面MRb露出的晶片襯墊DP的底面上,形成了電鍍層(電鍍膜)PL(參照圖6~圖8)。電鍍層PL,係由用電鍍法形成之金屬層所構成,例如焊料電鍍層。藉由在引線LD1、LD2的下部露出面上形成電鍍層PL,便可在將半導體裝置PKG安裝於安裝用基板時,提高安裝用基板的端子或導體圖案與半導體裝置PKG的端子(引線LD1、LD2的下部露出面)之間的電連接的可靠度。另外,在圖2中,雖並未顯示出電鍍層PL,惟在圖2所示之引線LD1、LD2的下部露出面上與晶片襯墊DP的底面上,均形成了電鍍層PL。另外,由於從封裝部MR的側面MRc1、MRc2、MRc3、MRc4露出的引線LD1、LD2的端面TM1、TM2與懸吊引線TL的端面TLM係切斷面,故在引線LD1、LD2的端面TM1、TM2上與懸吊引線TL的端面TLM上,並未形成電鍍層PL。
另外,本實施態樣,係針對半導體裝置PKG為QFN態樣的半導體封裝件的情況進行説明,惟作為半導體裝置PKG,亦可適用QFN態樣以外的半導體封裝件,例如SON(Small Outline Non-leaded package,小外型無引腳封裝件)態樣的半導體封裝件。
另外,本實施態樣,係針對在引線LD2中,較厚部LD2a的底面與較薄部LD2b的底面雙方均從封裝部MR的底面MRb露出的態樣進行説明。作為另一態樣,亦可設置成引線LD2的較厚部LD2a的底面從封裝部MR的底面MRb露出,惟引線LD2的較薄部LD2b的底面被封裝部MR所覆蓋,而並未從封裝部MR的底面MRb露出。此時,有必要令引線LD2的較薄部LD2b的底面的高度位置比起引線LD2的較厚部LD2a的底面的高度位置更高,惟即使在該等情況下,引線LD1的端面TM1的底邊KH1位於比引線LD2的端面TM2的頂邊JH2更高的位置的此等關係仍維持不變。藉此,可減少切割步驟中的引線的切斷量(體積),故可延長後述的切割刀BRD的使用壽命。
然而,在考慮到半導體裝置PKG的接合(安裝)強度的情況下,比起引線LD2的較薄部LD2b的底面並未從封裝部MR的底面MRb露出的態樣而言,像本實施態樣這樣,在引線LD2中,不僅較厚部LD2a的底面,較薄部LD2b的底面亦從封裝部MR的底面MRb露出的態樣,更佳。具體而言,由於可藉由令引線LD2的較薄部LD2b的底面亦從封裝部MR的底面MRb露出,以令引線LD2的下部露出面的面積增加,故可在將半導體裝置PKG安裝於安裝用基板等構件時,令半導體裝置PKG的引線LD2與安裝用基板的端子的接合強度更進一步提高。因此,可令半導體裝置PKG的安裝可靠度更進一步提高。
<關於半導體裝置的製造步驟> 接著,針對本實施態樣的半導體裝置PKG的製造步驟,參照圖12~圖33進行説明。圖12,係表示本實施態樣的半導體裝置PKG的製造步驟的流程圖。圖13~圖33,係表示本實施態樣的半導體裝置PKG的製造步驟的俯視圖或剖面圖。在圖13~圖33之中,圖13、圖17、圖20、圖23、圖28以及圖31,係俯視圖(平面圖),圖14~圖16、圖18、圖19、圖21、圖22、圖24~圖27、圖29、圖30、圖32以及圖33,係剖面圖。另外,圖14、圖18、圖21、圖24、圖26、圖29以及圖32,對應在相當於圖13的D-D線的位置的剖面圖(對應上述圖6的剖面圖),圖15、圖19、圖22、圖25、圖27、圖30以及圖33,對應在相當於圖13的E-E線的位置的剖面圖(對應上述圖7的剖面圖),圖16,對應在相當於圖13的F-F線的位置的剖面圖。
首先,如圖13~圖16所示的,準備(備妥)用來製造半導體裝置PKG的引線框架LF(圖12的步驟S1)。
為了可用1個引線框架LF便製造出複數個半導體裝置PKG,引線框架LF,具有複數個半導體裝置區域(裝置區域)PE。另外,各半導體裝置區域PE,對應從其取得(製造)1個半導體裝置PKG的區域。亦即,於引線框架LF,複數(多數)個半導體裝置區域PE排列成陣列狀(行列狀),圖13,係顯示出其中2個半導體裝置區域PE的俯視圖。在圖13中,虛線所包圍的區域,對應半導體裝置區域PE。另外,於圖14以及圖15,亦顯示出2個半導體裝置區域PE的剖面圖。相鄰的半導體裝置區域PE之間的區域,對應後述的步驟S6中的切割線(切斷區域)。
於引線框架LF的各半導體裝置區域PE,配置了用來製造半導體裝置PKG的晶片襯墊DP以及複數條引線LD(LD1、LD2)。在相鄰的半導體裝置區域PE之間,配置了壩條(繫桿)DB。壩條DB,在相鄰的半導體裝置區域PE之間,沿著兩側的半導體裝置區域PE的邊延伸。因此,在俯視下,各半導體裝置區域PE,周圍被壩條DB所包圍。換言之,壩條DB延伸成格子狀,在各格子內配置了半導體裝置區域PE。壩條DB,由於係配置在相鄰的半導體裝置區域PE之間的區域,故會在後述的步驟S6的切割步驟,被切斷除去。
在本實施態樣中,引線框架LF,係利用蝕刻加工所製作而成。比起沖壓加工而言,蝕刻加工,更容易形成引線框架中的引線。另外,在本實施態樣中,藉由利用蝕刻加工製作引線框架LF,以確實的製作出具備以形成一體的方式具有較厚部LD1a以及較薄部LD1b的引線LD1以及以形成一體的方式具有較厚部LD2a以及較薄部LD2b的引線LD2的引線框架LF。
引線框架LF的各半導體裝置區域PE,具有:作為晶片搭載部的晶片襯墊DP、支持晶片襯墊DP的複數條懸吊引線TL,以及複數條引線LD。
在俯視下,在各半導體裝置區域PE中,於大致中央的部位配置了晶片襯墊DP,並於該晶片襯墊DP的周圍配置了複數條引線LD(LD1、LD2)。然而,如上所述的,在配置於晶片襯墊DP的周圍的複數條引線LD中,引線LD1與引線LD2係交替地配置。然後,在各半導體裝置區域PE中,配置於晶片襯墊DP的周圍的複數條引線LD(LD1、LD2),與包圍該半導體裝置區域PE的壩條DB連結而受到保持,另外,該晶片襯墊DP,透過複數條懸吊引線TL,與包圍半導體裝置區域PE的壩條DB連結而受到支持。因此,壩條DB,亦可視為係用來連結複數條引線LD的連結部。
各半導體裝置區域PE的複數條引線LD(LD1、LD2),以形成一體的方式與壩條DB連接(連結)。亦即,各引線LD(LD1、LD2),其晶片襯墊DP側的端部(前端部)的相反側的端部,以形成一體的方式與壩條DB連接。另外,各半導體裝置區域PE的晶片襯墊DP,透過懸吊引線TL以形成一體的方式與壩條DB連接(連結)。亦即,各懸吊引線TL,其與晶片襯墊DP連接之側的端部的相反側的端部,以形成一體的方式與壩條DB連接。壩條DB,可發揮連結並保持該壩條DB的兩側的半導體裝置區域PE中的配置於該壩條DB側的複數條引線LD(LD1、LD2)的功能。另外,引線框架LF的最外周圍係由框架框(圖中未顯示)所構成,在排列成陣列狀的複數個半導體裝置區域PE之中的最外周圍的半導體裝置區域PE,與框架框鄰接的引線LD,以形成一體的方式與該框架框連接(連結)。引線框架LF,以形成一體的方式具有:引線LD(LD1、LD2)、晶片襯墊DP、懸吊引線TL、壩條DB,以及框架框。
各引線LD1,以形成一體的方式具有在該引線LD1的延伸方向上相鄰的較厚部LD1a與較薄部LD1b,各引線LD2,以形成一體的方式具有在該引線LD2的延伸方向上相鄰的較厚部LD2a與較薄部LD2b。從圖14~圖16的剖面圖亦可知,各引線LD1,其較厚部LD1a位於靠近晶片襯墊DP側之處,其較薄部LD1b向壩條DB延伸並以形成一體的方式與該壩條DB連接。另外,各引線LD2,其較厚部LD2a位於靠近晶片襯墊DP側之處,其較薄部LD2b向壩條DB延伸並以形成一體的方式與該壩條DB連接。另外,各懸吊引線TL,其與晶片襯墊DP連接之側的端部的相反側的端部,向壩條DB延伸並以形成一體的方式與該壩條DB連接。因此,壩條DB,以形成一體的方式具有:引線LD1的較薄部LD1b所連接之部分DB1、引線LD2的較薄部LD2b所連接之部分DB2、懸吊引線TL所連接之部分DB3,以及該等部分之間的部分。
在壩條DB之中,引線LD1的較薄部LD1b所連接之部分DB1的厚度T4a,與該較薄部LD1b的厚度(T1b)相同(亦即T4a=T1b)。另外,在壩條DB之中,引線LD2的較薄部LD2b所連接之部分DB2的厚度T4b,與該較薄部LD2b的厚度(T2b)相同(亦即T4b=T2b)。另外,在壩條DB之中,懸吊引線TL所連接之部分DB3的厚度T4c,與該懸吊引線TL的厚度(T3)相同(亦即T4c=T3)。
另外,壩條DB中的該等部分DB1、DB2、DB3之間的部分(中間部)的厚度(T4d),比該等部分DB1、DB2、DB3的各厚度(T4b、T4b、T4c)更厚。亦即,壩條DB的中間部的厚度(T4d),比上述的部分DB1、DB2、DB3的各厚度(T4a、T4b、T4c)更厚。亦即,T4d>T4a且T4d>T4b且T4d>T4c成立。在此,壩條DB的中間部,對應壩條DB中的部分DB1、DB2、DB3以外的部分,包含壩條DB中的部分DB1與部分DB2之間的部分,以及壩條DB中的部分DB2與部分DB3之間的部分在內。壩條DB的中間部的厚度(T4d),與引線LD1、LD2的較厚部LD1a、LD2a的各厚度(T1a、T2a)大致相同(亦即T4d=T1a=T2a)。
因此,壩條DB之中的與引線LD1連接的部分DB1的厚度(T4a),與壩條DB之中的與引線LD2連接的部分DB2的厚度(T4b),比壩條DB之中的位於部分DB1與部分DB2之間的部分的厚度(T4d)更薄(T4d>T4a且T4d>T4b)。
引線LD1的較薄部LD1b,與壩條DB中的引線LD1的較薄部LD1b所連接之部分DB1,以從底面側的半蝕刻令厚度變薄。另外,引線LD2的較薄部LD2b,與壩條DB中的引線LD2的較薄部LD2b所連接之部分DB2,以從頂面側的半蝕刻令厚度變薄。另外,懸吊引線TL,與壩條DB中的懸吊引線TL所連接之部分DB3,以從底面側的半蝕刻令厚度變薄。壩條DB中的部分DB1、DB2、DB3之間的部分(壩條DB的中間部),對應並未實行半蝕刻的區域。
另外,作為另一態樣,壩條DB具有均一之厚度的態樣,亦為可能。此時,壩條DB中的上述部分DB1、DB2、DB3與該等部分之間的部分(中間部),厚度大致相同,並與引線LD1、LD2的較厚部LD1a、LD2a大致為相同厚度。亦即,此時,整體具有與較厚部LD1a、LD2a大致相同之厚度的壩條DB,與比壩條DB更薄的較薄部LD1b、較薄部LD2b以及懸吊引線TL以形成一體的方式連接。然而,壩條DB,會在後述的步驟S6的切割步驟被切斷除去,壩條DB的體積較小者,切割步驟較易實行。
因此,像本實施態樣這樣,在壩條DB之中,引線LD1的較薄部LD1b所連接之部分DB1,具有與該較薄部LD1b相同之厚度,為較佳的態樣,另外,引線LD2的較薄部LD2b所連接之部分DB2,具有與該較薄部LD2b相同之厚度,為較佳的態樣。另外,懸吊引線TL所連接之部分DB3,具有與該懸吊引線TL相同之厚度,為較佳的態樣。藉此,可縮小壩條DB的體積,故步驟S6的切割步驟變得更容易實行。另外,可延長後述的切割刀BRD的使用壽命。另外,藉由令壩條DB中的該等部分DB1、DB2、DB3之間的部分(壩條DB的中間部),比該等部分DB1、DB2、DB3更厚,較佳的態樣為,藉由令其與引線LD1、LD2的較厚部LD1a、LD2a大致為相同厚度,便可將該等部分DB1、DB2、DB3之間以形成一體的方式連結,並確保壩條DB的強度。
接著,如圖17~圖19所示的,實行晶片結合步驟,分別將半導體晶片CP透過接合材料BD搭載並接合(固定)在引線框架LF的各半導體裝置區域PE的晶片襯墊DP的頂面上(圖12的步驟S2)。
該步驟S2的晶片結合步驟,例如,具有:在晶片襯墊DP的頂面上塗布接合材料BD的步驟;之後,在晶片襯墊DP的頂面上搭載半導體晶片CP的步驟;以及之後,令接合材料BD固化的步驟。
接著,如圖20~圖22所示的,實行導線結合步驟,將各半導體裝置區域PE的半導體晶片CP的複數個襯墊電極PD,與該半導體裝置區域PE的複數條引線LD(LD1、LD2),透過複數條導線BW分別電連接(圖12的步驟S3)。
接著,如圖23~圖25所示的,實行成型步驟的樹脂封裝,形成作為樹脂封裝部(樹脂封裝體)的封裝部(一併封裝部)MR1,將複數個半導體裝置區域PE中的晶片襯墊DP、半導體晶片CP、導線BW、引線LD(LD1、LD2)以及懸吊引線TL利用封裝部MR1封裝(圖12的步驟S4)。作為成型步驟,可列舉出例如轉注成型步驟。
本實施態樣,在步驟S4的成型步驟中,實行將引線框架LF的複數個半導體裝置區域PE用封裝部MR1一併封裝起來的一併封裝步驟。亦即,以覆蓋引線框架LF的複數個半導體裝置區域PE全部的方式,形成封裝部MR1。因此,封裝部MR1,不僅半導體裝置區域PE,亦形成在相鄰的半導體裝置區域PE之間,壩條DB也被封裝部MR1所封裝。亦即,遍及引線框架LF的複數個半導體裝置區域PE全部,半導體晶片CP、導線BW、晶片襯墊DP、引線LD、懸吊引線TL以及壩條DB,均被封裝部MR1所封裝。
封裝部MR1,係由例如熱硬化性樹脂材料等的樹脂材料等所構成,亦可包含填料等在內。例如,可用包含填料在內的環氧樹脂等形成封裝部MR1。例如,吾人可以引線框架LF的複數個半導體裝置區域PE位在模具的腔室內的方式,將引線框架LF配置於模具,然後將封裝樹脂材料注入到該模具的腔室內,並藉由加熱令該封裝樹脂材料硬化以形成封裝部MR1。
封裝部MR1,具有彼此位於相反側的頂面MR1a以及底面MR1b。在形成封裝部MR1之後,各半導體裝置區域PE中的各引線LD,至少一部分從封裝部MR1的底面MR1b露出。具體而言,在各引線LD1中,較厚部LD1a的底面,從封裝部MR1的底面MR1b露出,惟較薄部LD1b的底面,被封裝部MR1所覆蓋,而並未從封裝部MR1的底面MR1b露出。另一方面,在各引線LD2中,較厚部LD2a的底面與較薄部LD2b的底面,均從封裝部MR1的底面MR1b露出,因此,各引線LD2,整個底面從封裝部MR1的底面MR1b露出。
接著,如圖26以及圖27所示的,在從封裝部MR1的底面MR1b露出的引線LD1、LD2的下部露出面上,以及從封裝部MR1的底面MR1b露出的晶片襯墊DP的底面上,形成電鍍層PL(圖12的步驟S5)。電鍍層PL,係金屬層,例如由焊料電鍍層所構成,可用電解電鍍法等形成。
在引線LD1中,由於較厚部LD1a的底面從封裝部MR1的底面MR1b露出,故在引線LD1的較厚部LD1a的底面上形成了電鍍層PL。引線LD1的較薄部LD1b的底面,由於被封裝部MR1所覆蓋,故在引線LD1的較薄部LD1b的底面上,並未形成電鍍層PL。另外,在引線LD2中,由於整個底面從封裝部MR1的底面MR1b露出,故在引線LD2的整個底面上形成了電鍍層PL。
接著,將引線框架LF以及封裝部MR1切斷(切割)並分離(分割)成各半導體裝置區域PE(圖12的步驟S6)。
圖28~圖30,係用來說明步驟S6的切割步驟(切斷步驟)的俯視圖(圖28)以及剖面圖(圖29、圖30),圖31~圖33,顯示出完成了步驟S6的切割步驟的階段。
在步驟S6的切割步驟中,用作為旋轉之切斷刃(旋轉刀刃)的切割刀(切割鋸)BRD,將封裝部MR1與引線框架LF(引線LD、懸吊引線TL以及壩條DB)切斷。此時,如圖28~圖30所示的,切割刀BRD,沿著壩條DB延伸的方向,在彼此相鄰的半導體裝置區域PE之間的區域前進。因此,在相鄰的半導體裝置區域PE之間的區域,封裝部MR1以及引線框架LF被切斷。亦即,在相鄰的半導體裝置區域PE之間的區域,封裝部MR1、引線LD、懸吊引線TL以及壩條DB被切斷。
切割線(切斷區域),係彼此相鄰的半導體裝置區域PE之間的區域,換言之,係位於半導體裝置區域PE的周圍的區域,在俯視下,封裝部MR1以格子狀的方式被切斷。在切割線中,不僅封裝部MR1,引線框架LF亦被切斷,故位在切割線(切斷區域)內的部分的引線LD以及懸吊引線TL的各自的一部分,亦被切割刀BRD切斷除去。另外,壩條DB,全部位在切割線(切斷區域)內,故也會被切割刀BRD切斷除去。
利用步驟S6的切割步驟,封裝部MR1以及引線框架LF,被切斷並分離(分割)成各半導體裝置區域PE,所分離之各個半導體裝置區域PE,分別成為半導體裝置PKG。藉此,便可如圖31~圖33所示的,製造出半導體裝置PKG。
被切斷並分離成各半導體裝置區域PE的封裝部MR1,對應封裝部MR。另外,封裝部MR1的頂面MR1a,對應封裝部MR的頂面MRa,封裝部MR1的底面MR1b,對應封裝部MR的底面MRb。另外,切割刀BRD所形成之封裝部MR1的切斷面,對應封裝部MR的側面(MRc1、MRc2、MRc3、MRc4)。另外,封裝部MR的各側面,均係分別與封裝部MR的頂面MRa以及底面MRb交叉的面(參照圖6以及圖7)。另外,壩條DB,與相鄰的半導體裝置區域PE之間的區域的封裝部MR1一起被切割刀BRD切斷除去。因此,於所製造之半導體裝置PKG,並未殘留壩條DB。
另外,以形成一體的方式與壩條DB連接的引線LD(LD1、LD2)以及懸吊引線TL,與相鄰的半導體裝置區域PE之間的區域的封裝部MR1一起被切割刀BRD所切斷。切割刀BRD所形成之引線LD1的切斷面,對應引線LD1的端面TM1,切割刀BRD所形成之引線LD2的切斷面,對應引線LD2的端面TM2,切割刀BRD所形成之懸吊引線TL的切斷面,對應懸吊引線TL的端面TLM。引線LD1、LD2以及懸吊引線TL的各切斷面(TM1、TM2、TLM),從封裝部MR1的切斷面(MRc1、MRc2、MRc3、MRc4)露出。
由於封裝部MR的側面(MRc1、MRc2、MRc3、MRc4),與從其露出之各端面TM1、TM2、TLM,均為切割刀BRD(旋轉刀刃)所形成之切斷面,故引線LD1的端面TM1、引線LD2的端面TM2,以及懸吊引線TL的端面TLM,幾乎並未從封裝部MR的側面突出。
在引線LD1中,被切割刀BRD所切斷的,並非較厚部LD1a,而係較薄部LD1b。因此,引線LD1的端面TM1,對應引線LD1的較薄部LD1b的切斷面。另外,在引線LD2中,被切割刀BRD所切斷的,並非較厚部LD2a,而係較薄部LD2b。因此,引線LD2的端面TM2,對應引線LD2的較薄部LD2b的切斷面。然後,引線LD1的較薄部LD1b,係以從底面側的半蝕刻令厚度變薄,引線LD2的較薄部LD2b,係以從頂面側的半蝕刻令厚度變薄,懸吊引線TL,係以從底面側的半蝕刻令厚度變薄。因此,在封裝部MR的各側面(切斷面)中,引線LD1的端面TM1的高度位置,比引線LD2的端面TM2的高度位置更高,另外,懸吊引線TL的端面TLM的高度位置,亦比引線LD2的端面TM2的高度位置更高。
以該等方式,便可製造出本實施態樣的半導體裝置PKG。
<關於本發明人的檢討> 圖34,係本發明人所檢討之檢討例的半導體裝置PKG101的仰視圖;圖35,係檢討例的半導體裝置PKG101的平面透視圖;圖36以及圖37,係檢討例的半導體裝置PKG101的剖面圖;圖38,係檢討例的半導體裝置PKG101的側視圖;該等圖式分別相當於上述的圖2、圖3、圖6、圖7以及圖9。另外,在圖35的A1-A1線的位置的半導體裝置PKG101的剖面,對應圖36,在圖35的B1-B1線的位置的半導體裝置PKG101的剖面,對應圖37。
圖34~圖38的檢討例的半導體裝置PKG101,亦為QFN型的半導體封裝件。在圖34的檢討例的半導體裝置PKG101中,於晶片襯墊DP的周圍,引線LD101與引線LD102交替地配置,引線LD101的端面TM101、引線LD102的端面TM102,以及懸吊引線TL101的端面TLM101,從封裝部(樹脂封裝部)MR101的側面露出。封裝部MR101的側面,與從其露出之各端面TM101、TM102、TLM101,係在切斷樹脂封裝部(對應上述封裝部MR1)的切割步驟中,被切割刀(對應上述切割刀BRD)所切斷而形成的切斷面。
另外,在具備複數條引線的半導體封裝件態樣的半導體裝置中,伴隨著多端子化所導致之引線數的增加或半導體裝置的小型化,彼此相鄰的2條引線的間隔(間距)會逐漸變狹窄。相鄰的引線的間隔變狹窄,會導致相鄰的各引線之間短路的風險的增加。關於相鄰的各引線之間短路的主要原因,可列舉出在切斷樹脂封裝部的切割步驟產生金屬毛邊這個原因。
亦即,因為在切斷樹脂封裝部的切割步驟所產生之金屬毛邊的關係,相鄰的各引線之間會有短路之虞。在切斷樹脂封裝部的切割步驟中,係將樹脂封裝部與引線以切割刀切斷,惟此時,大多會朝切割刀的前進方向產生引線的金屬毛邊,若某引線的金屬毛邊與相鄰的引線接觸,則相鄰的各引線之間便會短路。
圖39,亦為表示檢討例的半導體裝置PKG101的側面的側視圖,惟於圖39,顯示出在切割步驟於引線LD101、LD102產生了金屬毛邊MB的情況。
如圖39所示的,金屬毛邊MB,朝切割刀的前進方向產生,在封裝部MR101的相同側面露出的各引線LD101、LD102中,朝相同方向產生。在圖39的情況下,箭號YG101的方向為切割刀的前進方向,在各引線LD101、LD102中,朝該箭號YG101的方向,產生了金屬毛邊MB。在各引線(LD101、LD102)中所產生之金屬毛邊MB,與該引線(LD101、LD102)形成一體,在樹脂封裝部的側面上以薄膜狀的方式延伸。
在此,在檢討例的半導體裝置PKG101中,引線LD101,具有與上述引線LD1大致相同的構造。因此,引線LD101,以形成一體的方式具有相當於上述較厚部LD1a的較厚部LD101a,以及相當於上述較薄部LD1b的較薄部LD101b,較薄部LD101b的切斷面,作為引線LD101的端面TM101,在封裝部MR101的側面露出(參照圖36、圖38以及圖39)。然而,引線LD102,與上述引線LD2不同,具有整體均一的厚度,該厚度,與上述較厚部LD2a的厚度大致相同(參照圖37)。然後,厚度均一的引線LD102的切斷面,作為引線LD102的端面TM102,在封裝部MR101的側面露出(參照圖37、圖38以及圖39)。另外,檢討例的半導體裝置PKG101,在封裝部MR101的底面中,引線LD101的較厚部LD101a的底面露出,惟引線LD101的較薄部LD101b的底面,被封裝部MR101所覆蓋而並未露出,引線LD102,整個底面從封裝部MR101的底面露出。因此,檢討例的半導體裝置PKG101的仰視圖,顯示於圖34,與上述圖2的半導體裝置PKG的仰視圖大致相同。
檢討例的半導體裝置PKG101的態樣,在切斷樹脂封裝部的切割步驟產生金屬毛邊MB,此時,相鄰的引線LD101與引線LD102,會有因為該金屬毛邊MB而短路之虞。
亦即,如圖39所示的,金屬毛邊MB,朝切割刀的前進方向產生,故在封裝部MR101的某側面(例如圖39所示之側面)露出的各引線LD101、LD102中,金屬毛邊MB朝橫方向(與封裝部MR101的底面以及側面平行的方向)產生。由圖39亦可知,在相鄰的引線LD101與引線LD102中,係從其中一方的引線向另一方的引線朝橫方向產生金屬毛邊MB,惟當該金屬毛邊的延伸距離較長時,該金屬毛邊MB會到達另一方的引線,相鄰的引線LD101與引線LD102會因為金屬毛邊MB而短路。引線之間短路的疑慮存在,會導致半導體裝置的可靠度降低。
防止引線LD101與引線LD102因為金屬毛邊MB而短路,有其必要。因此,檢討例的半導體裝置PKG101的態樣,為了達到即使產生金屬毛邊MB引線LD101與引線LD102也不會短路之目的,必須擴大引線LD101與引線LD102之間的間隔。然而,擴大引線LD101與引線LD102之間的間隔,會導致半導體裝置PKG101的平面尺寸的增大,不利於半導體裝置的多端子化或小型化。可是,若為了達到半導體裝置的多端子化或小型化之目的而縮小引線LD101與引線LD102之間的間隔,則會產生引線LD101與引線LD102因為金屬毛邊MB而短路的風險(可能性)。當引線LD101與引線LD102因為金屬毛邊MB而短路時,在製造步驟之後的檢査步驟會將發生了短路問題的半導體裝置除去。因此,發生引線LD101與引線LD102因為金屬毛邊MB而短路的風險,會導致半導體裝置的製造產能的降低,或半導體裝置的製造成本的增加。
<關於主要的特徴與功效> 本實施態樣的主要特徴之一,係在於「在引線LD1與其旁邊的引線LD2中,以封裝部MR的底面MRb為基準,引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高」此點。若以另一種表達方式敘述該特徴,則係在側視時,在封裝部MR的厚度方向上的引線LD1的端面TM1的底邊KH1與封裝部MR的頂面MRa之間的距離(L2),比在封裝部MR的厚度方向上的引線LD2的端面TM2的頂邊JH2與封裝部MR的頂面MRa之間的距離(L3)更小(L2<L3)。藉此,即使在引線LD1、LD2的切斷面(亦即引線LD1、LD2的端面TM1、TM2)產生了金屬毛邊(引線的金屬毛邊),仍可確實地防止彼此相鄰的2條引線LD1、LD2之間因為金屬毛邊而短路。針對其理由,在以下進行説明。
圖40,亦與上述圖9同樣,係顯示出本實施態樣的半導體裝置PKG的側面的側視圖,惟於圖40,顯示出在步驟S6的切割步驟中於引線LD1、LD2產生了金屬毛邊MB的情況。另外,圖41,係對應上述圖10的圖式,在圖40中被虛線所包圍的區域RG1的放大圖,顯示於圖41。
如上所述的,在製造半導體裝置PKG時,係在上述步驟S6中將封裝部MR1以及引線LD1、LD2用切割刀BRD(旋轉刀刃)切斷,惟此時,可能會朝切割刀BRD(旋轉刀刃)的前進方向產生引線LD1、LD2的金屬毛邊MB。
如圖40以及圖41所示的,金屬毛邊MB,朝切割刀BRD的前進方向產生,故在封裝部MR的相同側面露出的各引線LD1、LD2中,朝相同方向產生。因此,在圖40的情況下,箭號YG的方向為切割刀BRD的前進方向,在各引線LD1、LD2中,朝該箭號YG的方向,產生了金屬毛邊MB。亦即,金屬毛邊MB,朝切割刀BRD的前進方向產生,故在封裝部MR的某側面(在此假定為側面MRc1)露出的各引線LD1、LD2中,金屬毛邊MB朝橫方向(與封裝部MR的底面MRb以及側面MRc1平行的方向)產生。在各引線(LD1、LD2)中所產生之金屬毛邊MB,與該引線(LD1、LD2)形成一體,從該引線(LD1、LD2)的端面(TM1、TM2)在封裝部MR1的側面上以薄膜狀的方式延伸(伸展)。
金屬毛邊MB的產生方向,為金屬毛邊MB的延伸方向(金屬毛邊MB從引線延伸的方向)。在封裝部MR的側面MRc1中於各引線LD1、LD2的端面TM1、TM2所產生之金屬毛邊MB的延伸方向,係分別與封裝部MR的底面MRb以及側面MRc1平行的方向,或是分別與封裝部MR的頂面MRa以及側面MRc1平行的方向(亦即橫方向)。換言之,在封裝部MR的側面MRc1中於各引線LD1、LD2的端面TM1、TM2所產生之金屬毛邊MB的延伸方向,係封裝部MR的底面MRb與側面MRc1相交之邊延伸的方向,或是封裝部MR的頂面MRa與側面MRc1相交之邊延伸的方向。另外,在封裝部MR的側面MRc2中於各引線LD1、LD2的端面TM1、TM2所產生之金屬毛邊MB的延伸方向,係分別與封裝部MR的底面MRb以及側面MRc2平行的方向(亦即橫方向)。另外,在封裝部MR的側面MRc3中於各引線LD1、LD2的端面TM1、TM2所產生之金屬毛邊MB的延伸方向,係分別與封裝部MR的底面MRb以及側面MRc3平行的方向(亦即橫方向)。另外,在封裝部MR的側面MRc4中於各引線LD1、LD2的端面TM1、TM2所產生之金屬毛邊MB的延伸方向,係分別與封裝部MR的底面MRb以及側面MRc4平行的方向(亦即橫方向)。
在本實施態樣中,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,因此,在彼此相鄰的引線LD1與引線LD2中,即使從其中一方的引線向另一方的引線朝橫方向產生金屬毛邊MB,且該金屬毛邊MB的延伸距離很長,該金屬毛邊MB也不會與另一方的引線接觸。
上述檢討例的半導體裝置PKG101的態樣,與本實施態樣不同,在引線LD101與其旁邊的引線LD102中,引線LD101的端面TM101的底邊KH101的高度位置,比引線LD102的端面TM102的頂邊JH102的高度位置更低(參照圖38以及圖39)。因此,在相鄰的引線LD101與引線LD102中,若從其中一方的引線向另一方的引線朝橫方向產生金屬毛邊MB,且該金屬毛邊MB的延伸距離很長,則該金屬毛邊MB會與另一方的引線接觸。例如,在圖39中,引線LD101所產生之金屬毛邊MB,朝箭號YG101的方向,向相鄰的引線LD102橫方向延伸,故若金屬毛邊MB的延伸距離很長,則引線LD101所產生之金屬毛邊MB,會在箭號YG101的方向上到達相鄰的引線LD102,引線LD101與引線LD102便會因為金屬毛邊MB而短路。同樣地,在圖39中,引線LD102所產生之金屬毛邊MB,朝箭號YG101的方向,向相鄰的引線LD101橫方向延伸,故若金屬毛邊MB的延伸距離很長,則引線LD102所產生之金屬毛邊MB,會在箭號YG101的方向上到達相鄰的引線LD101,引線LD102與引線LD101便會因為金屬毛邊MB而短路。因此,上述檢討例的半導體裝置PKG101的態樣,為了防止引線LD102與引線LD101因為金屬毛邊MB而短路,必須擴大引線LD101與引線LD102之間的間隔,是故,會導致半導體裝置的平面尺寸的增大。
相對於此,本實施態樣,在引線LD1與其旁邊的引線LD2中,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高。因此,在相鄰的引線LD1與引線LD2中,即使從其中一方的引線向另一方的引線朝橫方向產生金屬毛邊MB,且該金屬毛邊MB的延伸距離很長,該金屬毛邊MB也不會與另一方的引線接觸,故可防止相鄰的引線LD1與引線LD2因為金屬毛邊MB而短路。因此,可令半導體裝置PKG的可靠度提高。另外,本實施態樣的半導體裝置PKG的態樣,即使不擴大引線LD1與引線LD2之間的間隔,仍可防止相鄰的引線LD1與引線LD2因為金屬毛邊MB而短路,故可縮小半導體裝置PKG的平面尺寸,進而達到令半導體裝置PKG小型化之目的。
在此,為了防止相鄰的引線LD1與引線LD2因為金屬毛邊MB而短路,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高是很重要的。例如,在圖41中,若引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,則即使引線LD1所產生之金屬毛邊MB,朝橫方向延伸,且該金屬毛邊MB的延伸距離很長,該金屬毛邊MB也不會與引線LD2接觸。然而,在圖41中,若與本實施態樣不同,引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更低,則當引線LD1所產生之金屬毛邊MB,朝橫方向延伸,且該金屬毛邊MB的延伸距離很長時,該金屬毛邊MB便會到達引線LD2並與其互相接觸。因此,若令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,則即使於引線LD1、LD2的切斷面(端面TM1、TM2)產生了金屬毛邊MB,由於在該金屬毛邊MB的延伸方向的前方並未存在相鄰的引線,故可確實地防止引線LD1、LD2之間因為金屬毛邊MB而短路。
像這樣,本發明人,著眼於當將樹脂封裝部與引線用切割刀(旋轉刀刃)切斷時,可能會於引線的切斷面產生金屬毛邊此點,以及該金屬毛邊的延伸方向為橫方向此點。然後,即使於引線的切斷面產生了金屬毛邊,以於該金屬毛邊的延伸方向的前方並未存在相鄰的引線的方式,將引線LD1的切斷面(端面TM1)與引線LD2的切斷面(端面TM2)的高度位置錯開,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高。亦即,在封裝部MR的同一側面中,在彼此相鄰的引線LD1的端面TM1與引線LD2的端面TM2中,令引線LD1的端面TM1的最低部分(在此為底邊KH1)的高度位置,比引線LD2的端面TM2的最高部分(在此為頂邊JH2)的高度位置更高。若以另一種表達方式,則係設置成在封裝部MR的同一側面中,在相鄰的引線LD1的端面TM1與引線LD2的端面TM2中,即使令端面TM1、TM2的其中一方朝橫方向(與封裝部MR的底面MRb以及側面平行的方向)假想地移動,也不會與端面TM1、TM2的其中另一方重疊。藉此,即使於引線LD1、LD2的切斷面(端面TM1、TM2)產生了金屬毛邊(MB),仍可確實地防止相鄰的引線LD1與引線LD2因為金屬毛邊(MB)而短路。
在本實施態樣中,即使在切斷引線LD1、LD2時產生了金屬毛邊(MB),仍可確實地防止相鄰的引線LD1與引線LD2因為金屬毛邊(MB)而短路,故可縮小相鄰的引線LD1與引線LD2之間的間隔。亦即,在本實施態樣中,藉由令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,即使縮小相鄰的引線LD1與引線LD2之間的間隔,也不會令相鄰的引線LD1與引線LD2因為金屬毛邊(MB)而短路的風險(可能性)增加。因此,可在不會令相鄰的引線LD1與引線LD2因為金屬毛邊(MB)而短路的風險(可能性)增加的情況下,縮小相鄰的引線LD1與引線LD2之間的間隔,故可達到縮小半導體裝置PKG的平面尺寸之目的,另外,可在不增大半導體裝置PKG的平面尺寸的情況下,達到增加引線LD的數量之目的。因此,可達到令半導體裝置PKG小型化或多端子化之目的。另外,當相鄰的引線之間因為金屬毛邊而短路時,在製造步驟之後的檢査步驟會將發生短路的半導體裝置除去,在本實施態樣中,由於可防止因為引線的金屬毛邊而導致引線之間的短路,故可令半導體裝置的製造產能提高,進而降低半導體裝置的製造成本。
另外,本實施態樣,係著眼於當將樹脂封裝部(封裝部MR1)與引線用切割刀(旋轉刀刃)切斷時可能會於引線的切斷面產生金屬毛邊此點,以及該金屬毛邊的延伸方向為橫方向此點,進而如上所述的,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高。惟當與本實施態樣不同,係將樹脂封裝部(封裝部MR1)與引線利用下料加工(punching)切斷時,則引線的金屬毛邊,並非朝橫方向而係朝縱方向產生。
因此,本實施態樣,若適用於在製造半導體裝置(PKG)時將樹脂封裝部(封裝部MR1)與引線LD用切割刀(旋轉刀刃)切斷的態樣,則有其功效。另外,不用下料加工,而係用切割刀(旋轉刀刃)切斷,即使切斷區域的樹脂封裝部的厚度厚到某種程度,仍可確實地切斷樹脂封裝部。
另外,本實施態樣,若適用於「在所製造之半導體裝置PKG中,當於從封裝部MR的側面露出之引線LD(LD1、LD2)的端面TM(TM1、TM2)產生了金屬毛邊(MB)時,該金屬毛邊(MB)朝橫方向產生」的態樣,則有其功效。在此,橫方向,係指在觀察封裝部MR的側面MRc1時的側視狀態下,分別與封裝部MR的底面MRb以及側面MRc1平行的方向(亦即與底面MRb平行且與側面MRc1也平行的方向),或是,分別與封裝部MR的頂面MRa以及側面MRc1平行的方向(亦即與頂面MRa平行且與側面MRc1也平行的方向)。換言之,係封裝部MR的底面MRb與側面MRc1相交之邊延伸的方向,或是,封裝部MR的頂面MRa與側面MRc1相交之邊延伸的方向。另外,在觀察封裝部MR的側面MRc2時的側視狀態下,橫方向,係指分別與封裝部MR的底面MRb以及側面MRc2平行的方向,或是,分別與封裝部MR的頂面MRa以及側面MRc2平行的方向。換言之,係封裝部MR的底面MRb與側面MRc2相交之邊延伸的方向,或是,封裝部MR的頂面MRa與側面MRc2相交之邊延伸的方向。在觀察封裝部MR的側面MRc3時的側視狀態下,或在觀察封裝部MR的側面MRc4時的側視狀態下,可認為也是同樣。
亦即,假定在所製造之半導體裝置PKG中,於從封裝部MR的側面露出之引線LD的端面TM產生了金屬毛邊(MB),且該金屬毛邊朝橫方向產生的情況。此時,若與本實施態樣不同,並未令引線LD1的端面TM1的底邊KH1的高度位置比引線LD2的端面TM2的頂邊JH2的高度位置更高,則暗示了會有因為在切斷引線LD時所產生之金屬毛邊而引線LD之間短路的風險。因此,吾人可以說,在該等情況下,係藉由像本實施態樣這樣,令引線LD1的端面TM1的底邊KH1的高度位置比引線LD2的端面TM2的頂邊JH2的高度位置更高,以解除因為在切斷引線時所產生之金屬毛邊而引線LD之間短路的風險。因此,將本實施態樣適用於「在所製造之半導體裝置PKG中,於從封裝部MR的側面露出之引線LD的端面TM產生了金屬毛邊(MB),且該金屬毛邊朝橫方向產生」的態樣,有其功效,藉此,便可獲得如上所述的功效。
另外,在步驟S3的導線結合步驟中,亦可採用利用熱與負重將導線BW與襯墊電極PD或引線LD連接的方式(熱壓合方式),若採用除了熱與負重之外更一邊施加超音波一邊將導線BW與襯墊PD或引線LD連接的方式(超音波熱壓合方式),則為更佳的態樣。藉由使用超音波熱壓合方式,便可提高導線BW相對於襯墊電極PD或引線LD的連接強度。
另外,由於銅(Cu)係比金(Au)更硬的材質,故比起金(Au)導線而言,銅(Cu)導線,更難以確保相對於引線的連接強度。因此,比起使用金導線的導線結合步驟而言,使用銅導線的導線結合步驟,更宜提高所施加之超音波的頻率,藉此便可確保銅導線的連接強度。然而,若縮小引線的寬度(導線結合區域中的引線的寬度),會變得難以施加高頻率的超音波。因此,在使用銅導線的情況下,伴隨著提高導線結合時所施加之超音波的頻率,宜將引線的寬度(導線結合區域中的引線的寬度)擴大到某種程度。
然而,在上述檢討例的半導體裝置PKG101中,若伴隨著使用銅導線而擴大引線的寬度(導線結合區域中的引線的寬度),進而導致相鄰的引線的間隔縮小,則因為在切斷引線時所產生之金屬毛邊而引線之間短路的風險會有增加之虞。因此,在上述檢討例的半導體裝置PKG101中,使用銅導線的態樣,會形成為了避免因為在切斷引線時所產生之金屬毛邊而引線之間短路,遂一邊維持相鄰的引線的間隔,一邊擴大引線的寬度(導線結合區域中的引線的寬度)的狀態,而此舉會導致半導體裝置PKG101的平面尺寸的增大。
相對於此,本實施態樣,如上所述的,藉由令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,以避免因為在切斷引線LD時所產生之金屬毛邊而引線LD之間短路。藉此,即使相鄰的引線LD的間隔縮小,仍可防止因為在切斷引線LD時所產生之金屬毛邊而引線LD之間短路。因此,在本實施態樣的半導體裝置PKG中,當使用銅導線作為導線BW時,即使伴隨著使用銅導線而擴大引線LD的寬度(導線結合區域中的引線LD的寬度),進而導致相鄰的引線LD的間隔縮小,仍可避免因為在切斷引線LD時所產生之金屬毛邊而引線LD之間短路。
因此,在本實施態樣中,當使用銅導線作為導線BW時,「可將引線LD的寬度(導線結合區域中的引線LD的寬度)擴大到某種程度,以令超音波熱壓合方式的導線結合更容易實行,同時縮小相鄰的引線LD的間隔」係被容許的,藉此便可抑制半導體裝置PKG的平面尺寸。因此,作為導線BW,可適當使用金(Au)導線、銅(Cu)導線,或鋁(Al)導線等,惟若將本實施態樣適用於使用銅導線作為導線BW的態樣,其功效極大。
另外,當使用金導線作為導線BW時,比起使用銅導線的態樣而言,更可降低於導線結合時所施加之超音波的頻率,故可縮小引線LD的寬度。藉此,便可減少切割步驟中的引線的切斷量(體積),故可延長切割刀BRD的使用壽命。因此,將本實施態樣適用於使用金導線作為導線BW的態樣,其功效亦可期待。
另外,在本實施態樣中,如上所述的,令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,若將引線LD1的端面TM1的底邊KH1的高度位置,與引線LD2的端面TM2的頂邊JH2的高度位置的差(高度方向的差),附上符號DF,設為差DF(參照圖10),則該差DF比零更大(亦即DF>0)。另外,該差DF,對應在封裝部MR的厚度方向上的引線LD1的端面TM1的底邊KH1與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離L2,與在封裝部MR的厚度方向上的引線LD2的端面TM2的頂邊JH2與封裝部MR的頂面MRa(亦即圖9所示之頂面MRa的邊)之間的距離L3的差(DF=L3-L2)。
該差DF,為引線LD1、LD2之中的最厚部分的厚度(在此為較厚部LD1a的厚度T1a或較厚部LD2a的厚度T2a)的10~40%,為較佳的態樣。亦即,T1a×0.1≦DF≦T1a×0.4或T2a×0.1≦DF≦T2a×0.4成立,為較佳的態樣。若令差DF大至某種程度,則即使發生在切斷引線LD時所產生之引線LD的金屬毛邊(MB)因為某種原因而從橫方向些許傾斜的情況,仍可確實地防止相鄰的引線LD1、LD2之間因為金屬毛邊而短路。以此觀點,差DF,在引線LD1、LD2之中的最厚部分的厚度(在此為較厚部LD1a的厚度T1a或較厚部LD2a的厚度T2a)的10%以上,為較佳的態樣,亦即,T1a×0.1≦DF或T2a×0.1≦DF成立,為較佳的態樣。
然而,若將該差DF設得太大,則引線LD1、LD2的較薄部LD1b、LD2b的厚度T1b、T2b會變得很薄,半導體裝置PKG的製造步驟可能會變得難以實行。以此觀點,差DF,在引線LD1、LD2之中的最厚部分的厚度(在此為較厚部LD1a的厚度T1a或較厚部LD2a的厚度T2a)的40%以下,為較佳的態樣,亦即,DF≦T1a×0.4或DF≦T2a×0.4成立,為較佳的態樣。因此,差DF,為引線LD1、LD2之中的最厚部分的厚度(在此為較厚部LD1a的厚度T1a或較厚部LD2a的厚度T2a)的10~40%,尤為較佳態樣,亦即,T1a×0.1≦DF≦T1a×0.4或T2a×0.1≦DF≦T2a×0.4成立,尤為較佳態樣。
試舉一例,可將引線LD1、LD2的較厚部LD1a、LD2a的厚度T1a、T2a,分別設為0.2mm左右,將引線LD1、LD2的較薄部LD1b、LD2b的厚度T1b、T2b,分別設為0.08mm左右,並將差DF設為0.04mm左右。
<關於第1變化實施例> 接著,針對本實施態樣的半導體裝置PKG的第1變化實施例進行説明。另外,以下,將第1變化實施例的半導體裝置PKG,附上符號PKG1,稱為半導體裝置PKG1。另外,以下,將上述圖1~圖11的半導體裝置PKG,稱為上述半導體裝置PKG。
圖42以及圖43,係第1變化實施例的半導體裝置PKG1的剖面圖;圖44,係第1變化實施例的半導體裝置PKG1的側視圖;圖45,係表示在圖44中被虛線所包圍之區域RG2的放大圖的部分放大側視圖。另外,圖42係對應上述圖6的圖式,圖43係對應上述圖7的圖式,圖44係對應上述圖9的圖式,圖45係對應上述圖10的圖式。
在上述半導體裝置PKG(上述圖1~圖11的半導體裝置PKG)中,引線LD1的較薄部LD1b的厚度T1b,與引線LD2的較薄部LD2b的厚度T2b,彼此大致相同(T1b=T2b)(參照圖6以及圖7)。反映此點,在上述半導體裝置PKG中,引線LD1的端面TM1的高度方向的尺寸H1,與引線LD2的端面TM2的高度方向的尺寸H2,大致相同(H1=H2)(參照圖10)。
相對於此,在第1變化實施例的半導體裝置PKG1中,引線LD1的較薄部LD1b的厚度T1b,比引線LD2的較薄部LD2b的厚度T2b更厚(T1b>T2b)(參照圖42以及圖43)。反映此點,在第1變化實施例的半導體裝置PKG1中,引線LD1的端面TM1的高度方向的尺寸H1,比引線LD2的端面TM2的高度方向的尺寸H2更大(H1>H2)(參照圖45)。
另外,引線LD1的端面TM1的高度方向的尺寸H1,與該引線LD1的較薄部LD1b的厚度T1b實質上相同(H1=T1b),引線LD2的端面TM2的高度方向的尺寸H2,與該引線LD2的較薄部LD2b的厚度T2b實質上相同(H2=T2b),此點在上述半導體裝置PKG與第1變化實施例的半導體裝置PKG1為共通點。
第1變化實施例的半導體裝置PKG1的其他構造,與上述半導體裝置PKG大致相同,故在此其重複説明省略。另外,第1變化實施例的半導體裝置PKG1的製造步驟,與上述半導體裝置PKG的製造步驟大致相同,故在此其重複説明省略。
第1變化實施例的半導體裝置PKG1,除了可獲得與上述半導體裝置PKG大致相同的功效之外,更可獲得以下的功效。
在製造半導體裝置時,引線框架LF中的引線LD2的整個底面與引線LD1的較厚部LD1a的底面,可被支持構件的支持面所保持,惟引線LD1的較薄部LD1b的底面,形成離開支持構件的支持面,而並未被保持的狀態。作為支持構件,可列舉出例如貼合於引線框架LF的整個底面的片狀的構件(背面膠帶)等。背面膠帶,例如,在製作出引線框架LF之後貼合於引線框架LF的整個底面,並在以成型步驟形成了封裝部MR1之後,且在實行電鍍步驟(形成上述電鍍層PL的步驟)之前,從引線框架LF除去。引線框架LF中的引線LD2的整個底面與引線LD1的較厚部LD1a的底面,與背面膠帶接觸,故即使實行成型步驟,引線LD2的底面與引線LD1的較厚部LD1a的底面,也不會被封裝部MR1所覆蓋。另一方面,引線LD1的較薄部LD1b的底面,離開背面膠帶,在實行成型步驟之後,引線LD1的較薄部LD1b的底面形成被封裝部MR1所覆蓋的狀態。
在製造半導體裝置時,引線LD2,不僅較厚部LD2a,較薄部LD2b亦可為背面膠帶等的支持構件所支持,故即使令引線LD2的較薄部LD2b的厚度T2b較薄,引線LD2的支持強度也不會降低,半導體裝置的製造步驟的不良情況便不容易發生。另一方面,在製造半導體裝置時,引線LD1的較厚部LD1a可為背面膠帶等的支持構件所支持,惟引線LD1的較薄部LD1b並未被背面膠帶等的支持構件所支持,故若令引線LD1的較薄部LD1b的厚度T1b太薄,則引線LD1的支持強度會降低,會有引線LD1發生變形的疑慮。因此,引線LD1的較薄部LD1b的厚度T1b,宜厚到某種程度。
於是,在第1變化實施例的半導體裝置PKG1中,令引線LD2的較薄部LD2b的厚度T2b,比引線LD1的較薄部LD1b的厚度T1b更薄(T1b>T2b),是故,引線LD1的端面TM1的高度方向的尺寸H1,比引線LD2的端面TM2的高度方向的尺寸H2更大(H1>H2)。如是,藉由令引線LD1的較薄部LD1b的厚度T1b較厚,便可確保引線LD1的支持強度,並確實地防止引線LD1的變形,同時藉由令引線LD2的較薄部LD2b的厚度T2b較薄,便可確實地實現引線LD1的端面TM1的底邊KH1的高度位置比引線LD2的端面TM2的頂邊JH2的高度位置更高的構造。
另外,第1變化實施例的半導體裝置PKG1的態樣,亦與上述半導體裝置PKG同樣,上述差DF,為引線LD1、LD2之中的最厚部分的厚度(在此為較厚部LD1a的厚度T1a或較厚部LD2a的厚度T2a)的10~40%,尤為較佳的態樣,亦即,T1a×0.1≦DF≦T1a×0.4或T1b×0.1≦DF≦T1b×0.4成立,尤為較佳的態樣。試舉一例,可將引線LD1、LD2的較厚部LD1a、LD2a的厚度T1a、T2a,分別設為0.2mm左右,將引線LD1的較薄部LD1b的厚度T1b設為0.1mm左右,將引線LD2的較薄部LD2b的厚度T2b設為0.06mm左右,並將差DF設為0.04mm左右。
<關於第2變化實施例> 接著,針對本實施態樣的半導體裝置PKG的第2變化實施例進行説明。另外,以下,將第2變化實施例的半導體裝置PKG,附上符號PKG2,稱為半導體裝置PKG2。另外,以下,將上述圖1~圖11的半導體裝置PKG,稱為上述半導體裝置PKG。
圖46以及圖47,係第2變化實施例的半導體裝置PKG2的平面透視圖,圖48,係第2變化實施例的半導體裝置PKG2的側視圖。另外,圖46係對應上述圖3的圖式,圖47係對應上述圖11的圖式,圖48係對應上述圖9的圖式。在圖47中,亦附有與上述圖11同樣的影線。另外,第2變化實施例的半導體裝置PKG2的俯視圖,與上述圖1相同,第2變化實施例的半導體裝置PKG2的仰視圖,與上述圖2相同,第2變化實施例的半導體裝置PKG2的剖面圖,與上述圖6~圖8相同,故在此重複的圖式省略。
在上述半導體裝置PKG(上述圖1~圖11的半導體裝置PKG)中,引線LD1的較薄部LD1b的寬度W1b,與引線LD1的較厚部LD1a的寬度W1a,大致相同(W1a=W1b)(參照圖11)。另外,在上述半導體裝置PKG中,引線LD2的較薄部LD2b的寬度W2b,與引線LD2的較厚部LD2a的寬度W2a,大致相同(W2a=W2b)(參照圖11)。另外,在上述半導體裝置PKG中,引線LD1的較薄部LD1b的寬度W1b,與引線LD2的較薄部LD2b的寬度W2b,大致相同(W1b=W2b),另外,引線LD1的較厚部LD1a的寬度W1a,與引線LD2的較厚部LD2a的寬度W2a,大致相同(W1a=W2a)(參照圖11)。因此,在上述半導體裝置PKG中,引線LD1的端面TM1的橫方向的尺寸W3,與引線LD2的端面TM2的橫方向的尺寸W4相同(W3=W4)(參照圖9)。
相對於此,在第2變化實施例的半導體裝置PKG2中,引線LD2的較薄部LD2b的寬度W2b,與引線LD2的較厚部LD2a的寬度W2a,彼此大致相同(W2a=W2b)此點,與上述半導體裝置PKG共通(參照圖47)。然而,在第2變化實施例的半導體裝置PKG2中,與上述半導體裝置PKG不同,引線LD1的較薄部LD1b的寬度W1b,比引線LD1的較厚部LD1a的寬度W1a更小(W1a>W1b)(參照圖47)。另外,在第2變化實施例的半導體裝置PKG2中,引線LD1的較厚部LD1a的寬度W1a,與引線LD2的較厚部LD2a的寬度W2a,彼此大致相同(W1a=W2a)此點,與上述半導體裝置PKG共通(參照圖47)。然而,在第2變化實施例的半導體裝置PKG2中,與上述半導體裝置PKG不同,引線LD1的較薄部LD1b的寬度W1b,比引線LD2的較薄部LD2b的寬度W2b更小(W1b<W2b)(參照圖47)。因此,在第2變化實施例的半導體裝置PKG2中,與上述半導體裝置PKG不同,引線LD1的端面TM1的橫方向的尺寸W3,比引線LD2的端面TM2的橫方向的尺寸W4更小(W3<W4)。這是因為,引線LD1的端面TM1的橫方向的尺寸,與引線LD1的較薄部LD1b的寬度W1b實質上相同,另外,引線LD2的端面TM2的橫方向的尺寸,與引線LD2的較薄部LD2b的寬度W2b實質上相同的關係(參照圖48)。
第2變化實施例的半導體裝置PKG2的其他構造,與上述半導體裝置PKG大致相同,故在此其重複説明省略。另外,第2變化實施例的半導體裝置PKG2的製造步驟,與上述半導體裝置PKG的製造步驟大致相同,故在此其重複説明省略。
第2變化實施例的半導體裝置PKG2,除了可獲得與上述半導體裝置PKG大致相同的功效之外,更可獲得以下的功效。
在將半導體裝置安裝於安裝用基板時,引線LD1、LD2的各自的下部露出面,與安裝用基板的端子係以焊料等接合。當於半導體裝置發生了翹曲時,翹曲所形成之應力最大之處,係在封裝部MR的底面MRb的外周圍側。在封裝部MR的底面MRb中,比起引線LD1的下部露出面而言,引線LD2的下部露出面位於更靠外周圍側之處。因此,當於半導體裝置發生了翹曲時,比起引線LD1的下部露出面與安裝用基板的端子的接合部而言,引線LD2的下部露出面與安裝用基板的端子的接合部,伴隨著翹曲所被施加的應力更大。因此,當於半導體裝置發生了翹曲時,引線與安裝用基板的端子之間的接合部剝離的風險(可能性)較高者,係引線LD1、LD2之中的引線LD2。
於是,第2變化實施例的半導體裝置PKG2,亦與上述半導體裝置PKG同樣,藉由令引線LD2的較薄部LD2b的寬度W2b,與引線LD2的較厚部LD2a的寬度W2a大致相同(W2a=W2b),以確保從封裝部MR的底面MRb露出之引線LD2的下部露出面的面積。藉此,便可確保半導體裝置的引線LD2與安裝用基板的端子之間的接合強度。因此,在將半導體裝置安裝於安裝用基板時,即使於半導體裝置發生了翹曲,針對伴隨著翹曲所被施加之應力較大的引線LD2,藉由擴大引線LD2的下部露出面的面積,以提高引線LD2與安裝用基板的端子之間的接合強度,便可確實地防止引線LD2與安裝用基板的端子的接合部剝離。因此,可令半導體裝置的安裝可靠度提高。
另一方面,當於半導體裝置發生了翹曲時,比起引線LD2的下部露出面與安裝用基板的端子的接合部而言,引線LD1的下部露出面與安裝用基板的端子的接合部,伴隨著翹曲所被施加的應力較小。另外,引線LD1的下部露出面,係由引線LD1的較厚部LD1a的底面所構成,引線LD1的較薄部LD1b的底面,被封裝部MR所覆蓋。因此,即是縮小引線LD1的較薄部LD1b的寬度W1b,引線LD1的下部露出面的面積也不會改變,是故,縮小引線LD1的較薄部LD1b的寬度W1b,對引線LD1的下部露出面與安裝用基板的端子的接合強度不會造成影響。
於是,在第2變化實施例的半導體裝置PKG2中,令引線LD1的較薄部LD1b的寬度W1b,比引線LD1的較厚部LD1a的寬度W1a更小(W1a>W1b)。藉此,便可一邊確保引線LD1的較厚部LD1a的寬度W1a與平面尺寸(平面面積),一邊縮小引線LD1的較薄部LD1b的寬度W1b。藉由令引線LD1的較厚部LD1a的寬度W1a與平面尺寸(平面面積)大至某種程度,於引線LD1的較厚部LD1a的頂面連接導線BW變得更容易,另外,也變得更容易確保引線LD1的較厚部LD1a的底面(亦即下部露出面)與安裝用基板的端子的接合強度。另外,在將樹脂封裝部與引線切斷的切割步驟中,所切斷之金屬構件的切斷量(體積)較少者,切割步驟較易實行。第2變化實施例的態樣,藉由縮小引線LD1的較薄部LD1b的寬度W1b,便可減少步驟S6的切割步驟中的引線LD1的切斷量(體積),故可令步驟S6的切割步驟較易實行。另外,亦可延長切割刀BRD的使用壽命。
像這樣在第2變化實施例的半導體裝置PKG2中,令引線LD1的較薄部LD1b的寬度W1b,比引線LD2的較薄部LD2b的寬度W2b更小(W1b<W2b),是故,引線LD1的端面TM1的橫方向的尺寸W3,比引線LD2的端面TM2的橫方向的尺寸寬度W4更小(W3<W4)。藉此,便可擴大引線LD2的較薄部LD2b的寬度W2b(端面TM2的橫方向的尺寸W4),以提高引線LD2的下部露出面與安裝用基板的端子的接合強度,進而令半導體裝置的安裝可靠度提高,同時縮小引線LD1的較薄部LD1b的寬度W1b(端面TM1的橫方向的尺寸W3),以令步驟S6的切割步驟變得更容易實行。另外,可延長切割刀BRD的使用壽命。
因此,第2變化實施例(半導體裝置PKG2)的態樣,可一邊確保與上述半導體裝置PKG大致相同的安裝可靠度,一邊比起製造上述半導體裝置PKG的態樣而言,更進一步縮小步驟S6的切割步驟中的金屬構件的切斷量(體積),故可獲得步驟S6的切割步驟更容易實行此等優點。
另外,由於在步驟S5的電鍍步驟,端面TM1、TM2、TLM尚未形成,故並非在步驟S5於端面TM1、TM2、TLM上形成電鍍層PL。然而,當在步驟S6的切割步驟切斷引線LD2時,在引線LD2的下部露出面(從封裝部MR1的底面MR1b露出的部分)上所形成之電鍍層PL亦與引線LD2一併被切斷,故該電鍍層PL的一部分,有時會成為電鍍層PL的毛邊而在引線LD2的切斷面(端面TM2)的一部分上延伸。此時,在所製造之半導體裝置中,形成電鍍層PL覆蓋引線LD2的各端面TM2的一部分的狀態。若電鍍層PL覆蓋引線LD2的端面TM2的一部分,則在將半導體裝置以焊料安裝於安裝用基板時,焊料會沾染到覆蓋引線LD2的端面TM2的一部分的電鍍層PL上。由於第2變化實施例的半導體裝置PKG2,亦與上述半導體裝置PKG同樣,引線LD2的較薄部LD2b的寬度W2b並未縮小,故在將半導體裝置以焊料安裝於安裝用基板時,可增加焊料沾染到覆蓋引線LD2的端面TM2的一部分的電鍍層PL上的量。由此點來看,第2變化實施例的半導體裝置PKG2的態樣,亦可確保與上述半導體裝置PKG大致相同的安裝可靠度。
<關於第3變化實施例> 接著,針對本實施態樣的半導體裝置PKG的第3變化實施例進行説明。另外,以下,將第3變化實施例的半導體裝置PKG,附上符號PKG3,稱為半導體裝置PKG3。另外,以下,將上述圖1~圖11的半導體裝置PKG,稱為上述半導體裝置PKG。
圖49以及圖50,係第3變化實施例的半導體裝置PKG3的平面透視圖,圖51,係第3變化實施例的半導體裝置PKG3的仰視圖,圖52,係第3變化實施例的半導體裝置PKG3的側視圖。另外,圖49係對應上述圖3的圖式,圖50係對應上述圖11的圖式,圖51係對應上述圖2的圖式,圖52係對應上述圖9的圖式。在圖50中,亦附有與上述圖11同樣的影線。另外,第3變化實施例的半導體裝置PKG3的俯視圖,與上述圖1相同,第3變化實施例的半導體裝置PKG3的剖面圖,與上述圖6~圖8相同,故在此重複的圖式省略。
在第3變化實施例的半導體裝置PKG3中,與上述半導體裝置PKG以及第2檢討例的半導體裝置PKG2不同,引線LD2的較薄部LD2b的寬度W2b,比引線LD2的較厚部LD2a的寬度W2a更小(W2a>W2b)(參照圖50)。另外,與上述半導體裝置PKG不同,在第3變化實施例的半導體裝置PKG3中,與第2變化實施例的半導體裝置PKG2同樣,引線LD1的較薄部LD1b的寬度W1b,比引線LD1的較厚部LD1a的寬度W1a更小(W1a>W1b)(參照圖50)。另外,在第3變化實施例的半導體裝置PKG3中,引線LD1的較厚部LD1a的寬度W1a,與引線LD2的較厚部LD2a的寬度W2a,彼此大致相同(W1a=W2a)此點,與上述半導體裝置PKG以及第2檢討例的半導體裝置PKG2共通(參照圖50)。另外,在第3變化實施例的半導體裝置PKG3中,引線LD1的較薄部LD1b的寬度W1b,與引線LD2的較薄部LD2b的寬度W2b,大致相同(W1b=W2b)(參照圖50)。因此,在第3變化實施例的半導體裝置PKG3中,引線LD1的端面TM1的橫方向的尺寸W3,與引線LD2的端面TM2的橫方向的尺寸W4,大致相同(參照圖52)。這是因為,引線LD1的端面TM1的橫方向的尺寸W3,與引線LD1的較薄部LD1b的寬度W1b實質上相同,另外,引線LD2的端面TM2的橫方向的尺寸W4,與引線LD2的較薄部LD2b的寬度W2b實質上相同的關係。
第3變化實施例的半導體裝置PKG3的其他構造,與上述半導體裝置PKG大致相同,故在此其重複説明省略。另外,第3變化實施例的半導體裝置PKG3的製造步驟,與上述半導體裝置PKG的製造步驟大致相同,故在此其重複説明省略。
第3變化實施例的半導體裝置PKG3,除了可獲得與上述半導體裝置PKG大致相同的功效之外,更可獲得以下的功效。
亦即,第3變化實施例的半導體裝置PKG3,與第2變化實施例的半導體裝置PKG2同樣,令引線LD1的較薄部LD1b的寬度W1b,比引線LD1的較厚部LD1a的寬度W1a更小(W1a>W1b)。藉此,便可一邊確保引線LD1的較厚部LD1a的寬度W1a與平面尺寸(平面面積),一邊縮小引線LD1的較薄部LD1b的寬度W1b。另外,第3變化實施例的半導體裝置PKG3,與上述半導體裝置PKG或第2變化實施例的半導體裝置PKG2不同,令引線LD2的較薄部LD2b的寬度W2b,比引線LD2的較厚部LD2a的寬度W2a更小(W2a>W2b)。藉此,便可一邊確保引線LD2的較厚部LD2a的寬度W2a與平面尺寸(平面面積),一邊縮小引線LD2的較薄部LD2b的寬度W2b。藉由令引線LD1、LD2的較厚部LD1a、LD2a的寬度W1a、W2a與平面尺寸(平面面積)大至某種程度,於引線LD1、LD2的較厚部LD1a、LD2a的各頂面連接導線BW變得更容易,另外,也變得更容易確保引線LD1、LD2與安裝用基板的端子的接合強度。另外,在切斷樹脂封裝部與引線的切割步驟中,所切斷之金屬構件的切斷量較少者,切割步驟較易實行。第3變化實施例的態樣,不僅引線LD1的較薄部LD1b的寬度W1b(端面TM1的橫方向的尺寸W3),亦縮小了引線LD2的較薄部LD2b的寬度W2b(端面TM2的橫方向的尺寸W4),藉此,便可縮小步驟S6的切割步驟中的引線LD1、LD2的各切斷量(體積)。因此,第3變化實施例的態樣,可令步驟S6的切割步驟更容易實行。另外,可延長切割刀BRD的使用壽命。
因此,若比較上述半導體裝置PKG、第2變化實施例的半導體裝置PKG2以及第3變化實施例的半導體裝置PKG3,從較易實行步驟S6的切割步驟此等觀點來看,第3變化實施例的半導體裝置PKG3最有利,第2變化實施例的半導體裝置PKG2次有利。另一方面,從盡可能提高半導體裝置的安裝可靠度的觀點來看,第2變化實施例的半導體裝置PKG2以及上述半導體裝置PKG較有利。
<關於第4變化實施例> 接著,針對本實施態樣的半導體裝置PKG的第4變化實施例進行説明。另外,以下,將第4變化實施例的半導體裝置PKG,附上符號PKG4,稱為半導體裝置PKG4。另外,以下,將上述圖1~圖11的半導體裝置PKG,稱為上述半導體裝置PKG。
圖53以及圖54,係第4變化實施例的半導體裝置PKG4的平面透視圖,圖55,係第4變化實施例的半導體裝置PKG4的仰視圖,圖56以及圖57,係第4變化實施例的半導體裝置PKG4的剖面圖。另外,圖53係對應上述圖3的圖式,圖54係對應上述圖11的圖式,圖55係對應上述圖2的圖式,圖56係對應上述圖6的圖式,圖57係對應上述圖7的圖式。另外,在圖53的A2-A2線的位置的半導體裝置PKG4的剖面圖,對應圖56,在圖53的B2-B2線的位置的半導體裝置PKG4的剖面圖,對應圖57。另外,在圖54中,亦附有與上述圖11同樣的影線。另外,在圖53中,對引線LD1附上斜線的影線以資辨別引線LD1與引線LD2。另外,第4變化實施例的半導體裝置PKG4的俯視圖,與上述圖1相同,第4變化實施例的半導體裝置PKG4的側視圖,與上述圖9以及圖10相同,故在此重複的圖式省略。
在上述半導體裝置PKG中,比起引線LD2而言,引線LD1延伸到更靠近晶片襯墊DP之處。亦即,在上述半導體裝置PKG中,當比較相鄰的引線LD1與引線LD2時,比起引線LD2的前端面(前端部)而言,引線LD1的前端面(前端部),位於更靠近晶片襯墊DP之處。
相對於此,在第4變化實施例的半導體裝置PKG4中,當比較相鄰的引線LD1與引線LD2時,從引線LD2的前端面到晶片襯墊DP的距離(間隔),與從引線LD1的前端面到晶片襯墊DP的距離(間隔),大致相同。
在晶片襯墊DP的周圍,引線LD1與引線LD2交替地配置(排列),各引線LD1,以形成一體的方式具有較厚部LD1a與較薄部LD1b,各引線LD2,以形成一體的方式具有較厚部LD2a與較薄部LD2b,此點,第4變化實施例的半導體裝置PKG4,亦與上述半導體裝置PKG共通。另外,在封裝部MR的底面MRb中,引線LD1的較厚部LD1a的底面露出而成為引線LD1的下部露出面,引線LD2的整個底面露出而成為引線LD2的下部露出面,此點,第4變化實施例的半導體裝置PKG4,亦與上述半導體裝置PKG共通。
上述半導體裝置PKG,由上述圖2亦可知,在封裝部MR的底面MRb中,以沿著該底面MRb的外周圍(側邊)的方式,引線LD1、LD2的下部露出面曲折狀(鋸齒排列)地並排成二列。相對於此,第4變化實施例的半導體裝置PKG4,由圖55亦可知,在封裝部MR的底面MRb中,以沿著該底面MRb的外周圍(側邊)的方式,引線LD1、LD2的下部露出面並排成一列(排列著)。
亦即,在第4變化實施例的半導體裝置PKG4中,在俯視下,引線LD1的厚膜部LD1a與晶片襯墊DP之間的距離,與該引線LD1的相鄰的引線LD2的厚膜部LD2a與晶片襯墊DP之間的距離大致相同。因此,在俯視下,引線LD1的下部露出面與晶片襯墊DP之間的距離,與該引線LD1的相鄰的引線LD2的下部露出面與晶片襯墊DP之間的距離大致相同。因此,在第4變化實施例的半導體裝置PKG4中,在俯視下,引線LD1的厚膜部LD1a位在該引線LD1的兩側的2條引線LD2的厚膜部LD2a之間,因此,在封裝部MR的底面MRb中,引線LD1的下部露出面位在該引線LD1的兩側的2條引線LD2的下部露出面之間。同樣地,在第4變化實施例的半導體裝置PKG4中,在俯視下,引線LD2的厚膜部LD2a位在該引線LD2的兩側的2條引線LD1的厚膜部LD1a之間,因此,在封裝部MR的底面MRb中,引線LD2的下部露出面位在該引線LD2的兩側的2條引線LD1的下部露出面之間。
第4變化實施例的半導體裝置PKG4的其他構造,與上述半導體裝置PKG大致相同,故在此其重複説明省略。另外,第4變化實施例的半導體裝置PKG4的製造步驟,與上述半導體裝置PKG的製造步驟大致相同,故在此其重複説明省略。
在第4變化實施例的半導體裝置PKG4中,亦像上述圖9以及圖10那樣,藉由令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,而可獲得如上所述的功效。
然而,若考慮到在將半導體裝置PKG以焊料安裝於安裝用基板時可能會發生的焊接橋(焊接短路),則像上述半導體裝置PKG那樣,在封裝部MR的底面MRb中,藉由以沿著該底面MRb的外周圍(側邊)的方式,將引線LD1、LD2的下部露出面曲折狀(鋸齒排列)地並排成二列,以擴大從封裝部MR的底面MRb露出的引線LD1的露出面與引線LD2的下部露出面的間隔,為較佳的態樣。
<關於第5變化實施例> 接著,針對本實施態樣的半導體裝置PKG的第5變化實施例進行説明。另外,以下,將第5變化實施例的半導體裝置PKG,附上符號PKG5,稱為半導體裝置PKG5。另外,以下,將上述圖1~圖11的半導體裝置PKG,稱為上述半導體裝置PKG。
圖58以及圖59,係第5變化實施例的半導體裝置PKG5的剖面圖,圖60,係第5變化實施例的半導體裝置PKG5的側視圖,圖61,係表示在圖60中被虛線所包圍之區域RG3的放大圖的部分放大側視圖。另外,圖58係對應上述圖6的圖式,圖59係對應上述圖7的圖式,圖60係對應上述圖9的圖式,圖61係對應上述圖10的圖式。另外,第5變化實施例的半導體裝置PKG5的俯視圖,與上述圖1相同,第5變化實施例的半導體裝置PKG5的仰視圖,與上述圖2相同,第5變化實施例的半導體裝置PKG5的平面透視圖,與上述圖3相同,故在此重複的圖式省略。
引線LD1與引線LD2在晶片襯墊DP的周圍交替地配置(排列)此點,第5變化實施例的半導體裝置PKG5,亦與上述半導體裝置PKG共通。在上述半導體裝置PKG中,各引線LD1,以形成一體的方式具有較厚部LD1a與較薄部LD1b,各引線LD2,以形成一體的方式具有較厚部LD2a與較薄部LD2b,惟第5變化實施例的半導體裝置PKG5,在各引線LD1、LD2中,厚度大致均一。
令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高此點,第5變化實施例的半導體裝置PKG5,亦與上述半導體裝置PKG共通(參照圖9、圖10、圖60以及圖61)。為了實現底邊KH1的高度位置比頂邊JH2的高度位置更高此等關係,在上述半導體裝置PKG中,係以從底面側的半蝕刻形成引線LD1的較薄部LD1b,並以從頂面側的半蝕刻形成引線LD2的較薄部LD2b。另一方面,第5變化實施例的半導體裝置PKG5的態樣,為了實現底邊KH1的高度位置比頂邊JH2的高度位置更高此等關係,則係對引線LD1進行曲折加工。
亦即,第5變化實施例的半導體裝置PKG5中的引線LD2,對應令上述半導體裝置PKG中的引線LD2的較薄部LD2b的厚度與較厚部LD2a的厚度相同者。因此,在第5變化實施例的半導體裝置PKG5中,具有均一厚度的引線LD2,並未受到曲折加工,整體大致平坦。引線LD2,被封裝在封裝部MR1內,惟引線LD2的整個底面從封裝部MR的底面MRb露出,引線LD2的切斷面,亦即端面TM2,從封裝部MR的側面露出。在第5變化實施例的半導體裝置PKG5的態樣中,引線LD1,在製作引線框架(LF)的階段,便已經曲折。因此,在第5變化實施例的半導體裝置PKG5的態樣中,引線LD1,係在曲折的狀態下被封裝於封裝部MR。亦即,在第5變化實施例的半導體裝置PKG5的態樣中,引線LD1,其對向晶片襯墊DP側的端部(前端部)附近的底面,從封裝部MR的底面MRb露出,而成為引線LD1的下部露出面,引線LD1之中的遠離前端部附近的部分,相對於前端部被抬高。亦即,引線LD1,以「引線LD1的前端部附近的底面從封裝部MR的底面MRb露出,引線LD1的切斷面,亦即端面TM1,離開封裝部MR的底面MRb,在封裝部MR的側面中,引線LD1的端面TM1的底邊KH1的高度位置比引線LD2的端面TM2的頂邊JH2的高度位置更高」的方式,在封裝部MR內曲折。
第5變化實施例的半導體裝置PKG5的其他構造,與上述半導體裝置PKG大致相同,故在此其重複説明省略。
另外,在製造第5變化實施例的半導體裝置PKG5時,引線框架(LF)係由沖壓加工所製作,引線LD1、LD2各自具有大致均一的厚度,且在製作引線框架(LF)的階段,引線LD1便被曲折。亦即,在引線框架(LF)中,引線LD1被施以端壓加工。除此以外,第5變化實施例的半導體裝置PKG5的製造步驟,亦與上述半導體裝置PKG的製造步驟大致相同,故在此其重複説明省略。
在第5變化實施例的半導體裝置PKG5中亦同,如圖60以及圖61所示的,藉由令引線LD1的端面TM1的底邊KH1的高度位置,比引線LD2的端面TM2的頂邊JH2的高度位置更高,而可獲得如上所述的功效。
另外,上述半導體裝置PKG,可利用蝕刻加工製作引線框架LF,故可輕易且確實地製作出能夠實現上述的底邊KH1的高度位置比頂邊JH2的高度位置更高此等關係的引線框架LF。因此,可更進一步降低半導體裝置的製造成本。
以上,係根據實施態樣具體説明本發明人之發明,惟本發明並非僅限於該等實施態樣,在不超出其發明精神的範圍內可作出各種變更,自不待言。
A-A、A1-A1、A2-A2、B-B、B1-B1、B2-B2、C-C、D-D、E-E、F-F‧‧‧剖面線BD‧‧‧接合材料BRD‧‧‧切割刀BW‧‧‧導線CP‧‧‧半導體晶片DB1、DB2、DB3‧‧‧部分DB‧‧‧壩條DF‧‧‧差DP‧‧‧晶片襯墊H1、H2‧‧‧尺寸JH1、JH2、JH102‧‧‧頂邊KH1、KH2、KH101‧‧‧底邊L1、L2、L3‧‧‧距離LD、LD1、LD2、LD101、LD102‧‧‧引線LD1a、LD2a、LD101a‧‧‧較厚部LD1b、LD2b、LD101b‧‧‧較薄部LF‧‧‧引線框架MB‧‧‧金屬毛邊MR、MR1、MR101‧‧‧封裝部MRa、MR1a‧‧‧頂面MRb、MR1b‧‧‧底面MRc1、MRc2、MRc3、MRc4‧‧‧側面PD‧‧‧襯墊電極PE‧‧‧半導體裝置區域PKG、PKG1~PKG5、PKG101‧‧‧半導體裝置PL‧‧‧電鍍層RG1、RG2、RG3‧‧‧區域S1~S6‧‧‧步驟T1a、T1b、T2a、T2b、T3、T4a、T4b、T4c、T4d‧‧‧厚度TL、TL101‧‧‧懸吊引線TLJH‧‧‧頂邊TLKH‧‧‧底邊TLM、TLM101‧‧‧端面TM、TM1、TM2、TM101、TM102‧‧‧端面W1a、W1b、W2a、W2b‧‧‧寬度W3、W4‧‧‧尺寸YG、YG101‧‧‧箭號
[圖1] 係一實施態樣之半導體裝置的俯視圖。 [圖2] 係一實施態樣之半導體裝置的仰視圖。 [圖3] 係一實施態樣之半導體裝置的平面透視圖。 [圖4] 係一實施態樣之半導體裝置的平面透視圖。 [圖5] 係一實施態樣之半導體裝置的平面透視圖。 [圖6] 係一實施態樣之半導體裝置的剖面圖。 [圖7] 係一實施態樣之半導體裝置的剖面圖。 [圖8] 係一實施態樣之半導體裝置的剖面圖。 [圖9] 係一實施態樣之半導體裝置的側視圖。 [圖10] 係將圖9的一部分放大表示的部分放大側視圖。 [圖11] 係一實施態樣之半導體裝置的平面透視圖。 [圖12] 係表示一實施態樣之半導體裝置的製造步驟的流程圖。 [圖13] 係表示用來製造一實施態樣之半導體裝置的引線框架的俯視圖。 [圖14] 係圖13的引線框架的剖面圖。 [圖15] 係圖13的引線框架的剖面圖。 [圖16] 係圖13的引線框架的剖面圖。 [圖17] 係表示晶片結合步驟的俯視圖。 [圖18] 係表示晶片結合步驟的剖面圖。 [圖19] 係表示晶片結合步驟的剖面圖。 [圖20] 係表示導線結合步驟的俯視圖。 [圖21] 係表示導線結合步驟的剖面圖。 [圖22] 係表示導線結合步驟的剖面圖。 [圖23] 係表示成型步驟的俯視圖。 [圖24] 係表示成型步驟的剖面圖。 [圖25] 係表示成型步驟的剖面圖。 [圖26] 係表示電鍍步驟的剖面圖。 [圖27] 係表示電鍍步驟的剖面圖。 [圖28] 係表示切割步驟的俯視圖。 [圖29] 係表示切割步驟的剖面圖。 [圖30] 係表示切割步驟的剖面圖。 [圖31] 係表示完成了切割步驟的階段的俯視圖。 [圖32] 係表示完成了切割步驟的階段的剖面圖。 [圖33] 係表示完成了切割步驟的階段的剖面圖。 [圖34] 係檢討例的半導體裝置的仰視圖。 [圖35] 係檢討例的半導體裝置的平面透視圖。 [圖36] 係檢討例的半導體裝置的剖面圖。 [圖37] 係檢討例的半導體裝置的剖面圖。 [圖38] 係檢討例的半導體裝置的側視圖。 [圖39] 係檢討例的半導體裝置的側視圖。 [圖40] 係一實施態樣之半導體裝置的側視圖。 [圖41] 係將圖40的一部分放大表示的部分放大側視圖。 [圖42] 係第1變化實施例的半導體裝置的剖面圖。 [圖43] 係第1變化實施例的半導體裝置的剖面圖。 [圖44] 係第1變化實施例的半導體裝置的側視圖。 [圖45] 係將圖44的一部分放大表示的部分放大側視圖。 [圖46] 係第2變化實施例的半導體裝置的平面透視圖。 [圖47] 係第2變化實施例的半導體裝置的平面透視圖。 [圖48] 係第2變化實施例的半導體裝置的側視圖。 [圖49] 係第3變化實施例的半導體裝置的平面透視圖。 [圖50] 係第3變化實施例的半導體裝置的平面透視圖。 [圖51] 係第3變化實施例的半導體裝置的仰視圖。 [圖52] 係第3變化實施例的半導體裝置的側視圖。 [圖53] 係第4變化實施例的半導體裝置的平面透視圖。 [圖54] 係第4變化實施例的半導體裝置的平面透視圖。 [圖55] 係第4變化實施例的半導體裝置的仰視圖。 [圖56] 係第4變化實施例的半導體裝置的剖面圖。 [圖57] 係第4變化實施例的半導體裝置的剖面圖。 [圖58] 係第5變化實施例的半導體裝置的剖面圖。 [圖59] 係第5變化實施例的半導體裝置的剖面圖。 [圖60] 係第5變化實施例的半導體裝置的側視圖。 [圖61] 係將圖60的一部分放大表示的部分放大側視圖。
JH1、JH2‧‧‧頂邊
KH1、KH2‧‧‧底邊
L2、L3‧‧‧距離
LD1、LD2‧‧‧引線
MR‧‧‧封裝部
MRa‧‧‧頂面
MRb‧‧‧底面
MRc1‧‧‧側面
PKG‧‧‧半導體裝置
RG1‧‧‧區域
TL‧‧‧懸吊引線
TLJH‧‧‧頂邊
TLKH‧‧‧底邊
TLM‧‧‧端面
TM1、TM2‧‧‧端面
W1b、W2b‧‧‧寬度
W3、W4‧‧‧尺寸
Claims (18)
- 一種半導體裝置的製造方法,其特徵為包含:(a)準備具有晶片搭載部與複數條引線的引線框架的步驟;(b)將具有複數個襯墊電極的半導體晶片,搭載在該晶片搭載部上的步驟;(c)在該(b)步驟之後,將該半導體晶片的該複數個襯墊電極與該複數條引線,透過複數條導線分別電連接的步驟;(d)在該(c)步驟之後,形成將該半導體晶片、該複數條導線、該晶片搭載部以及該複數條引線封裝的樹脂封裝部的步驟;以及(e)在該(d)步驟之後,將該樹脂封裝部以及該複數條引線,用旋轉刀刃切斷的步驟;在該(d)步驟所形成之該樹脂封裝部,具有彼此位於相反側的第1頂面以及第1底面;在該(d)步驟中,該複數條引線的各自的至少一部分,從該樹脂封裝部的該第1底面露出;藉由該(e)步驟,該旋轉刀刃所形成之該複數條引線的各自的切斷面,從該旋轉刀刃所形成之該樹脂封裝部的切斷面露出;該複數條引線,具有第1引線與位於該第1引線的旁邊的第2引線;該旋轉刀刃所形成之該第1引線的切斷面,亦即第1端面,具有靠近該第1頂面側的第1頂邊,與遠離該第1頂面側的第1底邊;該旋轉刀刃所形成之該第2引線的切斷面,亦即第2端面,具有靠近該第1頂面側的第2頂邊,與遠離該第1頂面側的第2底邊;在該樹脂封裝部的厚度方向上的該第1底邊與該第1頂面之間的距離,比在該樹脂封裝部的該厚度方向上的該第2頂邊與該第1頂面之間的距離更小; 在與該第1底面平行的方向上的該第1端面的尺寸,比在與該第1底面平行的方向上的該第2端面的尺寸更小。
- 如申請專利範圍第1項之半導體裝置的製造方法,其中,在該(d)步驟中,一邊施加超音波,一邊將該複數條導線與該複數條引線分別連接。
- 如申請專利範圍第2項之半導體裝置的製造方法,其中,該複數條導線均為銅導線。
- 如申請專利範圍第1項之半導體裝置的製造方法,其中,在該樹脂封裝部的厚度方向上的該第1端面的尺寸,比在該樹脂封裝部的厚度方向上的該第2端面的尺寸更大。
- 如申請專利範圍第1項之半導體裝置的製造方法,其中,在該(a)步驟中,該引線框架,係利用蝕刻加工所製作而成。
- 如申請專利範圍第1項之半導體裝置的製造方法,其中,該複數條引線,以包圍該晶片搭載部的方式配置;該複數條引線,具有複數條該第1引線與複數條該第2引線;該第1引線與該第2引線交替地配置。
- 如申請專利範圍第1項之半導體裝置的製造方法,其中, 該第1引線,以形成一體的方式具有在該第1引線的延伸方向上相鄰的第1較厚部與比該第1較厚部更薄的第1較薄部;在該第1較厚部以及該第1較薄部之中,該第1較厚部位於靠近該晶片搭載部側之處;在該(d)步驟中,該第1較厚部的第2底面,從該樹脂封裝部的該第1底面露出,該第1較薄部的第3底面被該樹脂封裝部所覆蓋;該第1端面,係該旋轉刀刃所形成之該第1較薄部的切斷面;該第2引線,以形成一體的方式具有在該第2引線的延伸方向上相鄰的第2較厚部與比該第2較厚部更薄的第2較薄部;在該第2較厚部以及該第2較薄部之中,該第2較厚部位於靠近該晶片搭載部側之處;該第2端面,係該旋轉刀刃所形成之該第2較薄部的切斷面。
- 如申請專利範圍第7項之半導體裝置的製造方法,其中,該第1較薄部的寬度,比該第1較厚部的寬度更小。
- 如申請專利範圍第8項之半導體裝置的製造方法,其中,該第2較薄部的寬度,比該第2較厚部的寬度更小。
- 一種半導體裝置的製造方法,其特徵為包含:(a)準備具有第1裝置形成區域與隔著壩條位於該第1裝置形成區域的旁邊的第2裝置形成區域的引線框架的步驟,在此,該第1裝置形成區域以及該第2裝置形成區域,各自具有晶片搭載部、支持該晶片搭載部的複數條懸吊引線,以及複數條引線; (b)在該第1裝置形成區域的該晶片搭載部上搭載第1半導體晶片,並在該第2裝置形成區域的該晶片搭載部上搭載第2半導體晶片的步驟,在此,該第1半導體晶片以及該第2半導體晶片,各自具有複數個襯墊電極;(c)在該(b)步驟之後,將該第1半導體晶片的該複數個襯墊電極與該第1裝置形成區域的該複數條引線,透過複數條第1導線分別電連接,並將該第2半導體晶片的該複數個襯墊電極與該第2裝置形成區域的該複數條引線,透過複數條第2導線分別電連接的步驟;(d)在該(c)步驟之後,以覆蓋該引線框架的該第1裝置形成區域以及該第2裝置形成區域的方式,形成樹脂封裝部的步驟,在此,利用該樹脂封裝部,將該第1裝置形成區域的該第1半導體晶片、該複數條第1導線、該晶片搭載部以及該複數條引線、該第2裝置形成區域的該第2半導體晶片、該複數條第2導線、該晶片搭載部以及該複數條引線封裝,該樹脂封裝部,具有彼此位於相反側的第1頂面以及第1底面,該第1以及第2裝置形成區域的該複數條引線的各自的至少一部分,從該樹脂封裝部的該第1底面露出;以及(e)在該(d)步驟之後,在該第1裝置形成區域與該第2裝置形成區域之間,將該樹脂封裝部、該複數條引線、該複數條懸吊引線以及該壩條,用旋轉刀刃切斷的步驟;藉由該(e)步驟,該旋轉刀刃所形成之該複數條引線的切斷面,從該旋轉刀刃所形成之該樹脂封裝部的切斷面露出;該複數條引線,具有第1引線與位於該第1引線的旁邊的第2引線;該旋轉刀刃所形成之該第1引線的切斷面,亦即第1端面,具有靠近該第1頂面側的第1頂邊,與遠離該第1頂面側的第1底邊;該旋轉刀刃所形成之該第2引線的切斷面,亦即第2端面,具有靠近該第1頂面側的第2頂邊,與遠離該第1頂面側的第2底邊; 在該樹脂封裝部的厚度方向上的該第1底邊與該第1頂面之間的距離,比在該樹脂封裝部的該厚度方向上的該第2頂邊與該第1頂面之間的距離更小;在與該第1底面平行的方向上的該第1端面的尺寸,比在與該第1底面平行的方向上的該第2端面的尺寸更小。
- 如申請專利範圍第10項之半導體裝置的製造方法,其中,該第1引線,以形成一體的方式具有在該第1引線的延伸方向上相鄰的第1較厚部與比該第1較厚部更薄的第1較薄部;在該第1較厚部以及該第1較薄部之中,該第1較厚部位於靠近該晶片搭載部側之處,該第1較薄部與該壩條連接;該第2引線,以形成一體的方式具有在該第2引線的延伸方向上相鄰的第2較厚部與比該第2較厚部更薄的第2較薄部;在該第2較厚部以及該第2較薄部之中,該第2較厚部位於靠近該晶片搭載部側之處,該第2較薄部與該壩條連接;該第1端面,係該旋轉刀刃所形成之該第1較薄部的切斷面;該第2端面,係該旋轉刀刃所形成之該第2較薄部的切斷面;該壩條之中的與該第1引線的該第1較薄部連接的第1部分,具有與該第1引線的該第1較薄部相同的厚度;該壩條之中的與該第2引線的該第2較薄部連接的第2部分,具有與該第2引線的該第2較薄部相同的厚度。
- 一種半導體裝置,其特徵為包含:晶片搭載部;半導體晶片,其搭載在該晶片搭載部上,並具有複數個襯墊電極; 複數條引線;複數條導線,其將該半導體晶片的該複數個襯墊電極與該複數條引線分別電連接;以及樹脂封裝部,其將該晶片搭載部、該半導體晶片、該複數條導線以及該複數條引線封裝;該樹脂封裝部,具有彼此位於相反側的第1頂面、第1底面,以及位在該第1頂面與該第1底面之間的複數個側面;該複數條引線的各自的至少一部分,從該樹脂封裝部的第1底面露出;該複數條引線,具有第1引線與位於該第1引線的旁邊的第2引線;該第1引線的第1端面與該第2引線的第2端面,從該樹脂封裝部的該複數個側面之中的第1側面露出;該第1引線的該第1端面,具有靠近該第1頂面側的第1頂邊,與遠離該第1頂面側的第1底邊;該第2引線的該第2端面,具有靠近該第1頂面側的第2頂邊,與遠離該第1頂面側的第2底邊;在該第1引線的該第1端面以及該第2引線的該第2端面,朝分別與該第1底面以及該第1側面平行的方向產生了金屬毛邊;在該樹脂封裝部的厚度方向上的該第1底邊與該第1頂面之間的距離,比在該樹脂封裝部的該厚度方向上的該第2頂邊與該第1頂面之間的距離更小;在與該第1底面平行的方向上的該第1端面的尺寸,比在與該第1底面平行的方向上的該第2端面的尺寸更小。
- 如申請專利範圍第12項之半導體裝置,其中, 在該樹脂封裝部的厚度方向上的該第1端面的尺寸,比在該樹脂封裝部的厚度方向上的該第2端面的尺寸更大。
- 如申請專利範圍第12項之半導體裝置,其中,該複數條引線,以包圍該晶片搭載部的方式配置;該複數條引線,具有複數條該第1引線與複數條該第2引線;該第1引線與該第2引線交替地配置。
- 如申請專利範圍第12項之半導體裝置,其中,該第1引線,以形成一體的方式具有在該第1引線的延伸方向上相鄰的第1較厚部與比該第1較厚部更薄的第1較薄部;在該第1較厚部以及該第1較薄部之中,該第1較厚部位於靠近該晶片搭載部側之處;該第1較厚部的第2底面,從該樹脂封裝部的第1底面露出,該第1較薄部的第3底面被該樹脂封裝部所覆蓋;該第1端面,係由該第1較薄部所形成;該第2引線,以形成一體的方式具有在該第2引線的延伸方向上相鄰的第2較厚部與比該第2較厚部更薄的第2較薄部;在該第2較厚部以及該第2較薄部之中,該第2較厚部位於靠近該晶片搭載部側之處;該第2端面,係由該第2較薄部所形成。
- 如申請專利範圍第15項之半導體裝置,其中, 該第2較厚部的第4底面以及該第2較薄部的第5底面,從該樹脂封裝部的該第1底面露出。
- 如申請專利範圍第15項之半導體裝置,其中,該第1較薄部的寬度,比該第1較厚部的寬度更小。
- 如申請專利範圍第17項之半導體裝置,其中,該第2較薄部的寬度,比該第2較厚部的寬度更小。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016-086431 | 2016-04-22 | ||
JP2016086431A JP6603169B2 (ja) | 2016-04-22 | 2016-04-22 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201739018A TW201739018A (zh) | 2017-11-01 |
TWI775747B true TWI775747B (zh) | 2022-09-01 |
Family
ID=60089075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106112843A TWI775747B (zh) | 2016-04-22 | 2017-04-18 | 半導體裝置之製造方法及半導體裝置 |
Country Status (6)
Country | Link |
---|---|
US (2) | US9837339B2 (zh) |
JP (1) | JP6603169B2 (zh) |
KR (1) | KR20170121067A (zh) |
CN (1) | CN107305851B (zh) |
HK (1) | HK1245997A1 (zh) |
TW (1) | TWI775747B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018107416A (ja) * | 2016-12-28 | 2018-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
TWI676252B (zh) * | 2018-07-23 | 2019-11-01 | 長華科技股份有限公司 | 導線架及其製造方法 |
US11264309B2 (en) * | 2019-06-24 | 2022-03-01 | Mediatek Inc. | Multi-row QFN semiconductor package |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200507220A (en) * | 2003-08-05 | 2005-02-16 | Renesas Tech Corp | Semiconductor device and method of manufacturing thereof |
TW200834856A (en) * | 2007-02-07 | 2008-08-16 | Advanced Semiconductor Eng | Semiconductor chip package structure |
US20100013069A1 (en) * | 2007-02-27 | 2010-01-21 | Rohm Co., Ltd. | Semiconductor device, lead frame and method of manufacturing semiconductor device |
TW201013865A (en) * | 2008-09-23 | 2010-04-01 | Amtek Semiconductors Co Ltd | Heat dissipative semiconductor package, lead frame member and the design method thereof |
US20110248393A1 (en) * | 2010-04-09 | 2011-10-13 | Freescale Semiconductor, Inc | Lead frame for semiconductor device |
US20160133548A1 (en) * | 2012-06-27 | 2016-05-12 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, and semiconductor device |
US20160189978A1 (en) * | 2013-04-18 | 2016-06-30 | Dai Nippon Printing Co., Ltd. | Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03283645A (ja) * | 1990-03-30 | 1991-12-13 | Toppan Printing Co Ltd | リードフレームおよびその製造方法 |
JP2003023134A (ja) | 2001-07-09 | 2003-01-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003124421A (ja) * | 2001-10-15 | 2003-04-25 | Shinko Electric Ind Co Ltd | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 |
JP2003124420A (ja) * | 2001-10-16 | 2003-04-25 | Shinko Electric Ind Co Ltd | リードフレーム及び該リードフレームを用いた半導体装置の製造方法 |
JP2004214233A (ja) * | 2002-12-26 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005026466A (ja) * | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 半導体装置およびリードフレーム |
JP2008113021A (ja) | 2007-12-17 | 2008-05-15 | Renesas Technology Corp | 半導体装置の製造方法 |
US8692370B2 (en) * | 2009-02-27 | 2014-04-08 | Semiconductor Components Industries, Llc | Semiconductor device with copper wire ball-bonded to electrode pad including buffer layer |
JP5411529B2 (ja) * | 2009-02-27 | 2014-02-12 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
JP5183572B2 (ja) * | 2009-06-08 | 2013-04-17 | 株式会社三井ハイテック | リードフレーム及び半導体装置 |
JP2013225595A (ja) * | 2012-04-20 | 2013-10-31 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体パッケージ並びにそれらの製造方法 |
EP3128539B1 (en) * | 2014-03-27 | 2020-01-08 | Renesas Electronics Corporation | Semiconductor device manufacturing method and semiconductor device |
US9673122B2 (en) * | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
JP6357371B2 (ja) * | 2014-07-09 | 2018-07-11 | 新光電気工業株式会社 | リードフレーム、半導体装置及びリードフレームの製造方法 |
-
2016
- 2016-04-22 JP JP2016086431A patent/JP6603169B2/ja active Active
-
2017
- 2017-03-19 US US15/462,864 patent/US9837339B2/en active Active
- 2017-04-18 TW TW106112843A patent/TWI775747B/zh active
- 2017-04-19 KR KR1020170050265A patent/KR20170121067A/ko unknown
- 2017-04-21 CN CN201710267226.1A patent/CN107305851B/zh active Active
- 2017-11-20 US US15/818,684 patent/US10083898B2/en active Active
-
2018
- 2018-04-20 HK HK18105153.2A patent/HK1245997A1/zh unknown
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200507220A (en) * | 2003-08-05 | 2005-02-16 | Renesas Tech Corp | Semiconductor device and method of manufacturing thereof |
TW200834856A (en) * | 2007-02-07 | 2008-08-16 | Advanced Semiconductor Eng | Semiconductor chip package structure |
US20100013069A1 (en) * | 2007-02-27 | 2010-01-21 | Rohm Co., Ltd. | Semiconductor device, lead frame and method of manufacturing semiconductor device |
TW201013865A (en) * | 2008-09-23 | 2010-04-01 | Amtek Semiconductors Co Ltd | Heat dissipative semiconductor package, lead frame member and the design method thereof |
US20110248393A1 (en) * | 2010-04-09 | 2011-10-13 | Freescale Semiconductor, Inc | Lead frame for semiconductor device |
US20160133548A1 (en) * | 2012-06-27 | 2016-05-12 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, and semiconductor device |
US20160189978A1 (en) * | 2013-04-18 | 2016-06-30 | Dai Nippon Printing Co., Ltd. | Lead frame, method for manufacturing lead frame, semiconductor device, and method for manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
HK1245997A1 (zh) | 2018-08-31 |
CN107305851A (zh) | 2017-10-31 |
US10083898B2 (en) | 2018-09-25 |
US9837339B2 (en) | 2017-12-05 |
US20180076115A1 (en) | 2018-03-15 |
CN107305851B (zh) | 2021-11-30 |
JP2017195344A (ja) | 2017-10-26 |
US20170309550A1 (en) | 2017-10-26 |
TW201739018A (zh) | 2017-11-01 |
KR20170121067A (ko) | 2017-11-01 |
JP6603169B2 (ja) | 2019-11-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5634033B2 (ja) | 樹脂封止型半導体装置とその製造方法 | |
US7728414B2 (en) | Lead frame and resin-encapsulated semiconductor device | |
US9385072B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
TWI650840B (zh) | 引線支架、半導體裝置及引線支架之製造方法 | |
JP6370071B2 (ja) | 半導体装置及びその製造方法 | |
JP2002134677A (ja) | 半導体装置およびその製造方法 | |
JP2009194059A (ja) | 半導体装置及びその製造方法 | |
TWI775747B (zh) | 半導體裝置之製造方法及半導體裝置 | |
JP3540793B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US8609467B2 (en) | Lead frame and method for manufacturing circuit device using the same | |
JP2009099905A (ja) | 半導体装置 | |
JP2008252054A (ja) | 半導体装置および半導体装置の製造方法 | |
US8829685B2 (en) | Circuit device having funnel shaped lead and method for manufacturing the same | |
US10290593B2 (en) | Method of assembling QFP type semiconductor device | |
KR20210000777U (ko) | 반도체 패키지 | |
JP2006269719A (ja) | 電子装置 | |
TWI761105B (zh) | 半導體封裝結構及導線架 | |
JP2005311099A (ja) | 半導体装置及びその製造方法 | |
JP2017038051A (ja) | 半導体パッケージ及びその製造方法 | |
KR100357876B1 (ko) | 반도체패키지 및 그 제조 방법 | |
JP2015029143A (ja) | 樹脂封止型半導体装置とその製造方法、リードフレーム | |
JP2012164799A (ja) | 半導体装置及びその製造方法 | |
JP2003179195A (ja) | 半導体装置および半導体装置の製造方法 | |
JPH09213866A (ja) | 樹脂封止型半導体装置およびその製造に用いられるリードフレームおよび半導体チップ | |
JP2001168260A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent |