JP5183572B2 - リードフレーム及び半導体装置 - Google Patents
リードフレーム及び半導体装置 Download PDFInfo
- Publication number
- JP5183572B2 JP5183572B2 JP2009136799A JP2009136799A JP5183572B2 JP 5183572 B2 JP5183572 B2 JP 5183572B2 JP 2009136799 A JP2009136799 A JP 2009136799A JP 2009136799 A JP2009136799 A JP 2009136799A JP 5183572 B2 JP5183572 B2 JP 5183572B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- thinned
- leads
- semiconductor device
- unprocessed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Description
本発明は、単位リードフレームがマトリックス状に配列されたリードフレーム、および該リードフレームを用いた半導体装置に関する。
従来、リードフレーム上に所定間隔で複数個配列された単位リードフレームに、半導体素子をそれぞれ固定し、前記半導体素子の周囲に形成したリード部とをボンディングワイヤを用いて電気的に接続した後、封止樹脂にて一括封止して広領域半導体パッケージを形成し、更に単体の半導体装置毎に分割することによってＱＦＮ(Quad Flat Non-leaded package)やＳＯＮ（Small
Outline Non-leaded package）等の半導体装置を得ることが知られている。
Outline Non-leaded package）等の半導体装置を得ることが知られている。
前記半導体装置では小型化や薄型化、多端子化の要望により、複数列のリード群を有するリードフレームが存在するものの、リードの間隔が狭くなり、隣接するリード同士でショートしてしまうという問題を生じる。このため、特許文献１では、封止樹脂から露出するリードの幅を小さくしてリード間のショートを防止するという技術、特許文献２では、封止樹脂から露出したリードの上面の幅をリードの下面の幅より小さくして、リード間のショートを防止するという技術が提案されている。
特許文献１では、多端子化を目的として端子数を増やすには構造上限界がある。また、特許文献２では、複数列のリード群にそれぞれリードの厚み若しくは幅を減少させることが記載されているが、その結果としてリードの強度不足を招くこととなり、リードが曲がったり、ワイヤーボンディング時の安定性を欠くこととなってしまう。
これらの不具合を防ぐために、図７、図８のような第１リード３３（薄肉化リード）は厚みを薄く加工し、第２リード３４（薄肉化未処理リード）は厚みを薄くしないで各リードを等間隔に配置したリードフレーム３０が考えられている。
しかし、このように形成することによって、リード強度は安定するが、ＭＡＰ（Mold
Array Package）タイプのように単位リードフレーム３１がマトリックス状に配列されたリードフレーム３０を用いて製造する半導体装置４０では、回転刃物を用いて半導体装置４０に個片化すると切断面である半導体装置の側面は、図８のように第１リード３３より第２リード３４の金属体積が大きいために、回転刃物による切断で第１リード３３及び第２リード３４に金属バリ４１、４２が生じ、第２リード３４による金属バリ４２の方が第１リード３３による金属バリ４１より大きいため、隣接する第１リード３３との間でショートを引き起こしやすいという問題が発生する。
しかし、このように形成することによって、リード強度は安定するが、ＭＡＰ（Mold
Array Package）タイプのように単位リードフレーム３１がマトリックス状に配列されたリードフレーム３０を用いて製造する半導体装置４０では、回転刃物を用いて半導体装置４０に個片化すると切断面である半導体装置の側面は、図８のように第１リード３３より第２リード３４の金属体積が大きいために、回転刃物による切断で第１リード３３及び第２リード３４に金属バリ４１、４２が生じ、第２リード３４による金属バリ４２の方が第１リード３３による金属バリ４１より大きいため、隣接する第１リード３３との間でショートを引き起こしやすいという問題が発生する。
本発明はかかる事情に鑑みてなされたもので、一括して樹脂封止された半導体装置を回転刃物で個片化をする際の金属バリによるリード間のショートを防止する半導体装置及びこれに使用するリードフレームを提供することを目的とする。
前記目的に沿う第１の発明に係るリードフレームは、薄肉化リードと薄肉化未処理リードとの組合せからなるリード群を有した単位リードフレームをマトリックス状に配置し、半導体素子をそれぞれ搭載し、前記各リードと前記半導体素子とを電気的に接続し、樹脂封止した後、個片化する半導体装置に用いるリードフレームにおいて、前記リード群における前記リードは不等間隔で配置されていることを特徴とするリードフレームである。
本発明によって、金属バリの生じる程度に応じて、リードを所望の間隔に配置することで、金属バリによって生じるショートを防ぐことができる。
更に、本発明は半導体装置のパッケージサイズを大きくしたり、リードの数を減らしたりすることなく金属バリによるショートを防ぐことができる。
本発明によって、金属バリの生じる程度に応じて、リードを所望の間隔に配置することで、金属バリによって生じるショートを防ぐことができる。
更に、本発明は半導体装置のパッケージサイズを大きくしたり、リードの数を減らしたりすることなく金属バリによるショートを防ぐことができる。
第１の発明に係るリードフレームにおいて、前記リード群における前記リードは、前記個片化の際に生じる金属バリの延出方向に向かって不等間隔に配置されている。
個片化時に生じる金属バリに応じて、金属バリの延出方向に向かってリードを所望の間隔に配置することで、効果的に金属バリによるショートを防ぐことができる。
個片化時に生じる金属バリに応じて、金属バリの延出方向に向かってリードを所望の間隔に配置することで、効果的に金属バリによるショートを防ぐことができる。
第１の発明に係るリードフレームにおいて、前記薄肉化未処理リードに対して前記薄肉化リードを前記金属バリの延出方向にずらして配置している。
薄肉化リードをずらすことで、金属部分の体積が大きい薄肉化未処理リードによって生じる金属バリと隣接した前記薄肉化リードとの距離を広げることができるため、金属バリによって生じるショートを効果的に防ぐことができる。
薄肉化リードをずらすことで、金属部分の体積が大きい薄肉化未処理リードによって生じる金属バリと隣接した前記薄肉化リードとの距離を広げることができるため、金属バリによって生じるショートを効果的に防ぐことができる。
また、第１の発明に係るリードフレームにおいて、前記金属バリの延出方向に向かって、前記薄肉化リードから薄肉化未処理リードまでの間隔をａ、薄肉化未処理リードから薄肉化リードまでの間隔をｂとする場合、ａ＜ｂとなる関係のリード間隔で配置されている。
ａ＜ｂとなる関係のリード間隔にすることによって、金属部分の体積が大きい薄肉化未処理リードで大きな金属バリが生じても隣接する薄肉化リードとの間のショートの発生を防ぐことができる。
ａ＜ｂとなる関係のリード間隔にすることによって、金属部分の体積が大きい薄肉化未処理リードで大きな金属バリが生じても隣接する薄肉化リードとの間のショートの発生を防ぐことができる。
第２の発明に係る半導体装置は、薄肉化リードと薄肉化未処理リードとの組合せからなるリード群を有した単位リードフレームをマトリックス状に配置し、半導体素子をそれぞれ搭載し、前記各リードと前記半導体素子とを電気的に接続し、樹脂封止した後、個片化した半導体装置において、前記半導体装置の側面に露出したリード群における前記リードを不等間隔に配置したことを特徴とする半導体装置である。
本発明によって、金属バリの生じる程度に応じて、リードを所望の間隔に配置するため、金属バリによって生じるショートを防ぐことができる。
更に、本発明はリードの数を減らしたり、半導体装置を大きくすることなく金属バリによるショートを防ぐことができる。
本発明によって、金属バリの生じる程度に応じて、リードを所望の間隔に配置するため、金属バリによって生じるショートを防ぐことができる。
更に、本発明はリードの数を減らしたり、半導体装置を大きくすることなく金属バリによるショートを防ぐことができる。
第２の発明に係る半導体装置において、前記リード群における前記リードは、前記個片化の際に生じた金属バリの延出方向に向かって不等間隔に配置されている。
個片化時に生じる金属バリに応じて、金属バリの延出方向に向かってリードを所望の間隔に配置することで、効果的に金属バリによるショートを防ぐことができる。
個片化時に生じる金属バリに応じて、金属バリの延出方向に向かってリードを所望の間隔に配置することで、効果的に金属バリによるショートを防ぐことができる。
第２の発明に係る半導体装置において、前記薄肉化未処理リードに対し、前記薄肉化リードを前記金属バリの延出方向にずらして配置している。
薄肉化リードをずらすことで、金属部分の体積が大きい薄肉化未処理リードによって生じる金属バリと隣接した前記薄肉化リードとの距離を広げることができるため、金属バリによって生じるショートを効果的に防ぐことができる。
薄肉化リードをずらすことで、金属部分の体積が大きい薄肉化未処理リードによって生じる金属バリと隣接した前記薄肉化リードとの距離を広げることができるため、金属バリによって生じるショートを効果的に防ぐことができる。
また、第２の発明に係る半導体装置において、金属バリの延出方向に向かって、薄肉化リードから薄肉化未処理リードまでの間隔をａ、薄肉化未処理リードから薄肉化リードまでの間隔をｂとした場合、ａ＜ｂとなる関係のリード間隔で配置されている。
ａ＜ｂとなる関係のリード間隔とすることによって、金属部分の体積が大きい薄肉化未処理リードで大きな金属バリが生じても隣接する薄肉化リードとの間のショートの発生を防ぐことができる。
ａ＜ｂとなる関係のリード間隔とすることによって、金属部分の体積が大きい薄肉化未処理リードで大きな金属バリが生じても隣接する薄肉化リードとの間のショートの発生を防ぐことができる。
本発明によって、半導体装置のパッケージサイズを大きくしたり、リード（端子）数を減らしたりすることなく、金属バリによって発生するショートを防ぐことができるため、半導体装置の信頼性が向上する。
また、本発明によって、従来行っていた切断速度の減速や短期間での刃物交換等の金属バリの発生防止策が不要となるため、生産性の向上や、コストの削減が可能となる。
また、本発明によって、従来行っていた切断速度の減速や短期間での刃物交換等の金属バリの発生防止策が不要となるため、生産性の向上や、コストの削減が可能となる。
添付した図面を参照しつつ、本発明の実施の形態について説明する。
図１〜５は本発明の一実施の形態の説明図である。
図１〜５は本発明の一実施の形態の説明図である。
図１は本発明の実施の形態に係るリードフレームの平面図、図２は前記リードフレームを用いた半導体装置の底面図、図３、４は前記半導体装置のＡ−Ａ、Ｂ−Ｂにおける断面図、図５は本発明の実施の形態にかかる半導体装置の切断工程の説明図である。
図１に示すように、本発明の一実施の形態に係るリードフレーム１０は複数の単位リードフレーム１１を備えている。この単位リードフレーム１１は、中央に半導体素子搭載部１２を、その周囲に第１リード１３（薄肉化リードで１列目のリード）、第２リード１４（薄肉化未処理リードで２列目のリード）を備えている。この単位リードフレーム１１の製造過程にあっては、マトリックス状に配列された各単位リードフレーム１１が両リード１３、１４の外側にあるタイバー（連結枠）１６を介して複数個連結されている。半導体素子搭載部１２もサポートバー１５を介してタイバー１６に連結されている。
図２は前記リードフレームを用いた半導体装置の底面図、図３及び図４はそれぞれ前記半導体装置のＡ−Ａ、Ｂ−Ｂにおける断面図である。
半導体素子搭載部１２の裏面、第１リード１３の端子部裏面、及び第２リード１４の裏面を除くリードフレームは裏面側からハーフエッチングにより薄肉化され、前記薄肉化された部分は封止樹脂１７（例えば、熱硬化性エポキシ樹脂）内に埋没される構造となっている。
半導体素子搭載部１２の裏面、第１リード１３の端子部裏面、及び第２リード１４の裏面を除くリードフレームは裏面側からハーフエッチングにより薄肉化され、前記薄肉化された部分は封止樹脂１７（例えば、熱硬化性エポキシ樹脂）内に埋没される構造となっている。
図１において、第１リード１３同士は等間隔に配置され、その両側に隣接する第２リード１４同士も等間隔で配置されるが、第１リード１３は、第２リード１４同士の中央より後述する切断時の金属バリの延出方向にずらした位置に配置されており、第１リード１３と第２リード１４が組合されて構成されたリード群は、その両リード間隔が不等間隔となる。
具体的には、金属バリの延出方向に向かって第１リード１３から第２リード１４までの間隔をａ、第２リード１４から第１リード１３までの間隔をｂとすると、ａ＜ｂの関係となるリード間隔を有する。
具体的には、金属バリの延出方向に向かって第１リード１３から第２リード１４までの間隔をａ、第２リード１４から第１リード１３までの間隔をｂとすると、ａ＜ｂの関係となるリード間隔を有する。
半導体素子搭載部１２の表面（上面）には、図３、図４に示すように、半導体素子１８が搭載され、半導体素子１８は第１リード１３及び第２リード１４の表面（通常、貴金属めっきがされている）と金線１９で電気的接続がされ、半導体素子搭載部１２の裏面、第１リードの接続端子部１３’及び第２リード１４の裏面（及び第２リードの接続端子部１４’）が露出するように、リードフレーム１０及び各半導体素子１８の全体が封止樹脂１７にて封止される。
このマトリックス状に配列された半導体装置の個片化では、回転刃物を用い、回転刃物の切断中心を、タイバー１６の中心に一致させて切断する。
具体的には、回転刃物を用いて図１のタイバー１６を切断することで、単位半導体装置２０を得ることができる。
具体的には、回転刃物を用いて図１のタイバー１６を切断することで、単位半導体装置２０を得ることができる。
図５は本発明の実施の形態にかかる半導体装置の切断工程の説明図である。
広領域半導体パッケージの切断は、任意の方法にて行うことができる。
本実施の形態では、回転刃物５０を上方より固定し、刃物を時計周りに回転させ、上下反転させた広領域半導体パッケージ２５を図中の右から左へ移動させることによって、半導体装置２０に切断する。回転刃物５０の回転に伴い、切断後の半導体装置２０の第１リード１３及び第２リード１４は左方向に金属バリ２１、２２が延出する。ここで、第１リード１３から第２リード１４までの間隔をａ、第２リード１４から第１リード１３まで間隔をｂとした場合、ａ＜ｂとなるように、予め露出面積の小さい第１リード１３を金属バリ２１、２２の延出方向にずらして配置しておくことで、回転刃物によって特に金属部分の体積が大きい第２リードで大きな金属バリ２２が生じても、隣接する第１リード１３との間のショートの発生を防ぐことができる。
広領域半導体パッケージの切断は、任意の方法にて行うことができる。
本実施の形態では、回転刃物５０を上方より固定し、刃物を時計周りに回転させ、上下反転させた広領域半導体パッケージ２５を図中の右から左へ移動させることによって、半導体装置２０に切断する。回転刃物５０の回転に伴い、切断後の半導体装置２０の第１リード１３及び第２リード１４は左方向に金属バリ２１、２２が延出する。ここで、第１リード１３から第２リード１４までの間隔をａ、第２リード１４から第１リード１３まで間隔をｂとした場合、ａ＜ｂとなるように、予め露出面積の小さい第１リード１３を金属バリ２１、２２の延出方向にずらして配置しておくことで、回転刃物によって特に金属部分の体積が大きい第２リードで大きな金属バリ２２が生じても、隣接する第１リード１３との間のショートの発生を防ぐことができる。
なお、本実施の形態では、第２リード１４に対し、第１リード１３を金属バリ２１、２２の延出方向にずらした配置のリードフレームについて説明したが、第１リード１３に対し、第２リード１４を金属バリ２１、２２の延出方向の反対側にずらして配置することも可能である。
図６は本発明の他の実施の形態にかかるリードフレームの平面図である。
符号は、図１と同様のため説明を省略する。
本実施の形態では、図６のように、第１リード１３及び第２リード１４を等間隔に配置するが、第１リード１３の形状を加工することによって露出する切断面だけ第１リード１３を金属バリの延出方向にずらした形状にすることも可能である。
符号は、図１と同様のため説明を省略する。
本実施の形態では、図６のように、第１リード１３及び第２リード１４を等間隔に配置するが、第１リード１３の形状を加工することによって露出する切断面だけ第１リード１３を金属バリの延出方向にずらした形状にすることも可能である。
本発明は、前記実施の形態に係るリードフレーム及び半導体装置に限定されるものではなく、本発明の要旨を変更しない範囲での改良、変更が可能である。例えば、この実施の形態ではリード群を２列に配置したが、１列や３列以上に配置したリードフレームにも適用できる。
また、リードフレームの形成については、エッチングに限らず、プレス等で形成してもよい。
また、リードフレームの形成については、エッチングに限らず、プレス等で形成してもよい。
本発明は、ＱＦＮやＳＯＮのようなノンリードタイプの半導体装置に適用可能である。
１０、３０ リードフレーム
１１、３１ 単位リードフレーム
１２、３２ 半導体素子搭載部
１３、３３ 第１リード（薄肉化リード）
１３’ 第１リード接続端子部
１４、３４ 第２リード（薄肉化未処理リード）
１４’ 第２リード接続端子部
１５、３５ サポートバー
１６、３６ タイバー
１７、３７ 封止樹脂
１８、３８ 半導体素子
１９、３９ 金線
２０、４０ 半導体装置
２１、２２、４１、４２ 金属バリ
２５ 広領域半導体パッケージ
５０ 回転刃物
１１、３１ 単位リードフレーム
１２、３２ 半導体素子搭載部
１３、３３ 第１リード（薄肉化リード）
１３’ 第１リード接続端子部
１４、３４ 第２リード（薄肉化未処理リード）
１４’ 第２リード接続端子部
１５、３５ サポートバー
１６、３６ タイバー
１７、３７ 封止樹脂
１８、３８ 半導体素子
１９、３９ 金線
２０、４０ 半導体装置
２１、２２、４１、４２ 金属バリ
２５ 広領域半導体パッケージ
５０ 回転刃物
Claims (2)
- 薄肉化リードと薄肉化未処理リードとの組合せから成るリード群を備えた単位リードフレームをマトリックス状に配置し、夫々の前記単位リードフレームに半導体素子を搭載し、前記半導体素子と前記各薄肉化リードおよび前記各薄肉化未処理リードとを電気的に接続し、封止樹脂にて一括封止した後に回転刃物を用いて半導体装置に個片化するリードフレームにおいて、
前記リード群における前記薄肉化リードと薄肉化未処理リードとを、前記個片化の際に生じる金属バリの延出方向に向かって不等間隔に配置するとともに、前記金属バリの延出方向に向かって、前記薄肉化リードから前記薄肉化未処理リードまでの間隔をａ、前記薄肉化未処理リードから前記薄肉化リードまでの間隔をｂとした場合、ａ＜ｂとなる関係のリード間隔で配置されていることを特徴とするリードフレーム。 - 薄肉化リードと薄肉化未処理リードとの組合せから成るリード群を備えた単位リードフレームをマトリックス状に配置し、夫々の前記単位リードフレームに半導体素子を搭載し、前記半導体素子と前記各薄肉化リードおよび前記各薄肉化未処理リードとを電気的に接続し、封止樹脂にて一括封止した後に回転刃物を用いて半導体装置に個片化するリードフレームを用いた半導体装置において、
前記リードフレームは、前記半導体装置の側面に露出した前記リード群における前記薄肉化リードと薄肉化未処理リードとを、前記個片化の際に生じる金属バリの延出方向に向かって不等間隔に配置するとともに、前記金属バリの延出方向に向かって、前記薄肉化リードから前記薄肉化未処理リードまでの間隔をａ、前記薄肉化未処理リードから前記薄肉化リードまでの間隔をｂとした場合、ａ＜ｂとなる関係のリード間隔で配置したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009136799A JP5183572B2 (ja) | 2009-06-08 | 2009-06-08 | リードフレーム及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009136799A JP5183572B2 (ja) | 2009-06-08 | 2009-06-08 | リードフレーム及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010283246A JP2010283246A (ja) | 2010-12-16 |
| JP5183572B2 true JP5183572B2 (ja) | 2013-04-17 |
Family
ID=43539715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009136799A Expired - Fee Related JP5183572B2 (ja) | 2009-06-08 | 2009-06-08 | リードフレーム及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5183572B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6603169B2 (ja) * | 2016-04-22 | 2019-11-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| JP6922506B2 (ja) * | 2017-07-19 | 2021-08-18 | 大日本印刷株式会社 | リードフレームおよび半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03254146A (ja) * | 1990-03-02 | 1991-11-13 | Mitsubishi Electric Corp | 半導体集積回路用パッケージ |
| JP3547704B2 (ja) * | 2000-06-22 | 2004-07-28 | 株式会社三井ハイテック | リードフレーム及び半導体装置 |
| JP2003124420A (ja) * | 2001-10-16 | 2003-04-25 | Shinko Electric Ind Co Ltd | リードフレーム及び該リードフレームを用いた半導体装置の製造方法 |
| JP2005057067A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP3639302B2 (ja) * | 2004-08-20 | 2005-04-20 | 松下電器産業株式会社 | 樹脂封止型半導体装置 |
| KR101187903B1 (ko) * | 2007-07-09 | 2012-10-05 | 삼성테크윈 주식회사 | 리드 프레임 및 이를 구비한 반도체 패키지 |
-
2009
- 2009-06-08 JP JP2009136799A patent/JP5183572B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010283246A (ja) | 2010-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6143468B2 (ja) | リードフレーム | |
| JP5997971B2 (ja) | リードフレーム | |
| US9184118B2 (en) | Micro lead frame structure having reinforcing portions and method | |
| US8115288B2 (en) | Lead frame for semiconductor device | |
| JP2001274308A (ja) | リードフレームおよび半導体装置の製造方法 | |
| US20060088956A1 (en) | Method for fabricating semiconductor package with short-prevented lead frame | |
| JP6357371B2 (ja) | リードフレーム、半導体装置及びリードフレームの製造方法 | |
| US9673122B2 (en) | Micro lead frame structure having reinforcing portions and method | |
| JP2010021374A (ja) | 半導体パッケージ | |
| JP7174363B2 (ja) | リードフレームおよび半導体装置 | |
| JP5183572B2 (ja) | リードフレーム及び半導体装置 | |
| JP5971531B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JP5215980B2 (ja) | 半導体装置の製造方法 | |
| JP5467506B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JP4079874B2 (ja) | 半導体装置の製造方法 | |
| JP6695166B2 (ja) | リードフレーム、及び半導体パッケージの製造方法 | |
| JP5585637B2 (ja) | 樹脂封止型半導体装置用フレーム | |
| JP6705654B2 (ja) | リードフレーム及びその製造方法 | |
| KR101209472B1 (ko) | 반도체 패키지 제조용 리드프레임 및 이를 이용한 반도체 패키지 제조 방법 | |
| JP4835449B2 (ja) | 半導体装置 | |
| JP5534559B2 (ja) | モールドパッケージの製造方法 | |
| KR101077023B1 (ko) | 다중열 ｑｆｎ 패키지용 리드 프레임 및 이를 이용한 반도체 패키지 제조 방법 | |
| JP5352623B2 (ja) | 半導体装置 | |
| KR101660442B1 (ko) | 반도체 패키지 제조용 리드프레임 및 이의 제조 방법 | |
| JP2023092969A (ja) | リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120308 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130115 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5183572 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160125 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |