JP2001274308A - リードフレームおよび半導体装置の製造方法 - Google Patents

リードフレームおよび半導体装置の製造方法

Info

Publication number
JP2001274308A
JP2001274308A JP2000082091A JP2000082091A JP2001274308A JP 2001274308 A JP2001274308 A JP 2001274308A JP 2000082091 A JP2000082091 A JP 2000082091A JP 2000082091 A JP2000082091 A JP 2000082091A JP 2001274308 A JP2001274308 A JP 2001274308A
Authority
JP
Japan
Prior art keywords
outer peripheral
unit frame
tie bar
lead
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000082091A
Other languages
English (en)
Other versions
JP3444410B2 (ja
Inventor
Hisashi Yasunaga
尚志 安永
Atsushi Sugimoto
淳 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Priority to JP2000082091A priority Critical patent/JP3444410B2/ja
Priority to US09/813,261 priority patent/US6566740B2/en
Publication of JP2001274308A publication Critical patent/JP2001274308A/ja
Application granted granted Critical
Publication of JP3444410B2 publication Critical patent/JP3444410B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 裏面側のリードへの樹脂の浸入を防止すると
ともに、各々の半導体装置に切断する時のリードと封止
樹脂との剥離を防止する。 【解決手段】 矩形平面の各辺にチップ搭載域２ｂを囲
む態様のリード２ｒを有する単位フレーム２をタイバー
６を介して連結し複数個集合して構成する単位フレーム
集合体７と、単位フレーム集合体７の外周部に単位フレ
ーム２を連結する外周タイバー６ｏと、外周タイバー６
ｏの外方域に形成された切り欠き部５ｓと、切り欠き部
５ｓのさらに外方域に設けられたガイドレール５ｇと、
ガイドレール５ｇと外周タイバー６ｏとを連結する連結
片５ｒとを成形するリードフレーム５の形状加工を行
い、単位フレーム集合体７とガイドレール５ｇの一部と
を含んで裏面を除いて一括して樹脂封止成形し、これを
タイバー６と外周タイバー６ｏとに沿って切断分離す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂パッケージの
裏面にリードが露呈するタイプの半導体装置を構成する
リードフレームに関し、さらには該リードフレームを用
いて半導体装置を製造する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体チップをリードフレームに
搭載し、樹脂封止して成る樹脂封止型の半導体装置にお
いては、小型化、高密度化の要請から、図６に示すよう
に、樹脂パッケージ１０４ｐの側面からリード１０２ｒ
が突出することなく、半導体装置１００の裏面１００ｔ
にリード１０２ｒが露呈する、いわゆるＳＯＮ（Small
Outline Non-leaded package）やＱＦＮ（Quad Fl
at Non-leaded package）と呼ばれるタイプの半導体
装置が開発されている。
【０００３】半導体装置１００は、半導体チップ１０９
を単位フレーム１０２のタブ１０２ｂ上に搭載するとと
もに単位フレーム１０２のリード１０２ｒにボンディン
グワイヤ１０３を介して電気的に接続し、全体を樹脂封
止することによって構成されている。
【０００４】単位フレーム１０２は、図７のハッチング
に示すように、リードフレーム１０５に形成され、矩形
の平面形状を呈し、中央部には半導体チップ搭載域であ
るタブ１０２ｂが形成されるとともに、各辺よりタブ１
０２ｂを囲む態様でリード１０２ｒが形成されている。
【０００５】リードフレーム１０５には、複数の単位フ
レーム１０２をタイバー１０６を用いて連結して構成し
たマトリックス状の単位フレーム集合体１０７が、その
長手方向（図の左右方向）へ複数形成されている。
【０００６】次に、半導体装置１００の製造方法につい
て説明する。
【０００７】母材として、帯状乃至短冊状の銅系あるい
は鉄系合金等の良導体である金属薄板を準備し、図７に
示す前述の単位フレーム集合体１０７をエッチング等に
より成形し、リードフレーム１０５を製造する。
【０００８】そして、単位フレーム集合体１０７の各単
位フレーム１０２のタブ１０２ｂ上に半導体チップ１０
９を接着剤又は接着テープを用いて搭載し、半導体チッ
プ１０９の電極１０９ｄとリード１０２ｒとをボンディ
ングワイヤ１０３を介して電気的に接続する。（図６参
照）次いで、図７に示すように、単位フレーム集合体１
０７とガイドレール１０５ｇの一部を含んで１０８線内
を封止樹脂１０４によって樹脂封止し、樹脂封止体１０
８を成形する。
【０００９】そして、樹脂封止体１０８をダイシングソ
ー等（図示せず）により、矢印に示す如く、各単位フレ
ーム１０２の境界であるタイバー１０６、ガイドレール
１０５ｇに沿って、切断し、各々の半導体装置１００へ
分離する。
【００１０】この方法によれば、複数の半導体装置を一
括して樹脂封止できるため樹脂封止工程が簡略化できる
とともに、外形サイズが同じであれば、ひとつの樹脂封
止金型で多品種に対応できるという利点がある。
【００１１】
【発明が解決しようとする課題】ところで、上述のマト
リックス状に配置された複数の半導体チップを一括して
樹脂封止し、その後、樹脂封止体を切断して各半導体装
置へ分離する半導体装置の製造方法には、以下に示す問
題がある。
【００１２】すなわち、封止樹脂体１０８の外周が幅広
のガイドレール部１０５ｇに成形されるため、樹脂封止
に際して、このガイドレール部１０５ｇに樹脂漏れが発
生する。
【００１３】すると、ガイドレール１０５ｇに続いて形
成される単位フレーム集合体１０７の外周部のリード１
０２ｒの裏面上に、図８に示すように、樹脂バリ１０４
ｂが発生する。
【００１４】このリード１０２ｒは、製品として半導体
装置１００の電気的接続を行うために使用するので、樹
脂封止後、リード１０２ｒに発生した樹脂バリ１０４ｂ
を除去する工程が必要である。
【００１５】さらに、封止樹脂体１０８をダイシングソ
ー等により切断して各々の半導体装置１００へ分離する
に際し、リード１０２ｒにのみ連結した幅狭なタイバー
１０６と違い、切断するガイドレール１０５ｇは、単位
フレーム集合体１０７の外方域へは連続した板材にて連
結されているので、切断に際しては、この板材を連続し
て切断しなければならず切断抵抗が高い。
【００１６】このため、切断時に、例えばガイドレール
１０５ｇが屈曲変形することによって、該ガイドレール
１０５ｇに連結するリード１０２ｒと封止樹脂１０４と
が剥離してしまうという問題が生じる。
【００１７】本発明は上記実状に鑑みて、樹脂封止工程
に際して裏面側のリード表面への樹脂の浸入を未然に防
止することができ、合わせて、各々の半導体装置へ分離
するための切断作業に際してリードと封止樹脂との剥離
を未然に防止することが可能な、リードフレームおよび
半導体装置の製造方法の提供を目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するべ
く、本発明に関わるリードフレームは、矩形の平面形状
を呈するとともに各辺に半導体チップ搭載域を囲む態様
でリードを有して一つの半導体装置を構成する単位フレ
ームを、タイバーを介して連結し複数個集合して構成す
るマトリックス状の単位フレーム集合体を備えるリード
フレームであって、単位フレーム集合体の外周部に位置
して単位フレームを連結する外周タイバーと、外周タイ
バーの外方域に形成された切り欠き部と、切り欠き部の
さらに外方域に設けられたガイドレールと、ガイドレー
ルと外周タイバーとを連結する連結片と、を具える。
【００１９】本発明に関わる半導体装置の製造方法は、
樹脂パッケージの裏面にリードが露呈する半導体装置の
製造方法であって、母材に、矩形の平面形状を呈すると
ともに各辺に半導体チップ搭載域を囲む態様でリードを
有する単位フレームをタイバーを介して連結し複数個集
合して構成するマトリックス状の単位フレーム集合体
と、単位フレーム集合体の外周部に位置して単位フレー
ムを連結する外周タイバーと、外周タイバーの外方域に
形成された切り欠き部と、切り欠き部のさらに外方域に
設けられたガイドレールと、ガイドレールと外周タイバ
ーとを連結する連結片とを成形するリードフレームの形
状加工工程と、半導体チップを単位フレーム集合体の各
単位フレームに搭載するとともに各単位フレームのリー
ドに電気的に接続する工程と、単位フレーム集合体とガ
イドレールの一部とを含んで裏面を除いて一括して樹脂
封止して樹脂封止体を成形する工程と、樹脂封止体をタ
イバーと外周タイバーとに沿って切断することによって
個々の半導体装置へ分離する工程と、を含む。
【００２０】
【発明の実施の形態】以下、実施例を示す図面に基づい
て、本発明を詳細に説明する。
【００２１】本発明に関わるリードフレームを用い、本
発明に関わる半導体装置の製造方法により製造される半
導体装置の実施例を図１、図２に示す。
【００２２】半導体装置１は、半導体チップ９を単位フ
レーム２のタブ２ｂ上に搭載するとともに単位フレーム
２のリード２ｒにボンディングワイヤ３を介して電気的
に接続し、全体を樹脂封止することによって構成されて
いる。
【００２３】なお、半導体装置１はＳＯＮ（Small Out
line Non-leaded package）或いはＱＦＮ（Quad Fla
t Non-leaded package）と呼ばれるタイプの四角形の
平面形状を有する半導体装置であり、樹脂パッケージ４
ｐの裏面４ｐｒにリード２ｒが露呈する。
【００２４】単位フレーム２は、図３のハッチングにて
示すように、リードフレーム５に形成され、矩形の平面
形状を呈し、中央部には半導体チップ搭載域であるタブ
２ｂが形成されるとともに、各辺よりタブ２ｂを囲む態
様でリード２ｒが形成されている。
【００２５】リードフレーム５には、複数の単位フレー
ム２をタイバー６を用いて連結し構成したマトリックス
状の単位フレーム集合体７が、その長手方向（図の左右
方向）へ複数形成されている。
【００２６】ここで、単位フレーム集合体７は各々の単
位フレーム２毎に上記のリードパターンを形成して構成
され、各単位フレーム２は単位フレーム集合体７内にお
いて互いに同じ幅を有するタイバー６によって結合さ
れ、且つ区分けされている。
【００２７】単位フレーム集合体７の外周には、図３、
図４に示すように、単位フレーム集合体７の外周部に位
置する単位フレーム２を結合して、詳しくは単位フレー
ム２のリード２ｒを結合して、タイバー６と同じ幅を有
する外周タイバー６ｏが単位フレーム集合体７の四方を
囲んで成形される。
【００２８】そして、外周タイバー６ｏの外周域には複
数のスリット５ｓ（切り欠き部）が間隔をおいて形成さ
れ、さらに、複数のスリット５ｓの外方域にはガイドレ
ール５ｇが設けられており、外周タイバー６ｏとガイド
レール５ｇは複数の幅狭な連結片５ｒによって結合され
ている。
【００２９】なお、ガイドレール５ｇには、半導体装置
の製造工程において位置決めに使用されるガイドホール
５ｈが、各単位フレーム集合体７に対して相対的に同位
置に穿孔される。
【００３０】ここで、上述したリードフレーム５の製造
方法について簡単に説明する。
【００３１】まず、リードフレーム５の母材として、帯
状或いは短冊状の銅系あるいは鉄系合金等の導電性材料
よりなる金属薄板を準備する。
【００３２】そして、図３に示すように、この母材に、
上述の所定のリードパターンを有する単位フレーム２を
複数個集合して構成したマトリックス状の単位フレーム
集合体７、単位フレーム集合体７に続く外周タイバー６
ｏ、スリット５ｓ、５ｓ、…、連結片５ｒ、５ｒ、…、
ガイドレール５ｇ等をスタンピング或いはエッチングに
より成形し、リードフレーム５が完成する。
【００３３】次に、上述したリードフレーム５を用いた
半導体装置１の製造方法について説明する。
【００３４】まず、図５（ａ）に示すように、用意した
リードフレーム５の単位フレーム集合体７における各単
位フレーム２のタブ２ｂ上に半導体チップ９を銀ペース
ト等の接着剤（図示せず）や接着テープ（図示せず）を
用いて搭載する。（図１参照）次に、半導体チップ９の
電極９ｄとリード２ｒを、ボンディングワイヤ３を介し
てワイヤボンディングすることによって電気的に接続す
る。
【００３５】そして、図３、図５（ｂ）に示すように、
単位フレーム集合体７上にマトリックス状に搭載した複
数の半導体チップ９を覆って、図示した線Ｆ内(図３参
照)をエポキシ等の樹脂によって一括して樹脂封止し、
樹脂封止体８を形成する。
【００３６】その後、図３、図５（ｂ）の矢印に示すよ
うに、単位フレーム２間の境界に相当するタイバー６、
および単位フレーム集合体７の外周部の単位フレーム２
と外部との境界に相当する外周タイバー６ｏに沿って、
ダイシングソー（図示せず）等のツールによってダイシ
ングし、各々の半導体装置１へ分離することによって、
半導体装置１が製造される。（図５（ｃ）、図1参照）
本発明によれば、各半導体装置１への切断に際して、マ
トリックス状の単位フレーム集合体７の外周における各
半導体装置１への切断箇所は、外周タイバー６ｏに続い
てスリット５ｓ、５ｓ、…が成形されており、連続した
板材を切断するのではないので切断力が低減される。
【００３７】よって、ガイドレール５ｇからの切断抵抗
が軽減され、例えばガイドレール５ｇの屈曲変形が僅少
となり、切断箇所近傍のリード２ｒと封止樹脂４との剥
離が防止される。
【００３８】また、樹脂封止時に封止圧力によりガイド
レール５ｇに樹脂漏れが生じ樹脂ばりが発生しても、図
３、図５（ｂ）に示すように、ガイドレール５ｇとリー
ド２ｒとの間にはスリット５ｓ、５ｓ、…により隙間が
存在するので、スリット５ｓ、５ｓ、…に遮られ、樹脂
ばりは単位フレーム集合体７の外側のガイドレール５ｇ
にのみ発生し、図１、図２に示すように、最終製品の半
導体装置１の裏面のリード２ｒ表面には発生せず、半導
体装置１裏面のリード２ｒ表面への樹脂ばり取りの工程
が不要である。
【００３９】さらに、樹脂封止体８を切断して各半導体
装置１へ分割するに際し、切断されるタイバー６および
外周タイバー６ｏは同じ幅に形成するので、切断工程に
際して全ての切断箇所の切断抵抗が一定となり、もって
高精度でしかも安定した切断作業が可能となり、高精度
でしかも高品質の半導体装置が得られる。
【００４０】なお、上述した実施例においては、切り欠
き部として矩形状のスリットを形成したが、外周タイバ
ーの外方域に切り欠き部が形成されればよく、その形状
は適宜選択可能であることは言うまでもない。
【００４１】
【発明の効果】以上、詳述した如く、本発明に関わるリ
ードフレームは、矩形の平面形状を呈するとともに各辺
に半導体チップ搭載域を囲む態様でリードを有して一つ
の半導体装置を構成する単位フレームを、タイバーを介
して連結し複数個集合して構成するマトリックス状の単
位フレーム集合体を備えるリードフレームであって、単
位フレーム集合体の外周部に位置して単位フレームを連
結する外周タイバーと、外周タイバーの外方域に形成さ
れた切り欠き部と、切り欠き部のさらに外方域に設けら
れたガイドレールと、ガイドレールと外周タイバーとを
連結する連結片と、を具える。
【００４２】上記構成によれば、各半導体装置への切断
に際して、単位フレーム集合体の外周における切断箇所
に続いて切り欠き部が成形されるので、連続した板材を
切断するのに比べ切断力が低減され、ガイドレールの屈
曲変形が僅少となり、切断箇所近傍のリードと封止樹脂
との剥離が防止される。
【００４３】また、樹脂封止時にガイドレールに樹脂漏
れが生じ樹脂ばりが発生しても、ガイドレールとリード
との間には切り欠き部により隙間が存在するので、隙間
に遮られ、樹脂ばりは単位フレーム集合体の外側のガイ
ドレール部以外に発生せず、樹脂ばり取りの工程が不要
である。
【００４４】よって、高精度でしかも高品質の半導体装
置が製造できるリードフレームが得られる。
【００４５】本発明に関わる半導体装置の製造方法は、
樹脂パッケージの裏面にリードが露呈する半導体装置の
製造方法であって、母材に、矩形の平面形状を呈すると
ともに各辺に半導体チップ搭載域を囲む態様でリードを
有する単位フレームをタイバーを介して連結し複数個集
合して構成するマトリックス状の単位フレーム集合体
と、単位フレーム集合体の外周部に位置して単位フレー
ムを連結する外周タイバーと、外周タイバーの外方域に
形成された切り欠き部と、切り欠き部のさらに外方域に
設けられたガイドレールと、ガイドレールと外周タイバ
ーとを連結する連結片とを成形するリードフレームの形
状加工工程と、半導体チップを単位フレーム集合体の各
単位フレームに搭載するとともに各単位フレームのリー
ドに電気的に接続する工程と、単位フレーム集合体とガ
イドレールの一部とを含んで裏面を除いて一括して樹脂
封止して樹脂封止体を成形する工程と、樹脂封止体をタ
イバーと外周タイバーとに沿って切断することによって
個々の半導体装置へ分離する工程と、を含む。
【００４６】上記構成によれば、各半導体装置への切断
に際し、単位フレーム集合体の外周における切断箇所に
続いて、切り欠き部が成形されるので、連続した板材を
切断するのに比べ切断力が低減され、ガイドレールの屈
曲変形が僅少となり、切断箇所近傍のリードと封止樹脂
との剥離が防止される。
【００４７】また、樹脂封止時にガイドレールに樹脂漏
れが生じ樹脂ばりが発生しても、ガイドレールとリード
との間には切り欠き部により隙間が存在するので、隙間
に遮られ、樹脂ばりは単位フレーム集合体の外側のガイ
ドレール部以外に発生せず、樹脂ばり取りの工程が不要
である。
【００４８】よって、高精度でしかも高品質の半導体装
置が製造できる。
【図面の簡単な説明】
【図１】本発明に関わるリードフレームおよび半導体装
置の製造方法の実施例を示す半導体装置の一部切り欠き
断面を含む側面図。
【図２】図１に示す半導体装置の底面図。
【図３】本発明に関わるリードフレームおよび半導体装
置の製造方法の実施例を示すリードフレームの平面図。
【図４】図３に示すリードフレームのＡ−Ａ線断面図。
【図５】(ａ)、(ｂ)、(ｃ)は、本発明に関わる半導体装
置の製造方法の実施例を示す概念的な横断面図。
【図６】(ａ)および(ｂ)は、従来のリードフレームおよ
び半導体装置の製造方法を示す半導体装置の一部切り欠
き断面を含む側面図、底面図。
【図７】従来のリードフレームおよび半導体装置の製造
方法を示すリードフレームの平面図。
【図８】従来のリードフレームおよび半導体装置の製造
方法を示す樹脂ばり取り前の半導体装置の底面図。
【符号の説明】
１…半導体装置、 ２…単位フレーム、 ２ｂ…半導体チップ搭載域（タブ）、 ２ｒ…リード、 ４ｐ…樹脂パッケージ、 ４ｐｒ…樹脂パッケージの裏面、 ５…リードフレーム、 ５ｇ…ガイドレール、 ５ｒ…連結片、 ５ｓ…切り欠き部（スリット）、 ６…タイバー、 ６ｏ…外周タイバー、 ７…単位フレーム集合体、 ８…樹脂封止体、 ９…半導体チップ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 矩形の平面形状を呈するとともに各辺に
    半導体チップ搭載域を囲む態様でリードを有して一つの
    半導体装置を構成する単位フレームを、タイバーを介し
    て連結し複数個集合して構成するマトリックス状の単位
    フレーム集合体を備えるリードフレームであって、 前記単位フレーム集合体の外周部に位置して前記単位フ
    レームを連結する外周タイバーと、 前記外周タイバーの外方域に形成された切り欠き部と、 前記切り欠き部のさらに外方域に設けられたガイドレー
    ルと、 前記ガイドレールと前記外周タイバーとを連結する連結
    片と、 を具えることを特徴とするリードフレーム。
  2. 【請求項２】 樹脂パッケージの裏面にリードが露呈す
    る半導体装置の製造方法であって、 母材に、矩形の平面形状を呈するとともに各辺に半導体
    チップ搭載域を囲む態様でリードを有する単位フレーム
    をタイバーを介して連結し複数個集合して構成するマト
    リックス状の単位フレーム集合体と、該単位フレーム集
    合体の外周部に位置して前記単位フレームを連結する外
    周タイバーと、該外周タイバーの外方域に形成された切
    り欠き部と、該切り欠き部のさらに外方域に設けられた
    ガイドレールと、該ガイドレールと前記外周タイバーと
    を連結する連結片とを成形するリードフレームの形状加
    工工程と、 半導体チップを前記単位フレーム集合体の各単位フレー
    ムに搭載するとともに該各単位フレームのリードに電気
    的に接続する工程と、 前記単位フレーム集合体とガイドレールの一部とを含ん
    で裏面を除いて一括して樹脂封止して樹脂封止体を成形
    する工程と、 前記樹脂封止体を前記タイバーと前記外周タイバーとに
    沿って切断することによって個々の半導体装置へ分離す
    る工程と、 を含むことを特徴とする半導体装置の製造方法。
JP2000082091A 2000-03-23 2000-03-23 リードフレームおよび半導体装置の製造方法 Expired - Fee Related JP3444410B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000082091A JP3444410B2 (ja) 2000-03-23 2000-03-23 リードフレームおよび半導体装置の製造方法
US09/813,261 US6566740B2 (en) 2000-03-23 2001-03-20 Lead frame for a semiconductor device and method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000082091A JP3444410B2 (ja) 2000-03-23 2000-03-23 リードフレームおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001274308A true JP2001274308A (ja) 2001-10-05
JP3444410B2 JP3444410B2 (ja) 2003-09-08

Family

ID=18598939

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000082091A Expired - Fee Related JP3444410B2 (ja) 2000-03-23 2000-03-23 リードフレームおよび半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6566740B2 (ja)
JP (1) JP3444410B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278355A (ja) * 2005-03-25 2006-10-12 Nec Corp 集積回路パッケージ組立構造及び集積回路パッケージの製造方法
US7351920B2 (en) 2002-05-22 2008-04-01 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
CN103311210B (zh) * 2012-03-06 2017-03-01 飞思卡尔半导体公司 用于组装半导体器件的引线框
JP2017063075A (ja) * 2015-09-24 2017-03-30 Ｔｏｗａ株式会社 樹脂封止装置及び樹脂封止方法並びに電子部品の製造方法並びにリードフレーム

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP4840893B2 (ja) 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
JP4484430B2 (ja) * 2001-03-14 2010-06-16 レガシー エレクトロニクス， インコーポレイテッド 半導体チップの３次元表面実装アレイを有する回路基板を製造する方法
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US6841414B1 (en) * 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US6791197B1 (en) * 2002-08-26 2004-09-14 Integrated Device Technology, Inc. Reducing layer separation and cracking in semiconductor devices
JP4079874B2 (ja) * 2003-12-25 2008-04-23 沖電気工業株式会社 半導体装置の製造方法
US6929485B1 (en) * 2004-03-16 2005-08-16 Agilent Technologies, Inc. Lead frame with interdigitated pins
US7656173B1 (en) * 2006-04-27 2010-02-02 Utac Thai Limited Strip socket having a recessed portions in the base to accept bottom surface of packaged semiconductor devices mounted on a leadframe for testing and burn-in
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US20080265248A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8334764B1 (en) 2008-12-17 2012-12-18 Utac Thai Limited Method and apparatus to prevent double semiconductor units in test socket
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9397031B2 (en) 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10269686B1 (en) 2015-05-27 2019-04-23 UTAC Headquarters PTE, LTD. Method of improving adhesion between molding compounds and an apparatus thereof
US9917038B1 (en) 2015-11-10 2018-03-13 Utac Headquarters Pte Ltd Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US10830656B2 (en) 2018-06-01 2020-11-10 Sensata Technologies, Inc. Overmolded lead frame assembly for pressure sensing applications

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4496965A (en) * 1981-05-18 1985-01-29 Texas Instruments Incorporated Stacked interdigitated lead frame assembly
CA1195782A (en) * 1981-07-06 1985-10-22 Mikio Nishikawa Lead frame for plastic encapsulated semiconductor device
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US5686698A (en) * 1994-06-30 1997-11-11 Motorola, Inc. Package for electrical components having a molded structure with a port extending into the molded structure

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7351920B2 (en) 2002-05-22 2008-04-01 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
US7531757B2 (en) 2002-05-22 2009-05-12 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
JP2006278355A (ja) * 2005-03-25 2006-10-12 Nec Corp 集積回路パッケージ組立構造及び集積回路パッケージの製造方法
JP4701779B2 (ja) * 2005-03-25 2011-06-15 日本電気株式会社 集積回路パッケージ組立構造
CN103311210B (zh) * 2012-03-06 2017-03-01 飞思卡尔半导体公司 用于组装半导体器件的引线框
JP2017063075A (ja) * 2015-09-24 2017-03-30 Ｔｏｗａ株式会社 樹脂封止装置及び樹脂封止方法並びに電子部品の製造方法並びにリードフレーム
WO2017051506A1 (ja) * 2015-09-24 2017-03-30 Ｔｏｗａ株式会社 樹脂封止装置及び樹脂封止方法並びに電子部品の製造方法並びにリードフレーム
KR20180057575A (ko) * 2015-09-24 2018-05-30 토와 가부시기가이샤 수지 봉지 장치 및 수지 봉지 방법과 전자 부품의 제조방법 및 리드 프레임
KR102071780B1 (ko) 2015-09-24 2020-01-30 토와 가부시기가이샤 수지 봉지 장치 및 수지 봉지 방법과 전자 부품의 제조방법 및 리드 프레임

Also Published As

Publication number Publication date
JP3444410B2 (ja) 2003-09-08
US20010040276A1 (en) 2001-11-15
US6566740B2 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
JP3444410B2 (ja) リードフレームおよび半導体装置の製造方法
US6744118B2 (en) Frame for semiconductor package
US7019388B2 (en) Semiconductor device
US7410835B2 (en) Method for fabricating semiconductor package with short-prevented lead frame
JP3547704B2 (ja) リードフレーム及び半導体装置
KR100927319B1 (ko) 스탬핑된 리드프레임 및 그 제조 방법
US9184118B2 (en) Micro lead frame structure having reinforcing portions and method
US20180122731A1 (en) Plated ditch pre-mold lead frame, semiconductor package, and method of making same
US20020149090A1 (en) Lead frame and semiconductor package
KR20050004059A (ko) 반도체 장치 및 리드 프레임
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
JP3634757B2 (ja) リードフレーム
US6703694B2 (en) Frame for semiconductor package including plural lead frames having thin parts or hollows adjacent the terminal roots
JP5215980B2 (ja) 半導体装置の製造方法
US20040053447A1 (en) Leadframe having fine pitch bond fingers formed using laser cutting method
JP6695166B2 (ja) リードフレーム、及び半導体パッケージの製造方法
JP4475785B2 (ja) 樹脂封止型半導体装置の製造方法
US20050106777A1 (en) Frame for semiconductor package
JP4455166B2 (ja) リードフレーム
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
US20240178106A1 (en) Lead frame apparatus, semiconductor device and method of making a semiconductor device
JP2002026192A (ja) リードフレーム
KR20020008244A (ko) 리드프레임 스트립과 이를 이용한 반도체패키지 및 그제조 방법
CN114725030A (zh) 半导体封装结构及其制造方法
JPH0629441A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080627

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090627

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090627

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100627

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100627

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130627

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees