JP5215980B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5215980B2
JP5215980B2 JP2009250359A JP2009250359A JP5215980B2 JP 5215980 B2 JP5215980 B2 JP 5215980B2 JP 2009250359 A JP2009250359 A JP 2009250359A JP 2009250359 A JP2009250359 A JP 2009250359A JP 5215980 B2 JP5215980 B2 JP 5215980B2
Authority
JP
Japan
Prior art keywords
semiconductor device
lead frame
manufacturing
cut
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009250359A
Other languages
English (en)
Other versions
JP2011096892A (ja
Inventor
宏顕 成松
茂 永杉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP2009250359A priority Critical patent/JP5215980B2/ja
Publication of JP2011096892A publication Critical patent/JP2011096892A/ja
Application granted granted Critical
Publication of JP5215980B2 publication Critical patent/JP5215980B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関するものであり、詳しくは、リードフレーム材にマトリクス状に配列した複数の単位リードフレームを一括して樹脂封止したのち、ダイシングにより個別化することで個々の半導体装置を製造する方法に関する。
半導体装置の構造において、該半導体装置のパッケージ(封止樹脂)の底面と、実装基板における実装表面との距離を「スタンドオフ」といい、この「スタンドオフ」は、実装基板に対して半導体装置を実装する際の“容易さ”や“信頼性”を考慮して設定されている。
上記「スタンドオフ」を有する半導体装置としては、図9に示す如く、ダイパッドDに搭載されたICチップ(半導体素子)Eと、ダイパッドDの周囲に形成された所定個数の導体端子T、T…とを、各々ボンディングワイヤW、W…を介して電気的に接続し、上記ICチップEおよびボンディングワイヤW、W…等を、パッケージ(封止樹脂)Pによって樹脂封止するとともに、上記パッケージPの底面Pbから導体端子Tの実装外部端子部Tbを突出させて成る、所謂CSP(チップサイズドパッケージ)タイプの半導体装置Aが提供されている(例えば、特許文献1参照)。
上述の如き構成の半導体装置Aを製造するには、先ず、図10および図11(a)に示すように、金属材料の薄板から成るリードフレーム材Lにおける表面の所定領域を、ハーフエッチング(1st エッチング)することにより、中央域に突設されたダイパッド部Dと、周囲に突設されたワイヤボンディング端子部Ta、Ta…とを有する、4つの単位リードフレームLs、Ls…を形成する。
ここで、上記リードフレーム材Lにおいて、上述した4つの単位リードフレームLs、Ls…は、2行×2列のマトリクス状に配列して形成されており、これら単位リードフレームLs、Ls…の周囲は、リードフレーム本体Lにおける外枠Lfにより囲われている。
次いで、図11(b)に示すように、個々の単位リードフレームLsのダイパッドDにICチップEを搭載し、ボンディングワイヤW、W…によってICチップEとワイヤボンディング端子部Ta、Ta…とを接続したのち、リードフレーム材Lの表面側から4つの単位リードフレームLs、Ls…を一括して樹脂封止する。
こののち、図11(c)に示すように、上記リードフレーム材Lの裏面をハーフエッチング(2nd エッチング)することにより、外部端子部Tb、Tb…を突設させて導体端子T、T…を形成するとともに、隣り合う導体端子T、T…同士を分離させ、さらに導体端子T、T…とダイパッドD、および導体端子T、T…と外枠Lfとを分離させる。
次いで、上記リードフレーム本体L(外枠Lf)と一括樹脂封止体PGとを、図10および図11(c)に示したカットラインl、l…に沿って、図示していないダイシング刃物を用いて切断(ダイシング)し、個々の半導体装置A、A…を個別化することによって1つ1つの製品が完成する。
特開2001−24135号公報 特開2001−244399号公報 特開2001−320007号公報
ところで、上述した如き従来の半導体装置の製造方法では、個々の半導体装置A、A…を個別化するための切断時において、封止樹脂から成る一括樹脂封止体PGとともに、金属材料から成るリードフレーム本体L(外枠Lf)をも一緒に切断する必要があるため、ダイシング刃物の摩耗が起こり易く、該ダイシング刃物の寿命を縮めてしまう問題があった。
また、金属材料から成るリードフレーム本体L(外枠Lf)を切断する際、必然的に金属バリを生じることによって、この金属バリに起因するショート等の電気的な製品不良を招く虞れがあった。
ここで、半導体装置の製造に伴う、上述の如きダイシング刃物の摩耗や、金属バリの発生を抑えるべく、半導体装置の個別化に際するカットライン上に、開口部や凹部(肉薄部)を形成する構成が、従来から幾つか提案されている(例えば、特許文献2、および特許文献3参照)。
しかしながら、上記特許文献2および特許文献3に開示された何れの構成においても、結局はパッケージを構成する封止樹脂と、リードフレームの金属材料とを同時に切断していることでは、図10、図11を示して説明した従来の製造方法と変わらず、もって従来の不都合を解消するには十全なものではなかった。
本発明の目的は、上記実状に鑑みて、リードフレーム材にマトリクス状に配列した複数の単位リードフレームを一括して樹脂封止したのち、ダイシングにより個別化することで個々の半導体装置を製造する方法を対象とし、切断時におけるダイシング刃物の摩耗による寿命の低減、および切断時の金属バリに起因する製品不良の発生を未然に防止し得る、半導体装置の製造方法を提供することにある。
上記目的を達成するべく、請求項1の発明に係る半導体装置の製造方法は、
リードフレーム材の表面側に、導体端子の上側端子を突出形成した個々の単位リードフレームを、マトリクス状に配列形成する第1の工程と、
単位リードフレームに搭載した半導体素子と、導体端子の上側端子とをワイヤボンディングしたのち、リードフレーム材の表面側において複数の単位リードフレームを一括して樹脂封止した半導体装置の中間製品を形成する第2の工程と、
半導体装置の中間製品の裏面側にエッチングを施し、導体端子の下側端子を突出形成するとともに導体端子同士を互いに分離させる第3の工程と、
複数の半導体装置の中間製品の一括樹脂封止体を所定のカットラインに沿ってダイシングし、個々の半導体装置を個別化する第4の工程とを含んで成り、
第1の工程において、マトリクス状に配列形成された複数の単位リードフレームの周囲を囲うリードフレーム材の外枠における表側に形成した凹部により、外枠を横切るカットライン上における切断領域に薄肉部を形成するとともに、
第3の工程において、薄肉部をエッチングにより除去してカットライン上における切断領域からリードフレーム材の金属材料を排除することを特徴としている。
請求項2の発明に係る半導体装置の製造方法は、請求項1の発明に係る半導体装置の製造方法において、カットライン上における切断領域の薄肉部を、エッチングによって形成したことを特徴としている。
請求項3の発明に係る半導体装置の製造方法は、請求項1の発明に係る半導体装置の製造方法において、カットライン上における切断領域の薄肉部を、プレス加工によって形成したことを特徴としている。
請求項4の発明に係る半導体装置の製造方法は、請求項1の発明に係る半導体装置の製造方法において、カットライン上の切断領域における薄肉部の幅を、ダイシング刃物の刃厚よりも幅広に形成したことを特徴としている。
請求項1の発明に係る半導体装置の製造方法によれば、第3の工程において薄肉部をエッチングにより除去し、カットライン上における切断領域からリードフレーム材の金属材料を排除したことにより、続く第4の工程においては、金属材料から成るリードフレーム材を何ら切断することなく、一括樹脂封止体の樹脂材料だけを切断することとなり、もってダイシング刃物の摩耗が可及的に抑えられ、該ダイシング刃物の寿命を延ばすことができる。
また、上述の如く、金属材料から成るリードフレーム材を何ら切断しないため、切断時において金属バリが発生することはなく、もって金属バリに起因する製品不良の発生を未然に防止することができる。
また、上述の如く、一括樹脂封止体の樹脂材料だけを切断するために、リードフレーム材の金属材料をも切断していた従来の製造方法に比べ、切断時におけるカットスピードを上げることができ、もって半導体装置の製造に係る生産効率を向上させることができる。 さらに、上述の如く、カットライン上の切断領域における薄肉部を、リードフレーム材の表側に形成した凹部によって形成しているので、作業性の良い加工方法を適宜に選択することによって、上記凹部を容易に形成することができる。
請求項2の発明に係る半導体装置の製造方法によれば、カットライン上における切断領域の薄肉部をエッチングにより形成しているので、既存のエッチング技術を有効に利用することによって、上記薄肉部を容易かつ精度良く形成することが可能となる。
請求項3の発明に係る半導体装置の製造方法によれば、カットライン上における切断領域の薄肉部をプレス加工により形成しているので、既存のプレス加工技術を有効に利用することによって、上記薄肉部を容易かつ精度良く形成することが可能となる。
請求項4の発明に係る半導体装置の製造方法によれば、カットライン上の切断領域における薄肉部の幅を、ダイシング刃物の刃厚よりも幅広に形成しているため、第3の工程において薄肉部を除去し、カットライン上の切断領域からリードフレーム材の金属材料を排除することで、第4の工程における切断時にダイシング刃物がリードフレームに接触することを防止でき、もってダイシング刃物の摩耗、金属バリの発生による製品不良、およびカットスピードの低下を確実に防止することが可能となる。
本発明に係る半導体装置の製造方法における第1工程を施したリードフレーム材を示す平面図。 (a)は本発明に係る半導体装置の製造方法における第1工程を施したリードフレーム材の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 (a)は本発明に係る半導体装置の製造方法における第2工程を施した半導体装置の中間製品の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 (a)は本発明に係る半導体装置の製造方法における第3工程を施した半導体装置の中間製品の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 本発明に係る半導体装置の製造方法における第4工程を施す直前の半導体装置の中間製品の平面図。 (a)は本発明に係る半導体装置の製造方法における他の実施例の第1工程を施したリードフレーム材の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 (a)は本発明に係る半導体装置の製造方法における他の実施例の第2工程を施した半導体装置の中間製品の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 (a)は本発明に係る半導体装置の製造方法における他の実施例の第3工程を施した半導体装置の中間製品の要部平面図、(b)は(a)中のb−b線断面図、(c)は(a)中のc−c線断面図。 従来の方法によって製造された半導体装置を示す断面図。 従来の半導体装置の製造方法に用いられるリードフレーム材の平面図。 (a)、(b)、(c)は、従来の半導体装置の製造方法における各工程を示す断面図。
以下、本発明に係る半導体装置の製造方法について、実施例を示す図面を参照しながら詳細に説明する。
なお、本発明に係る半導体装置の製造方法によって製造される半導体装置の構造が、図9に示した半導体装置Aと基本的に同一であることは言うまでもない。
本発明に則って半導体装置を製造するには、先ず、第1の工程において、図1および図2に示す如く、金属材料の薄板から成るリードフレーム材1の表面における所定領域を、ハーフエッチング(1st エッチング)することによって、中央域に突設されたダイパッド部1dと、周囲に突設されたワイヤボンディング端子部(上側端子)1a、1a…とを有する、個々の単位リードフレーム1S、1S…を形成する。なお、本工程はプレス加工により実施しても良い。
また、上記ハーフエッチング(1st エッチング)の前段階において、リードフレーム材1の表面と裏面とには、ワイヤボンディング端子部(上側端子)1aに対応する部位と、実装外部端子部(下側端子)1b(図4参照)に対応する部位とに、それぞれ“半田のり”を良くするためのメッキ層m、m…が形成されている。
上記リードフレーム材1の表面には、上述した単位リードフレーム1S、1S…が、2行×2列のマトリクス状に配列して形成されており、これら4つの単位リードフレーム1S、1S…によって、1つの単位リードフレーム群1Uが構成されている。
また、帯状を呈するリードフレーム材1の表面には、その長手方向に沿って単位リードフレーム群1U、1U…が配列して形成されており、個々の単位リードフレーム群1U、1U…の周囲は、リードフレーム本体1の外枠1Fによって囲われている。
上記リードフレーム本体1の外枠1Fには、後述する第4の工程におけるカットラインl、l…に沿った、言い換えれば各カットラインl上における切断領域に、表側から溝部(凹部)1g、1g…を形成することで、それぞれ薄肉部1t、1t…が形成されている。
ここで、上記薄肉部1tを形成するべく、外枠1Fの表側に形成される溝部1gは、例えば第1の工程におけるハーフエッチング(1st エッチング)と同時にエッチングすることにより、あるいは上記エッチングとは別工程のプレス加工によって形成される。
上記溝部1gの形成、言い換えれば薄肉部1tの形成に際して、エッチングあるいはプレス加工の何れの加工方法を採用した場合でも、既存の技術を有効に利用することにより、上記溝部1gおよび薄肉部1tを容易かつ精度良く形成することができる。
また、上記薄肉部1tを形成するべく、外枠1Fの表側に形成される溝部1gの幅は、後述する第4の工程においてダイシングに用いられる、図示していないダイシング刃物の刃厚よりも幅広に形成されている。
さらに、上記外枠1Fの表側に形成される溝部1gの深さは、後述する第3の工程におけるハーフエッチング(2nd エッチング)を終了した後に残存する外枠1Fの肉厚よりも深く設定されている。
次いで、第2の工程において、図3に示す如く、個々の単位リードフレーム1Sのダイパッド1dにICチップ10を搭載し、ボンディングワイヤ11、11…を介して、ICチップ10とワイヤボンディング端子部1a、1a…とを接続したのち、単位リードフレーム群1Uを構成する4つの単位リードフレーム1S、1S…を、リードフレーム材1の表面側から一括して樹脂封止を行ない、半導体装置の中間製品の一括樹脂封止体20を形成する。
次いで、第3の工程において、図4に示す如く、上記リードフレーム材1の裏面をハーフエッチング(2nd エッチング)することにより、外部端子部1b、1b…を突設させて導体端子12、12…を形成するとともに、隣り合う導体端子12、12…同士を分離させ、さらに導体端子12、12…とダイパッド部1d(ダイパッド13)、および導体端子12、12…と外枠1Fとを分離させる。
ここで、上記リードフレーム材1の裏面をハーフエッチング(2nd エッチング)することで、外枠1Fに形成した薄肉部1t、1t…もエッチングによって除去され、これによってカットラインl上における切断領域から、リードフレーム材1(外枠1F)の金属材料が排除されることとなり、図4および図5に示す如く、上記リードフレーム材の外枠1Fには、カットラインl上における切断領域に、スリット1s、1s…が画成されることとなる。
次いで、第4の工程において、図5に示したカットラインl、l…に沿って、図示していないダイシング刃物を用い、一括樹脂封止体20を切断(ダイシング)し、個々の半導体装置100、100…を個別化することにより、1つ1つの製品が完成することとなる。
ここで、第3の工程において薄肉部1tをエッチングにより除去し、カットラインl上における切断領域からリードフレーム材1の金属材料を排除したことにより、続く第4の工程においては、金属材料から成るリードフレーム材1を何ら切断することなく、一括樹脂封止体20の樹脂材料だけを切断することとなり、もってダイシング刃物の摩耗が可及的に抑えられ、該ダイシング刃物の寿命を延ばすことが可能となる。
また、上記第4の工程においては、上述のように金属材料から成るリードフレーム材1を何ら切断しないため、切断時において金属バリが発生することはなく、もって金属バリに起因する製品不良の発生を未然に防止することが可能となる。
さらに、上記第4の工程においては、上述のように一括樹脂封止体20の樹脂材料だけを切断するために、リードフレーム材の金属材料をも切断していた従来の製造方法に比べ、切断時におけるカットスピードを上げることができ、もって半導体装置100の製造に係る生産効率を向上させることが可能となる。
図6〜図8は、本発明に係る半導体装置の製造方法に近似した参考例を示しており、図6に示す第1の工程において、リードフレーム本体1′の外枠1F′には、第4の工程におけるカットラインに沿った、言い換えれば各カットライン上における切断領域に、裏側から溝部(凹部)1g′、1g′…を形成することで、それぞれ薄肉部1t′、1t′…が形成されている。
なお、上述したリードフレーム本体1′において、外枠1F′の裏側に形成した溝部1g′により、カットライン上の切断領域に薄肉部1t′を形成している以外の構成は、図1および図2に示した実施例のリードフレーム本体1と変わるところはなく、また第1〜第4の工程に関しても、図1〜図5に示した実施例と基本的に変わるところはないので、以下、図1〜図5に示された構成要素と同一の要素については、図6〜図8において同一の符号に′(ダッシュ)を附すことで詳細な説明を省略する。
ここで、上記薄肉部1t′を形成するべく、外枠1F′の裏側に形成される溝部1g′は、エッチングあるいはプレス加工によって形成されており、その幅寸法は、第4の工程において用いられるダイシング刃物の刃厚よりも幅広に設定されている。
また、上記外枠1F′の裏側に形成される溝部1g′の深さ、言い換えれば薄肉部1t′の肉厚(板厚)は、第3の工程におけるハーフエッチング(2nd エッチング)のエッチング深さよりも薄く設定されている。
図6に示した第1の工程に次いで、図7に示した第2の工程を経たのち、図8に示す第3の工程においては、リードフレーム材1′の裏面をハーフエッチング(2nd エッチング)することで、外部端子部1b′を突設させて導体端子12′を形成するとともに、隣り合う導体端子12′同士を分離させ、さらに導体端子12′とダイパッド部1d′(ダイパッド13′)、および導体端子12′と外枠1F′とを分離させる。
このとき、上記リードフレーム材1′の裏面をハーフエッチング(2nd エッチング)することで、外枠1F′に形成した薄肉部1t′、1t′…もエッチングによって除去され、これによってカットライン上における切断領域から、リードフレーム材1′(外枠1F′)の金属材料が排除され、スリット1s′、1s′…が画成されることとなる。
すなわち、先の実施例における図5と同じ態様となり、第4の工程において、カットラインl、l…(図5参照)に沿って、ダイシング刃物により一括樹脂封止体20′を切断し、個々の半導体装置100′、100′…を個別化することで、1つ1つの製品が完成することとなる。
このように、図6〜図8に示した参考例においても、第3の工程において薄肉部1t′をエッチングにより除去し、カットラインl上における切断領域からリードフレーム材1′の金属材料を排除したことで、続く第4の工程においては、金属材料から成るリードフレーム材1′を何ら切断することなく、一括樹脂封止体20′の樹脂材料だけを切断することとなる。
かくして、ダイシング刃物の摩耗が可及的に抑えられ、該ダイシング刃物の寿命を延ばすことが可能となり、また、切断時において金属バリが発生することがなく、もって金属バリに起因する製品不良の発生を未然に防止することが可能となり、さらに、切断時におけるカットスピードを上げることができ、もって半導体装置の製造に係る生産効率を向上させることが可能となる。
1…リードフレーム材、
1U…単位リードフレーム群、
1F…外枠、
1S…単位リードフレーム、
1a…ワイヤボンディング端子部、
1b…実装外部端子部、
1d…ダイパッド部、
1g…溝部(凹部)、
1t…薄肉部、
10…ICチップ(半導体素子)、
11…ボンディングワイヤ、
12…導体端子、
13…ダイパッド、
14…パッケージ、
20…一括樹脂封止体、
100…半導体装置、
l…カットライン。

Claims (4)

  1. リードフレーム材にマトリクス状に配列した複数の単位リードフレームを一括して樹脂封止したのち、ダイシングによって個別化することで個々の半導体装置を製造する半導体装置の製造方法であって、
    前記リードフレーム材の表面側に、導体端子の上側端子を突出形成した個々の単位リードフレームを、マトリクス状に配列形成する第1の工程と、
    前記単位リードフレームに搭載した半導体素子と、前記導体端子の上側端子とをワイヤボンディングしたのち、前記リードフレーム材の表面側において、複数の前記単位リードフレームを一括して樹脂封止した半導体装置の中間製品を形成する第2の工程と、
    前記半導体装置の中間製品の裏面側にエッチングを施し、前記導体端子の下側端子を突出形成するとともに、前記導体端子同士を互いに分離させる第3の工程と、
    複数の前記半導体装置の中間製品の一括樹脂封止体を、所定のカットラインに沿ってダイシングし、個々の半導体装置を個別化する第4の工程とを含んで成り、
    前記第1の工程において、マトリクス状に配列形成された複数の単位リードフレームの周囲を囲うリードフレーム材の外枠における表側に形成した凹部により、前記外枠を横切る前記カットライン上における切断領域に薄肉部を形成するとともに、
    前記第3の工程において、前記薄肉部を前記エッチングによって除去し、前記カットライン上における前記切断領域から、前記リードフレーム材の金属材料を排除することを特徴とする半導体装置の製造方法。
  2. 前記カットライン上における切断領域の薄肉部を、エッチングによって形成したことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記カットライン上における切断領域の薄肉部を、プレス加工によって形成したことを特徴とする請求項1記載の半導体装置の製造方法。
  4. 前記カットライン上の切断領域における薄肉部の幅を、ダイシング刃物の刃厚よりも幅広に形成したことを特徴とする請求項1記載の半導体装置の製造方法。
JP2009250359A 2009-10-30 2009-10-30 半導体装置の製造方法 Active JP5215980B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009250359A JP5215980B2 (ja) 2009-10-30 2009-10-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009250359A JP5215980B2 (ja) 2009-10-30 2009-10-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011096892A JP2011096892A (ja) 2011-05-12
JP5215980B2 true JP5215980B2 (ja) 2013-06-19

Family

ID=44113497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009250359A Active JP5215980B2 (ja) 2009-10-30 2009-10-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5215980B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101803183B1 (ko) * 2015-05-18 2017-12-28 토와 가부시기가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6065599B2 (ja) * 2013-01-17 2017-01-25 大日本印刷株式会社 リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体
JP6985072B2 (ja) * 2017-09-06 2021-12-22 新光電気工業株式会社 リードフレーム及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
JP3628971B2 (ja) * 2001-02-15 2005-03-16 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
WO2003103038A1 (en) * 2002-04-29 2003-12-11 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
JP5144294B2 (ja) * 2008-02-06 2013-02-13 オンセミコンダクター・トレーディング・リミテッド リードフレームおよびそれを用いた回路装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101803183B1 (ko) * 2015-05-18 2017-12-28 토와 가부시기가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2011096892A (ja) 2011-05-12

Similar Documents

Publication Publication Date Title
TWI474455B (zh) 先進四方扁平無引腳封裝結構
US6744118B2 (en) Frame for semiconductor package
US9136247B2 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
JP2001274308A (ja) リードフレームおよび半導体装置の製造方法
JP6357371B2 (ja) リードフレーム、半導体装置及びリードフレームの製造方法
JP2010080914A (ja) 樹脂封止型半導体装置とその製造方法、リードフレーム
US9184118B2 (en) Micro lead frame structure having reinforcing portions and method
JP7044142B2 (ja) リードフレームおよびその製造方法
JP6357415B2 (ja) 半導体装置の製造方法
JP2006100636A (ja) 半導体装置の製造方法
US6979886B2 (en) Short-prevented lead frame and method for fabricating semiconductor package with the same
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
JP2010021374A (ja) 半導体パッケージ
US20020149090A1 (en) Lead frame and semiconductor package
JP5215980B2 (ja) 半導体装置の製造方法
WO2007089209A1 (en) Fabrication of a qfn integrated circuit package
JP5971531B2 (ja) 樹脂封止型半導体装置及びその製造方法
KR20080025001A (ko) 반도체 장치의 제조 방법 및 반도체 장치
TWI750988B (zh) 導線架及其運用於半導體封裝結構的製作方法
JP5585637B2 (ja) 樹脂封止型半導体装置用フレーム
JP5183572B2 (ja) リードフレーム及び半導体装置
JP5467506B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP6695166B2 (ja) リードフレーム、及び半導体パッケージの製造方法
JP4475785B2 (ja) 樹脂封止型半導体装置の製造方法
JP2015029143A (ja) 樹脂封止型半導体装置とその製造方法、リードフレーム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130301

R150 Certificate of patent or registration of utility model

Ref document number: 5215980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160308

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250