KR20080025001A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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leads
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lead frame
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시게끼 다나까
하지메 하세베
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가부시끼가이샤 르네사스 테크놀로지
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명의 과제는 반도체 장치의 수율을 향상시키는 것이다.
무연 패키지 타입의 반도체 장치의 제조 공정에 있어서, 리드(2b)의 선단부에 눌러 찌부러뜨림 가공이 실시되는 프레스 프레임을 이용한다. 리드(2b)의 반도체 칩측의 선단부는, 반도체 칩에 근접함에 따라서 점차 낮아지도록 경사져 있다. 이것에 의해, 리드(2b)의 선단부의 눌러 찌부러뜨림량을 작게 할 수 있으므로, 리드(2b)의 선단부의 튀어오름을 억제 또는 방지할 수 있다. 또한， 리드(2b)의 선단부를 비스듬하게 하고, 또한, 그 눌러 찌부러뜨림량을 리드(2b)의 선단부에 형성되는 도금층(2e)의 두께보다 크게 했다. 이것에 의해, 도금층(2e) 형성 후의 리드 프레임을 포개어 반송 또는 보관한 경우에, 상측의 리드(2b)가, 하측의 리드(2b)의 도금층(2e)에 접촉하고 그 도금층(2e)에 찰과상을 형성해 버리는 문제점을 저감 또는 방지할 수 있다.
반도체 칩, 리드 프레임, 밀봉체, 리드, 도금층

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치 기술에 관한 것으로, 특히, 리드의 와이어 접합부에 대해 눌러 찌부러뜨림 가공이 실시되는, 소위 프레스 프레임을 이용하는 반도체 장치의 제조 방법 및 반도체 장치에 적용하는 데 유효한 기술에 관한 것이다.
QFN(Quad Flat Non leaded package) 등에 대표되는 무연 패키지형의 반도체 장치에 있어서는, 리드와 본딩 와이어와의 접합 신뢰성을 확보하는 관점으로부터, 리드에 있어서 본딩 와이어가 접합되는 부분에 대해 눌러 찌부러뜨림 가공(코이닝)을 실시한 프레스 프레임을 이용하는 것이 있다.
또한, 무연 패키지형의 반도체 장치에 있어서는, 리드가 짧아 몰드 공정 후에 탈락하는 경우가 있으므로, 리드와 몰드 수지와의 밀착성을 강화하는 관점으로부터, 리드의 표면의 일부이며 몰드 수지가 접하는 부위에, 리드의 표면에 대해 교차하는 방향으로 함몰하는 홈(노치)을 마련하도록 하고 있다.
QFN에 대해서는, 예를 들어 일본 특허 공개 제2005-276890호 공보(특허 문헌 1)에 기재가 있다. 이 특허 문헌 1에는, 무연 패키지형의 반도체 장치의 리드에 있어서 본딩 와이어가 접속되는 부분을 에칭 또는 눌러 찌부러뜨림 가공에 의해 오목하게 하고, 그 오목량보다도, 본딩 와이어의 루프 높이를 작게 하는 것에 의해, 본딩 와이어가 밀봉체의 하면으로부터 노출되지 않도록 하는 기술이 개시되어 있다.
또한, 이 특허 문헌 1에는, 리드에 있어서 본딩 와이어가 접합되는 면과는 반대측의 면에 함몰부를 형성하고, 리드와 몰드 수지와의 밀착성을 강화하는 것에 의해 리드의 탈락을 방지하는 기술이 개시되어 있다.
또한, 예를 들어 일본 특허 공개 평7-245365호 공보(특허 문헌 2)에는, 다핀 패키지용의 리드 프레임의 제조 방법에 관한 것으로, 이너 리드의 선단부에 코이닝 가공시에, 각 이너 리드의 코이닝의 면적이 동등하게 되도록 가공하는 것에 의해, 리드의 위치 어긋남이나 인접 리드 사이의 단락 불량을 방지하는 기술이 개시되어 있다. 이 코이닝의 면적이 동등하게 되도록 하는 방법으로서, 예를 들어 이너 리드의 선단부측이 저위가 되는 구배면을 형성하는 기술이 개시되어 있다.
또한, 이 특허 문헌 2의 단락 [0022]에는, 코이닝 가공에 의해 이너 리드의 선단부가 튀어오르는 문제가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2005-276890호 공보
[특허 문헌 2] 일본 특허 공개 평7-245365호 공보(단락 [0022])
그러나, 상기와 같은 프레스 프레임을 이용하는 무연 패키지형의 반도체 장치에 있어서는, 이하의 과제가 있는 것을 본 발명자는 발견했다. 이것을 도1 내지 도10에 의해 설명한다.
도1은 코이닝 처리 전의 리드(50)의 주요부 단면도를 도시하고 있다. 리드(50)에 있어서 도1의 좌측이, 반도체 칩을 향하는 선단부를 나타내고 있다. 리드(50)의 상면에는, 그 상면에 교차하는 방향으로 연장하는 V자 형상의 홈(51)이 리드(50)의 폭 방향을 따라 형성되어 있다.
다음에, 도2 내지 도4는 코이닝 처리 중의 리드(50)의 주요부 단면도를 도시하고 있다. 우선, 도2에 도시하는 바와 같이, 리드(50)의 상면의 상방에 코이닝 펀치(52)를 배치한다. 코이닝 펀치(52)의 압박면은, 리드(50)의 상면과 대략 평행하게 되어 있다. 계속해서, 이 코이닝 펀치(52)를 하강하여 그 압박면을, 도3에 도시하는 바와 같이, 리드(50)의 선단부에 압박하여 리드(50)의 선단부를 눌러 찌부러뜨린다. 그 후, 도4에 도시하는 바와 같이, 코이닝 펀치(52)를 상승하고, 리드(50)로부터 이격한다. 이때, 리드(50)의 상면에 형성된 홈(51)을 지지점으로 하여 리드(50)의 선단부가 상방을 향해 튀어오른다(변형됨).
다음에, 도5는 몰드 공정 후의 반도체 장치의 주요부 단면도를 도시하고 있다. 상기 리드(50)에 대한 코이닝 처리 후, 리드(50)의 선단부의 상면에 은(Ag) 도금층(53)을 형성하고, 또한, 그 상면에 본딩 와이어(54)를 접합한 후, 몰드 공정 으로 이행한다. 몰드 공정에 있어서는, 몰드 수지에 의해 밀봉체(55)를 형성한다. 이때, 상기와 같이 리드(50)의 선단부가 상방을 향해 튀어오르고 있으므로, 몰드 금형의 하부 금형과, 리드(50)의 하면과의 사이에 간극이 형성되는 결과, 그 간극에 몰드 수지가 인입되고, 리드(50)의 하면 일부를 덮는 수지 버어(수지 플래쉬)(55a)가 형성된다. 이 때문에, 그 후의 리드(50)의 표면에 도금 처리를 실시할 때에, 수지 버어(55a)가 방해가 되어 리드(50)의 하면에 도금층을 형성할 수 없어, 반도체 장치를 배선 기판에 실장할 수 없게 되어 버리는 문제가 있다.
따라서, 상기 코이닝 처리시에 있어서의 리드(50)의 눌러 찌부러뜨림량을 줄이면 리드(50)의 선단부의 튀어오름을 억제할 수 있고, 상기 수지 버어에 기인하는 반도체 장치의 실장 불량을 저감 또는 방지할 수 있다. 그러나, 이 경우에는, 다음과 같은 과제가 있다. 이것을 도6 및 도7에 의해 설명한다. 도6은 코이닝 처리 후의 리드 프레임을 적층하여 반송ㆍ보관했을 때의 리드(50)의 주요부 단면도를 도시하고 있다. 또한, 도7은 와이어 본딩 공정 후의 리드(50)의 주요부 단면도를 도시하고 있다.
상기와 같이, 코이닝 처리에 있어서의 리드(50)의 선단부 상면의 눌러 찌부러뜨림량이 작으면, 도6에 도시하는 바와 같이, 리드 프레임을 포개어 반송ㆍ보관하는 경우에, 상측의 리드 프레임의 리드(50)의 하면이, 하측의 리드 프레임의 리드(50)의 상면[도금층(53)이 형성된 면]에 접촉해 버리는 경우가 있다. 그 결과, 하측의 리드(50)의 선단부 상면의 도금층(53)에 찰과상이 생긴다. 그러나, 이 상태에서, 와이어 본딩 처리를 행하면, 도7에 도시하는 바와 같이, 그 리드(50)의 선 단부 상면의 찰과상이 생긴 도금층(53)에 본딩 와이어(54)가 접합되는 결과, 접합 불량이 발생하는 문제가 있다.
따라서, 본 발명의 목적은, 반도체 장치의 수율을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기재 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명은, 두께 방향을 따라 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖는 밀봉체와, 상기 밀봉체의 내부에 밀봉된 반도체 칩과, 상기 밀봉체의 내부에 밀봉되고 상기 반도체 칩이 탑재되는 칩 탑재부와, 상기 밀봉체의 제1 주면으로부터 일부가 노출되는 복수의 리드와, 상기 밀봉체의 내부에 밀봉되고 상기 반도체 칩을 상기 복수의 리드에 전기적으로 접속하는 복수의 본딩 와이어를 갖고, 상기 복수의 리드 각각에 있어서, 상기 본딩 와이어가 접합되지 않는 부분이며, 상기 밀봉체가 접하는 부위에 홈이 형성되어 있고, 상기 복수의 리드 각각에 있어서, 상기 본딩 와이어가 접합되는 부분에 눌러 찌부러뜨림 가공이 실시되어 있고, 상기 복수의 리드의 각각의 상기 본딩 와이어가 접합되는 부분에 있어서, 상기 반도체 칩에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 상기 반도체 칩으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 큰 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
즉, 상기 복수의 리드의 각각의 상기 본딩 와이어가 접합되는 부분에 있어서, 상기 반도체 칩에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 상기 반도체 칩으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 큰 것에 의해, 반도체 장치의 수율을 향상시킬 수 있다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것은 아니고, 특정의 수 이상이라도 이하라도 좋다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것은 아니라는 것은 말할 것도 없다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 부여하도록 하고, 그 반복 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다.
본 실시 형태의 반도체 장치의 제조 방법의 일례를 도8의 제조 흐름도를 따라, 도9 내지 도25에 의해 설명한다.
우선, 웨이퍼 프로세스[전(前) 공정]가 종료된 반도체 웨이퍼에 대해 다이싱 처리를 실시하는 것에 의해, 반도체 웨이퍼를 복수의 반도체 칩으로 분할한다(도8의 공정 100). 반도체 웨이퍼는, 예를 들어 실리콘(Si) 단결정으로 이루어지는 평면 대략 원 형상의 반도체 박판으로 이루어지고, 각 반도체 칩의 주면(主面)에는 원하는 집적 회로가 형성되어 있다.
계속해서, 도9 및 도10에 도시하는 바와 같이, 상기 반도체 칩(1)을 리드 프레임(2)의 다이패드(탭, 칩 탑재부)(2a) 상에 탑재한다(도8의 공정 101).
도9는 칩 탑재 공정 후의 리드 프레임(2)의 단위 영역의 평면도, 도10은 도9의 X1-X1선의 확대 단면도이다. 또한, 도11은 도9의 X2-X2선의 확대 단면도이다.
반도체 칩(1)은, 예를 들어 평면 정방 형상의 반도체 박판으로 이루어지고, 그 주면이 위를 향하고, 또한, 그 이면이 다이패드(2a)를 향한 상태에서 다이패드(2a)에 접착되어 고정되어 있다. 반도체 칩(1)의 주면 외주 근방에는, 복수의 본딩 패드(이하, 간단히 패드라 함)(BP)가, 그 주면 외주를 따라 나란히 배치되어 있다. 패드(BP)는 반도체 칩(1)의 주면의 집적 회로에 전기적으로 접속되어 있다.
리드 프레임(2)은, 예를 들어 구리(Cu) 또는 42 합금 등으로 이루어지는 금속 박판으로 이루어지고, 두께 방향을 따라 서로 반대측에 위치하는 제1 주면(S1) 및 제2 주면(S2)을 갖고 있다.
이 리드 프레임(2)의 제1, 제2 주면(S1, S2) 내에는 복수의 단위 영역이 일렬 또는 행렬 형상으로 배치되어 있다. 리드 프레임(2)의 각 단위 영역에는, 다이패드(2a)와, 그 외주를 둘러싸도록 배치된 복수의 리드(2b)와, 다이패드(2a)의 네 코너로부터 외측을 향해 연장하는 현수 리드(2c)와, 상기 복수의 리드(2b) 및 현수 리드(2c)를 지지하는 프레임부(2d)가 배치되어 있다.
복수의 리드(2b)의 각각 및 복수의 현수 리드(2c)의 각각은, 그 일단부가 프레임부(2d)에 일체적으로 접속됨으로써 리드 프레임(2)에 지지되어 있다.
각 리드(2b)의 제2 주면측에 있어서 반도체 칩(1)측의 선단부에는, 리드 프레임(2)의 제2 주면에 대해 비스듬하게 경사지는 제3 주면(S3)이 형성되어 있다. 이 제3 주면(S3)에는, 예를 들어 은(Ag)에 의해 형성된 도금층(2e)이 형성되어 있다. 이 도금층(2e)이 형성된 부분에 후술하는 본딩 와이어가 접합된다.
또한, 각 리드(2b)의 제2 주면(S2)에 있어서, 리드(2b)의 반도체 칩(1)측의 선단부로부터 제3 주면(S3)분만큼 후퇴한 위치에는, 그 제2 주면(S2)에 대해 교차하는 방향으로 함몰하는 홈(노치)(2f)이, 각 리드(2b)의 길이 방향을 가로지르도록 형성되어 있다. 이 홈(2f)은, 후술하는 몰드 공정 후의 몰드 수지와 리드(2b)와의 밀착성을 향상시키고, 리드(2b)의 탈락을 억제 또는 방지하기 위해 형성되어 있다. 이 때문에, 홈(2f)은, 몰드 수지에 의해 덮이는 부분에 형성되어 있다. 또한, 홈(2f)은, 후술하는 본딩 와이어가 접합되지 않는 부분에 형성되어 있다.
상기 리드(2b)의 제3 주면(S3)의 형성 방법의 일례를 도12 내지 도14에 의해 설명한다. 또한, 도12 내지 도14는 제3 주면(S3) 형성시의 리드(2b)의 주요부 확대 단면도이다.
우선, 도12에 도시하는 바와 같이, 홈(2f) 형성 후의 리드 프레임(2)을 코이닝 테이블(3a) 상에 적재한다. 리드 프레임(2)은, 그 제1 주면(S1)이 코이닝 테이블(3a)을 향하고, 또한, 그 제2 주면(S2)이 코이닝 펀치(3b)를 향한 상태로 된다. 코이닝 펀치(3b)의 리드 압박면(PS)은 리드(2b)의 제2 주면에 대해 비스듬하게 경사져 있다. 즉, 코이닝 펀치(3b)의 리드 압박면(PS)은 리드(2b)의 선단부를 향해 점차 낮아지도록 경사져 있다.
계속해서, 도13에 도시하는 바와 같이, 코이닝 펀치(3b)의 리드 압박면(PS)을 리드(2b)의 선단부의 제2 주면(S2)측으로 압박하여 그 리드(2b)의 선단부를 눌러 찌부러뜨린다. 이때, 코이닝 펀치(3b)의 리드 압박면(PS)이 비스듬하게 형성되어 있으므로, 리드(2b)의 선단부에 있어서, 반도체 칩(1)측에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 반도체 칩(1)으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 커진다(경사 코이닝 처리). 또한, 리드(2b)의 눌러 찌부러뜨림량은 상기 도금층(2e)의 두께보다도 커지도록 한다.
그 후, 도14에 도시하는 바와 같이, 코이닝 펀치(3b)를 리드(2b)로부터 이격한다. 이것에 의해, 리드(2b)의 반도체 칩(1)측의 선단부에 있어서, 상기 코이닝 펀치(3b)의 리드 압박면(PS)이 압박된 부위에 있어서, 리드(2b)의 제1 주면(S1) 및 제2 주면(S2)에 대해 비스듬하게 경사지는 제3 주면(S3)을 형성한다.
이 제3 주면(S3)은, 홈(2f)으로부터 리드(2b)의 반도체 칩(1)측의 선단부를 향해 형성되어 있고, 평면에서 보면 리드(2b)의 다른 부분보다도 폭이 넓은 평면 사각 형상으로 형성되어 있다. 또한, 이 제3 주면(S3)은, 단면에서 보면, 홈(2f)으로부터 리드(2b)의 선단부를 향해, 그 높이[리드(2b)의 제1 주면(S1)으로부터의 거리]가 점차 낮아(짧아)지도록 형성되어 있다. 이 제3 주면(S3)의 눌러 찌부러뜨림 치수는, 리드 프레임(2)을 두께 방향으로 포갠 경우에, 상측의 리드(2b)의 제1 주면(S1)이, 하측의 리드(2b)의 제3 주면(S3)의 도금층(2e)에 접촉하지 않는 치수로 설정되어 있다. 또한, 제3 주면(S3)은, 반도체 장치의 실장면에 대해서도 경사져 있다.
이와 같은 본 실시 형태의 경우, 상기 경사 코이닝 처리로 하는 것에 의해, 도1 내지 도4에서 설명한 경우보다도 코이닝을 얕게 할 수 있다. 이 때문에, 리드(2b)의 선단부에 상기 홈(2f)이 형성되어 있었다고 해도, 리드(2b)의 선단부의 튀어오름을 억제 또는 방지할 수 있다.
도15는 상기 코이닝 처리 후의 2매의 리드 프레임(2)을 포개어 반송 또는 보관한 경우의 리드(2b)의 주요부 확대 단면도를 도시하고 있다. 본 실시 형태에 있어서는, 리드(2b)의 선단부의 제3 주면(S3)이 비스듬하게 경사져 있는 데 있어서, 리드(2b)의 눌러 찌부러뜨림량을 상기 도금층(2e)의 두께보다도 크게 하고 있다. 이 때문에, 복수매의 리드 프레임(2)을 포갠 경우에, 상측의 리드(2b)의 제1 주면 (하면)(S1)이, 하측의 리드(2b)의 제3 주면(S3)의 도금층(2e)에 접촉하는 것을 저감 또는 방지할 수 있다. 따라서, 하측의 리드(2b)의 선단부의 제3 주면(S3)의 도금층(2e)에 찰과상이 형성되어 버리는 것을 저감 또는 방지할 수 있도록 되어 있다.
계속해서, 도16, 도17 및 도18에 도시하는 바와 같이, 상기 반도체 칩(1)의 패드(BP)와, 리드 프레임(2)의 리드(2b)를 본딩 와이어(이하, 간단히 와이어라 함)(5)에 의해 전기적으로 접속한다(도8의 공정 102).
도16은 와이어 본딩 공정 후의 리드 프레임(2)의 단위 영역의 평면도, 도17은 도16의 X1-X1선의 확대 단면도, 도18은 도16의 X2-X2선의 확대 단면도이다.
와이어(5)는, 예를 들어 금(Au)에 의해 형성되어 있다. 와이어(5)는, 예를 들어 정(正) 본드 방식으로 본딩되어 있다. 즉, 와이어(5)의 일단부(제1 본드)는 반도체 칩(1)의 패드(BP)에서 접합되고, 와이어(5)의 타단부(제2 본드)는 리드(2b)의 제3 주면(S3)의 도금층(2e)에서 접합되어 있다. 또한, 와이어(5)의 제2 본드점은, 설계 상, 리드(2b)의 선단부로부터 0.15 ㎜ 정도 이격된 위치이다.
본 실시 형태에 있어서는, 리드(2b)의 도금층(2e)의 마찰 불량을 저감 또는 방지할 수 있으므로, 와이어(5)의 일단부(제2 본드)를 리드(2b)의 선단부의 제3 주면(S3)[도금층(2e)]에 양호하게 접합할 수 있다. 즉, 와이어(5)와 리드(2b)와의 접합성을 향상시킬 수 있으므로, 반도체 장치의 수율 및 신뢰성을 향상시킬 수 있다.
그 후, 트랜스퍼 몰드 공정을 거쳐, 도19, 도20 및 도21에 도시하는 바와 같 이, 각 단위 영역에 밀봉체(7)를 형성한다(도8의 공정 103).
도19는 몰드 공정 후의 리드 프레임(2)의 단위 영역의 평면도, 도20은 도19의 X1-X1선의 확대 단면도, 도21은 도20의 부분 A이며 도19의 X2-X2선의 확대 단면도이다. 또한, 도19에 있어서는 도면을 보기 쉽게 하기 위해 밀봉체(7)의 내부를 투과하여 보여주고 있다.
밀봉체(7)는, 예를 들어 에폭시계 수지에 의해 형성되어 있다. 반도체 칩(1), 와이어(5), 다이패드(2a)의 일부, 리드(2b)의 일부, 현수 리드(2c)의 일부는 밀봉체(7)에 의해 밀봉되어 있다.
본 실시 형태에 있어서는, 상기와 같이 리드(2b)의 선단부의 튀어오름을 억제 또는 방지할 수 있으므로, 리드(2b)의 제1 주면(S1)과 몰드 하부 금형의 리드 프레임 탑재면과의 간극을 작게 또는 없앨 수 있다. 이 때문에, 리드(2b)의 제1 주면(S1)에 상기 수지 버어(수지 플래쉬)가 부착되는 불량의 발생을 저감 또는 방지할 수 있다.
계속해서, 리드 프레임(2)[리드(2b)]에 있어서 밀봉체(7)로부터 노출되는 표면에, 예를 들어 은으로 이루어지는 도금층을 형성한다(도8의 공정 104). 이때, 본 실시 형태에 있어서는, 상기와 같이 리드(2b)의 제1 주면(S1)에 상기 수지 버어(수지 플래쉬)가 부착되는 불량의 발생을 저감 또는 방지할 수 있으므로, 도금에 대한 젖음성의 부족을 저감 또는 방지할 수 있다.
계속해서, 리드 프레임(2)의 일부를 절단하고, 리드(2b)의 형상을 성형한다(도8의 공정 105). 이것에 의해, 리드 프레임(2)으로부터 개개의 반도체 장치를 분리한다.
도22는 절단 공정 후의 반도체 장치의 전체 평면도, 도23은 도22의 반도체 장치의 측면도, 도24는 도22의 X3-X3선의 확대 단면도, 도25는 도22의 X4-X4선의 확대 단면도이다. 또한, 도22에 있어서는 도면을 보기 쉽게 하기 위해 밀봉체(7)의 내부를 투과하여 보여주고 있다.
본 실시 형태의 반도체 장치는, 예를 들어 QFN(Quad Flat Non leaded Package) 구성으로 되어 있다. 즉, 본 실시 형태의 반도체 장치는, 리드(2b)의 일부가 밀봉체(7)의 측면 및 이면으로부터 노출되어 있지만, 밀봉체(7)의 측면으로부터 돌출하는 리드(2b)의 돌출 길이가 짧은 구성으로 되어 있다.
이 리드(2b)의 노출면[리드 프레임(2)의 절단면을 제외함]에는, 상기 도8의 공정 104의 도금 처리에 의해 형성된 도금층(8)이 형성되어 있다. 상기와 같이, 본 실시 형태에 따르면, 리드(2b)의 제1 주면(S1)에 상기 수지 버어(수지 플래쉬)가 부착되는 불량의 발생을 저감 또는 방지할 수 있으므로, 리드(2b)의 제1 주면(S1)에 도금층(8)을 양호하게 형성할 수 있다. 따라서, 반도체 장치의 실장 불량의 발생을 저감 또는 방지할 수 있다.
또한, QFN의 구성상, 리드(2b)는 짧아 밀봉체(7)로부터의 탈락이 염려되지만, 본 실시 형태의 경우, 리드(2b)의 제2 주면(S2)에 홈(2f)이 형성되어 있는 것에 의해, 리드(2b)와 밀봉체(7)(몰드 수지)와의 밀착성을 향상시킬 수 있으므로, 짧은 리드(2b)의 탈락을 억제 또는 방지할 수 있다.
그 후, 복수 취득된 반도체 장치 중으로부터 양품을 선별하여, 출하한다(도8 의 공정 106, 107).
이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 것도 없다
본 발명은 반도체 장치의 제조업에 적용할 수 있다.
도1은 코이닝 처리 전의 리드의 주요부 단면도.
도2는 코이닝 처리 중의 리드의 주요부 단면도.
도3은 도2에 계속되는 코이닝 처리 중의 리드의 주요부 단면도.
도4는 도3에 계속되는 코이닝 처리 중의 리드의 주요부 단면도.
도5는 몰드 공정 후의 반도체 장치의 주요부 단면도.
도6은 코이닝 처리 후의 리드 프레임을 적층하여 반송ㆍ보관했을 때의 리드의 주요부 단면도.
도7은 와이어 본딩 공정 후의 리드의 주요부 단면도.
도8은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법의 일례의 제조 흐름도.
도9는 도8의 칩 탑재 공정 후의 리드 프레임의 단위 영역의 평면도.
도10은 도9의 X1-X1선의 확대 단면도.
도11은 도9의 X2-X2선의 확대 단면도.
도12는 도9의 리드 프레임의 제3 주면 형성 공정시의 리드의 주요부 확대 단면도.
도13은 도12에 계속되는 리드 프레임의 제3 주면 형성 공정시의 리드의 주요부 확대 단면도.
도14는 도13에 계속되는 리드 프레임의 제3 주면 형성 공정시의 리드의 주요부 확대 단면도.
도15는 코이닝 처리 후의 2매의 리드 프레임을 포개어 반송 또는 보관한 경우의 리드의 주요부 확대 단면도.
도16은 도8의 와이어 본딩 공정 후의 리드 프레임의 단위 영역의 평면도.
도17은 도16의 X1-X1선의 확대 단면도.
도18은 도16의 X2-X2선의 확대 단면도.
도19는 도8의 몰드 공정 후의 리드 프레임의 단위 영역의 평면도.
도20은 도19의 X1-X1선의 확대 단면도.
도21은 도20의 부분 A이며 도19의 X2-X2선의 확대 단면도.
도22는 도8의 절단 공정 후의 반도체 장치의 전체 평면도.
도23은 도22의 반도체 장치의 측면도.
도24는 도22의 X3-X3선의 확대 단면도.
도25는 도22의 X4-X4선의 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 칩
2 : 리드 프레임
2a : 다이패드(칩 탑재부)
2b, 50 : 리드
2c : 현수 리드
2d : 프레임부
2e : 도금층
2f, 51 : 홈
3a : 코이닝 테이블
3b, 52 : 코이닝 펀치
5, 54 : 본딩 와이어
7, 55 : 밀봉체
8, 53 : 도금층
55a : 수지 버어
BP : 본딩 패드
S1 : 제1 주면
S2 : 제2 주면
S3 : 제3 주면
PS : 리드 압박면

Claims (9)

  1. (a) 두께 방향을 따라 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖고, 또한, 상기 칩 탑재부 및 상기 복수의 리드를 단위 영역마다 갖는 리드 프레임을 준비하는 공정과, (b) 상기 리드 프레임의 상기 칩 탑재부의 제2 주면에 상기 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩과 상기 리드 프레임의 상기 복수의 리드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, (d) 상기 복수의 리드의 각각의 일부, 상기 반도체 칩의 전체 및 상기 본딩 와이어의 전체를 덮도록 밀봉체를 형성하는 공정과, (e) 상기 복수의 리드에 있어서 상기 밀봉체로부터 노출되는 부분에 도금 처리를 실시하는 공정과, (f) 상기 리드 프레임의 일부를 절단하고, 상기 리드 프레임으로부터 상기 밀봉체를 분리하는 공정을 갖고, 상기 (a) 공정의 리드 프레임은, (a1) 상기 리드 프레임의 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되지 않는 부분이며, 상기 밀봉체에 의해 덮이는 부분에, 상기 복수의 리드의 각각의 제2 주면에 대해 교차하는 방향으로 함몰하는 홈이 상기 복수의 리드의 각각의 길이 방향을 가로지르도록 형성되어 있고, (a2) 상기 리드 프레임의 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분에, 상기 반도체 칩에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 상기 반도체 칩으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 크게 되는 눌러 찌부러뜨림 가공이 실시되어 있고, (a3) 상기 리드 프레임의 상기 복수의 리드의 상기 본딩 와이어가 접합되는 부분에 대해 도금 처리가 실 시되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 (a) 공정의 상기 리드 프레임의 상기 복수의 리드의 각각의 제2 주면측에 있어서 상기 본딩 와이어가 접합되는 부분에는, 상기 복수의 리드의 각각의 제2 주면에 대해 비스듬하게 경사지는 제3 주면이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 (a2)의 상기 리드 프레임의 상기 복수의 리드의 각각의 눌러 찌부러뜨림량은, 상기 (a3)의 도금의 두께보다도 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. (a) 두께 방향을 따라 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖고, 또한, 상기 칩 탑재부 및 상기 복수의 리드를 단위 영역마다 갖는 리드 프레임을 준비하는 공정과, (b) 상기 리드 프레임의 상기 칩 탑재부의 제2 주면에 상기 반도체 칩을 탑재하는 공정과, (c) 상기 반도체 칩과 상기 리드 프레임의 상기 복수의 리드를 본딩 와이어에 의해 전기적으로 접속하는 공정과, (d) 상기 복수의 리드의 각각의 일부, 상기 반도체 칩의 전체 및 상기 본딩 와이어의 전체를 덮도록 밀봉체를 형성하는 공정과, (e) 상기 복수의 리드에 있어서 상기 밀봉체로부터 노출되는 부분에 도금 처리를 실시하는 공정과, (f) 상기 리드 프레임의 일부를 절단하고, 상기 리드 프레임으로부터 상기 밀봉체를 분리하는 공정을 갖고, 상기 (a) 공정은, (a1) 상기 리드 프레임의 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되지 않는 부분이며, 상기 밀봉체에 의해 덮이는 부분에, 상기 복수의 리드의 각각의 제2 주면에 대해 교차하는 방향으로 함몰하는 홈을 상기 복수의 리드의 각각의 길이 방향을 가로지르도록 형성하는 공정과, (a2) 상기 리드 프레임의 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분에 대해 눌러 찌부러뜨림 가공을 실시하는 공정과, (a3) 상기 리드 프레임의 상기 복수의 리드의 상기 본딩 와이어가 접합되는 부분에 대해 도금 처리를 실시하는 공정과, (a4) 상기 (a1) 내지 (a3) 공정 후의 복수매의 상기 리드 프레임을, 상하의 리드 프레임의 제1 주면과 제2 주면이 마주 보도록 한 상태에서, 두께 방향으로 적층하는 공정을 갖고, 상기 (a2) 공정에 있어서는, 상기 복수의 리드 각각에 있어서, 상기 반도체 칩에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 상기 반도체 칩으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 커지도록 눌러 찌부러뜨림 가공을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 (a2) 공정에 있어서는, 상기 복수의 리드의 각각의 제2 주면측에 있어서 상기 본딩 와이어가 접합되는 부분에, 상기 복수의 리드의 각각의 제2 주면에 대해 비스듬하게 경사지는 제3 주면을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 (a2) 공정에 있어서의 눌러 찌부러뜨림량은 상기 (a3) 공정에서 실시되는 도금의 두께보다도 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 두께 방향을 따라 서로 반대측에 위치하는 제1 주면 및 제2 주면을 갖는 밀봉체와, 상기 밀봉체의 내부에 밀봉된 반도체 칩과, 상기 밀봉체의 내부에 밀봉되고 상기 반도체 칩이 탑재되는 칩 탑재부와, 상기 밀봉체의 제1 주면으로부터 일부가 노출되는 복수의 리드와, 상기 밀봉체의 내부에 밀봉되고 상기 반도체 칩과 상기 복수의 리드를 전기적으로 접속하는 복수의 본딩 와이어를 갖고, 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분에는 눌러 찌부러뜨림 가공이 실시되어 있고, 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분이며, 상기 눌러 찌부러뜨림 가공이 실시되는 부분에는 도금 처리가 실시되어 있고, 상기 복수의 리드의 각각의 제2 주면의 상기 본딩 와이어가 접합되는 부분에 있어서, 상기 반도체 칩에 상대적으로 가까운 위치의 눌러 찌부러뜨림량이, 상기 반도체 칩으로부터 상대적으로 먼 위치의 눌러 찌부러뜨림량보다도 큰 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 복수의 리드의 각각의 제2 주면측에 있어서 상기 본딩 와이어가 접합되는 부분에, 상기 복수의 리드의 각각의 제2 주면에 대해 비스듬하게 경사지는 제3 주면이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분의 눌러 찌부러뜨림량은, 상기 복수의 리드의 각각의 제2 주면에 있어서, 상기 본딩 와이어가 접합되는 부분에 실시되는 도금의 두께보다도 큰 것을 특징으로 하는 반도체 장치.
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