JP3668101B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3668101B2 JP3668101B2 JP2000203370A JP2000203370A JP3668101B2 JP 3668101 B2 JP3668101 B2 JP 3668101B2 JP 2000203370 A JP2000203370 A JP 2000203370A JP 2000203370 A JP2000203370 A JP 2000203370A JP 3668101 B2 JP3668101 B2 JP 3668101B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- back surface
- semiconductor
- external connection
- connection electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にフェイスダウン型の半導体装置に関するものである。
【0002】
【従来の技術】
近年、ICパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のICパッケージとその実装概念が大きく変わろうとしている。詳細は、例えば電子材料(1998年9月号22頁〜)の特集「CSP技術とそれを支える実装材料・装置」で述べられている。
【0003】
図22は、フレキシブルシート50をインターポーザー基板として採用するもので、このフレキシブルシート50の上には、接着剤を介して銅箔パターン51が貼り合わされ、更にICチップ52が固着されている。そして、この導電パターン51として、このICチップ52の周囲に形成されたボンディング用パッド53がある。またこのボンディング用パッド53と一体で形成される配線51Bを介して半田ボール接続用パッド54が形成されている。
【0004】
そして半田ボール接続用パッド54の裏側は、フレキシブルシートが開口された開口部56が設けられており、この開口部56を介して半田ボール55が形成されている。そしてフレキシブルシート50を基板にして全体が絶縁性樹脂58で封止されている。
【0005】
【発明が解決しようとする課題】
しかしながら、ICチップ52の裏面に設けられたフレキシブルシート50は非常に高価であり、コスト上昇を来す問題、パッケージの厚みが厚くなる問題、重量増の問題があった。
【0006】
またボンディングパッド53の真下を外部接続電極として活用するには、ボンディングパッド真下にスルーホールを形成する必要があり、実質不可能であった。
【0007】
また支持基板は、金属以外の材料から成るため、ICチップ裏面からパッケージの裏面に渡る熱抵抗を大きくする問題があった。前記支持基板としては、フレキシブルシート、セラミック基板またはプリント基板である。また熱伝導良好な材料より成る熱伝導パスは、金属細線57、銅箔パターン51および半田ボール55であり、駆動時に十分な放熱ができない構造であった。よって、駆動時、ICチップが温度上昇し、駆動電流を十分流せない問題があった。
【0008】
【課題を解決するための手段】
本発明は、前述した課題に鑑みて成され、第1に、一領域を囲むように設けられた複数のボンディングパッドと、前記一領域に配置された半導体ICチップと、前記半導体ICチップ上のボンディング電極と前記ボンディングパッドを接続する金属細線と、前記半導体ICチップ、前記ボンディングパッドおよび前記金属細線を被覆し且つ前記ボンディングパッドの裏面を露出する絶縁性樹脂とを備えた半導体装置であり、
前記ボンディングパッドの裏面を外部接続電極としたことで解決するものである。
【0009】
第2に、一領域を囲むように設けられた複数のボンディングパッドと、前記一領域に配置された半導体ICチップと、前記半導体ICチップ上のボンディング電極と前記ボンディングパッドを接続する金属細線と、前記半導体ICチップ、前記ボンディングパッドおよび前記金属細線を被覆し且つ前記ボンディングパッドの裏面を露出する絶縁性樹脂とを備えた半導体装置であり、
前記ボンディングパッドと一体で延在される配線を介して前記半導体ICチップの裏面に設けられた外部接続電極とを有することで解決するものである。
【0010】
第3に、一領域を囲むように設けられた複数のボンディングパッドと、前記一領域に配置された半導体ICチップと、前記半導体ICチップ上のボンディング電極と前記ボンディングパッドを接続する金属細線と、前記半導体ICチップ、前記ボンディングパッドおよび前記金属細線を被覆し且つ前記ボンディングパッドの裏面を露出する絶縁性樹脂とを備えた半導体装置であり、
前記ボンディングパッドと一体で延在される配線を介して前記半導体ICチップの裏面に設けられた外部接続電極とを有し、
前記半導体ICチップの搭載領域に対応する配線および外部接続電極の上面は、ボンディングパッドの上面よりも低く形成されることで解決するものである。
【0011】
本半導体装置を提供することにより、支持基板を採用しなくても、アイランド状に形成されたボンディングパッドが厚みを持った導電箔(または導電箔)で絶縁性樹脂に埋め込まれて成るため、ボンディングパッド裏面を外部接続電極として活用することが出来る。そのため配線を採用することなく半導体ICチップを実装することが出来る。また半導体ICチップに配線が延在されず、支持基板を採用しないため、半導体ICチップの裏面、半導体ICチップに形成された導電被膜を絶縁性樹脂から露出させることが出来るため、半導体ICチップの放熱を改善することができる。
【0012】
【発明の実施の形態】
半導体装置を説明する第1の実施の形態
まず本発明の半導体装置について図1を参照しながら説明する。尚、図1Aは、半導体装置の平面図であり、図1B〜図1Dは、A−A線の断面図である。
【0013】
図1には、絶縁性樹脂10に埋め込まれたボンディングパッド11…を有し、このボンディングパッド11…に囲まれた一領域には、半導体ICチップ12が配置されている。また半導体ICチップ12のボンディング電極13とボンディングパッド11は、金属細線14を介して電気的に接続されている。
【0014】
また前記ボンディングパッド11…の側面は、ウェットエッチンクで形成されるため湾曲構造を有し、この湾曲構造によりアンカー効果を発生している。
【0015】
本構造は、半導体ICチップ12、複数のボンディングパッド11…と、このボンディングパッド11…および半導体ICチップ12を埋め込む絶縁性樹脂10の3つの材料で構成され、ボンディングパッド…間には、この絶縁性樹脂10で充填され、エッチングにより形成された分離溝15が設けられる。そして絶縁性樹脂10により前記ボンディングパッド11…、半導体ICチップ12が支持されている。
【0016】
絶縁性樹脂としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。またボンディングパッド11…としては、Cuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni合金、Al−Cuの積層体、Al−Cu−Alの積層体等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材が好ましい。
【0017】
本発明では、絶縁性樹脂10が前記分離溝15にも充填され、絶縁性樹脂10で前記ボンディングパッド11…が支持されているために、ボンディングパッド11…の抜けを防止できる特徴を有する。またエッチングとしてドライエッチング、あるいはウェットエッチングを採用して非異方性的なエッチングを施すことにより、ボンディングパッド11…の側面を湾曲構造とし、アンカー効果を発生させることもできる。その結果、ボンディングパッド11…が絶縁性樹脂10から抜けない構造を実現できる。
【0018】
しかもボンディングパッド11…、半導体ICチップ12の裏面は、絶縁性樹脂10から成るパッケージの裏面に露出している。よって、半導体ICチップ12の裏面に、AuやAg等の導電被膜から成る固着層16を被覆しておけば、この固着層16を実装基板上の電極と固着でき、この構造により、半導体ICチップ12から発生する熱は、固着層16を介して実装基板上の電極に放熱でき、半導体ICチップ12の温度上昇を防止でき、その分半導体ICチップ12の駆動電流を増大させることができる。半導体ICチップの裏面は、固着層が設けられず、そのままシリコン基板が露出しても良い。
【0019】
本半導体装置は、ボンディングパッド11…を封止樹脂である絶縁性樹脂10で支持しているため、支持基板が不要となり、ボンディングパッド11…、半導体チップ12、接続手段および絶縁性樹脂10で構成される。この構成は、本発明の特徴である。従来の技術の欄でも説明したように、従来の半導体装置の導電路は、支持基板(フレキシブルシート、プリント基板またはセラミック基板)で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型・軽量となり、しかも材料費がかからないため安価となる特徴を有する。
【0020】
また前述したように、絶縁性樹脂10の裏面は、ボンディングパッド11…が露出し、固着層16も露出している。この領域に例えば半田等のロウ材を被覆すると、固着層16の方が面積が広いため、ロウ材が厚く濡れる。そのため、実装基板上に固着させる場合、ボンディングパッド11…裏面が実装基板上の電極に濡れず、接続不良になってしまう場合が想定される。
【0021】
図1Cは、前述した問題を解決するもので、半導体装置17の裏面に絶縁被膜18を形成することで解決している。図1Aで示した点線の○は、絶縁被膜17から露出したボンディングパッド11…、半導体ICチップ12を示すものである。つまりこの○以外は絶縁被膜18で覆われ、○の部分のサイズが実質同一サイズであるため、ロウ材の厚みは実質同一になる。これは、半田印刷後、リフロー後でも同様である。またAg、Au、Ag−Pd等の導電ペーストでも同様のことが言える。この構造により、半田の接続不良も抑制できる。また半導体ICチップ12の露出部18は、半導体ICチップの放熱性が考慮され、ボンディングパッドの露出サイズよりも大きく形成されても良い。またボンディングパッド11…は全て同一サイズであるため、ボンディングパッド11…は全領域に渡り露出され、半導体ICチップ12裏面の一部が絶縁被膜18から露出されても良い。
【0022】
また絶縁被膜18を設けることにより、実装基板に設けられる配線を本半導体装置の裏面に延在させることができる。一般に、実装基板側に設けられた配線は、前記半導体装置の固着領域を迂回して配置されるが、前記絶縁被膜18の形成により迂回せずに配置できる。
【0023】
更に図1Dに、ボンディングパッド11…の裏面に凸部19を設けた例を示す。この凸部の高さを調整することにより、実装基板側にダストが存在しても、半導体装置を良好に接続できるメリットを有する。例えば、図1B、図1Cの半導体装置に於いて、半導体装置と実装基板の間にダストがあると、半導体装置17が浮き、ロウ材がお互いに融合せず、半田不良になる事が想定できる。しかし凸部を設けることにより、ダストによる浮きが無くなり、この問題が解決される。
【0024】
半導体装置の製造方法を説明する第2の実施の形態
本製造方法は、図1の製造方法であり、図2から図7は、図1AのA−A線に対応する断面図である。
【0025】
まず図2の様に導電箔20を用意する。厚さは、10μm〜300μm程度が好ましく、ここでは70μmの銅箔を採用した。続いてこの導電箔20の表面に、耐エッチングマスクとして導電被膜21またはホトレジストを形成する。尚、このパターンは、図1Aのボンディングパッド11…である。また導電被膜21の代わりにホトレジストを採用する場合、ホトレジストの下層には、少なくともボンディングパッドに対応する部分にAu、Ag、PdまたはNi等の導電被膜が形成される。これは、ボンディングやダイボンディングを可能とするために設けられるものである。
【0026】
続いて、前記導電被膜21またはホトレジストを介して導電箔20をハーフエッチングする。エッチング深さは、導電箔20の厚みよりも浅ければよい。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
【0027】
そしてハーフエッチングすることにより、導電パターンが導電箔20の表面に凸状に現れる。尚、導電箔20は、Alから成る導電箔、Fe−Ni合金から成る導電箔、Cu−Alの積層体、Al−Cu−Alの積層体でも良い。特に、Al−Cu−Alの積層体は、熱膨張係数の差により発生する反りを防止できる。(以上図2を参照)
続いてボンディングパッド11…で囲まれた一領域に半導体ICチップ12を固着し、半導体ICチップ12のボンディング電極13とボンディングパッド11を電気的に接続する。図面では、半導体ICチップ12がフェィスアップで実装されるため、接続手段として金属細線14が採用される。
【0028】
このボンデイングに於いて、ボンディングパッド11…は導電箔20と一体であり、しかも導電箔20の裏面は、フラットであるため、ボンディングマシーンのテーブルに面で当接される。従って導電箔20がボンディングテーブルに完全に固定されれば、ボンディングパッド11…の位置ずれもなく、ボンディングエネルギーを効率よく金属細線14とボンディングパッド11…に伝えることができる。よって、金属細線の固着強度を向上させて接続することができる。ボンディングテーブルの固定は、例えばテーブル全面に複数の真空吸引孔を設けることで可能となる。また上から導電箔21を押さえても良い。
【0029】
また、図2で説明したように、導電箔20のハーフエッチングにより、ボンディングパッド11…を囲むように分離溝15が形成されている。この分離溝15に半導体ICチップ12を固着するため、半導体ICチップ12の高さは、その分低く配置される。よって金属細線14の頂部も低くなり、後述する被覆樹脂の厚さを薄くすることが出来る。(以上図3を参照)
そして前記ボンディングパッド11…、半導体ICチップ12、および金属細線14を覆うように絶縁性樹脂10が形成される。絶縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良い。
【0030】
また、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマー、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0031】
本実施の形態では、絶縁性樹脂の厚さは、金属細線14の頂部から上に約100μmが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
【0032】
尚、樹脂注入に於いて、導電パターンは、シート状の導電箔20と一体で成るため、導電箔20のずれが無い限り、導電パターンの位置ずれは全くない。
ここでも下金型と導電箔20裏面の固定は、真空吸引で実現できる。
【0033】
以上、絶縁性樹脂10には、凸部として形成されたボンディングパッド11…、半導体ICチップ12が埋め込まれ、凸部よりも下方の導電箔20が裏面に露出されている。(以上図4を参照)
続いて、前記絶縁性樹脂10の裏面に露出している導電箔20を取り除き、ボンディングパッド11…を個々に分離する。
【0034】
ここの分離工程は、色々な方法が考えられ、裏面をエッチングにより取り除いて分離しても良いし、研磨や研削で削り込んでも分離しても良い。また、両方を採用しても良い。例えば、絶縁性樹脂10が露出するまで削り込んでいくと、導電箔20の削りカスや外側に薄くのばされたバリ状の金属が、絶縁性樹脂10に食い込んでしまう問題がある。そのため、絶縁性樹脂10が露出する手前で、削り込みを停止し、その後は、エッチングによりボンディングパッド11…を分離すれば、ボンディングパッド11…の間に位置する絶縁性樹脂表面に導電箔20の金属が食い込むこと無く形成できる。これにより、微細間隔のボンディングパッド11…同士の短絡を防止することができる。
【0035】
また半導体装置17と成る1ユニットが複数形成されている場合は、この分離の工程の後に、ダイシング工程が追加される。ここではダイシング装置を採用して個々に分離しているが、チョコレートブレークでも、プレスやカットでも可能である。以上の製造方法により複数のボンディングパッド、半導体ICチップ12および絶縁性樹脂10の3要素で、軽薄短小のパッケージが実現できる。
【0036】
図6は、図1Cを示すものであり、図5の工程でボンディングパッド11…、半導体ICチップ12の裏面が露出された後に以下の工程を付して製造されたものである。つまり半導体装置17の裏面に絶縁被膜18を被覆し、ボンディングパッド11…の一部が露出するように、絶縁被膜18をパターニングする。この絶縁被膜18のパターニングが終了した後、ダイシング工程が付加される。個々に分離された後、絶縁被膜18をエッチングすると、取り扱いに手間がかかるからである。
【0037】
図7は、図1Dを示すものであり、図4の工程の後に以下の工程を付して製造されたものである。つまり導電箔20の裏面に耐エッチングマスクを形成し、凸部に対応する領域以外が露出されるように前記マスクをパターニングする。そして裏面全面をエッチングしていくことで前記凸部19が形成される。
【0038】
尚、ここでは、この凸部が形成された後に、絶縁被膜18を塗布し、絶縁被膜18から凸部19の裏面を露出している。次に、以上の製造方法により発生する効果を説明する。まず第1に、ボンディングパッドは、ハーフエッチングされ、導電箔と一体となって支持されているため、従来支持用に用いた基板を無くすことができる。
【0039】
第2に、導電箔には、ハーフエッチングされて凸部となったボンディングパッドが形成されるため、ボンディングパッドの微細化が可能となる。従って幅、間隔を狭くすることができ、より平面サイズの小さいパッケージが形成できる。
【0040】
第3に、前記3要素で構成されるため、必要最小限で構成でき、極力無駄な材料を無くすことができ、コストを大幅に抑えた薄型の半導体装置が実現できる。第4に、ボンディングパッドは、ハーフエッチングで凸部と成って形成され、個別分離は封止の後に行われるため、タイバー、吊りリードは不要となる。よって、タイバー(吊りリード)の形成、タイバー(吊りリード)のカットは、本発明では全く不要となる。
【0041】
第5に、凸部となったボンディングパッドが絶縁性樹脂に埋め込まれた後、絶縁性樹脂の裏面から導電箔を取り除いて、ボンディングパッドを分離しているため、従来のリードフレームのように、リードとリードの間に発生する樹脂バリを無くすことができる。
【0042】
第6に、半導体ICチップの裏面が絶縁性樹脂の裏面から露出するので、本半導体装置から発生する熱を、本半導体装置の裏面から効率よく放出することができる。
半導体装置を説明する第3の実施の形態
図8に本半導体装置30の図を示す。図8Aは、その平面図であり、図8B〜図8Dは、A−A線に於ける断面図である。
【0043】
図1では、導電箔20で加工されたボンディングパッド11…のみが設けられている。しかし本実施の形態では、ボンディングパッド11から配線31が一体で設けられ、配線31の他端には外部接続電極32が一体で設けられている。この外部接続電極32…は、ボンディングパッド11…で囲まれた領域にマトリックス状に分散されるため、配線の長いものと、短いものが形成されている。
【0044】
また半導体装置30の裏面には、図8Bで示すように、ボンディングパッド11…、配線31…、外部接続電極32…が露出される。また配線31…、外部接続電極32…が半導体ICチップ12の裏面に延在されるため、半導体ICチップ12は、絶縁性接着剤33を介して固着されている。半導体ICチップ12の裏面は、前記絶縁性接着剤33、配線31、外部接続電極32が有るため、半導体ICチップ12の裏面は露出されない。よって絶縁性接着剤33は、一般的には熱抵抗が大きいため、放熱性に劣るが、外部接続電極32をマトリックス状に分散できるので、外部接続電極32…と実装基板上の電極との接続不良、特にロウ材の応力の分散が可能となり、半田不良を抑制することが出来る。
【0045】
また図8Bに於いて、ボンディングパッド11、配線31および外部接続電極32で成る導電路をオーバーエッチングして、絶縁性樹脂10、絶縁性接着剤33の裏面よりも凹まして構成しても良い。
【0046】
図8Cは、図1Cに対応するものであり、図8Aの点線で示す○の部分が絶縁被膜18から露出されているものである。当然ボンディングパッド11…、配線は絶縁被膜18で覆われる。この絶縁被膜は、半田レジストが簡単でよいが、絶縁耐圧を考えるとエポキシ樹脂等が好ましい。
【0047】
図8Dは、図1Dに対応するものであり、凸部19が形成されるものである。この凸部の高さを調整することにより、実装基板側にダストが存在しても、半導体装置を良好に接続できるメリットを有する。例えば、図8B、図8Cの半導体装置に於いて、半導体装置と実装基板の間にダストがあると、ロウ材がお互いに融合せず、半田不良になる事が想定できる。しかし凸部を設けることにより、この問題が解決される。
半導体装置30の製造方法を説明する第4の実施の形態
本製造方法は、図8の製造方法であり、図9から図14は、図8AのA−A線に対応する断面図である。また図2〜図7の製造方法と実質同一であり、詳細な説明は省略する。
【0048】
まず図9の様に導電箔20を用意し、表面に耐エッチングマスクとして導電被膜21またはホトレジストを形成する。尚、このパターンは、図8Aに示すボンディングパッド11…、配線31、外部接続電極32である。そして前記導電被膜21またはホトレジストを介して導電箔20をハーフエッチングする。(以上図9を参照)
続いてボンディングパッド11…で囲まれた一領域で、配線31、外部接続電極32が延在される領域に絶縁性接着剤33を介して半導体ICチップ12を固着し、半導体ICチップ12のボンディング電極13とボンディングパッド11を電気的に接続する。(以上図10を参照)
そして前記ボンディングパッド11…、配線31…、外部接続電極32…、半導体ICチップ12、および金属細線14を覆うように絶縁性樹脂10が塗布される。絶縁性樹脂10には、凸部として形成されたボンディングパッド11…、配線31…、外部接続電極32…、半導体ICチップ12が埋め込まれ、凸部よりも下方の導電箔20が裏面に露出されている。(以上図11を参照)
続いて、前記絶縁性樹脂10の裏面に露出している導電箔20を取り除き、ボンディングパッド11…、配線31…、外部接続電極32…を個々に分離する。
【0049】
また半導体装置30と成る1ユニットが複数形成されている場合は、この分離の工程の後に、ダイシングする工程が付加される。
【0050】
図13は、図8Cを示すものであり、図12の工程でボンディングパッド11…、半導体ICチップ12の裏面が露出された後に以下の工程を付して製造されたものである。
【0051】
つまり半導体装置30の裏面に絶縁被膜18を被覆し、外部接続電極32…の一部が露出するように、絶縁被膜18をパターニングする工程が付加される。尚、この絶縁被膜18のパターニングが終了した後、ダイシングした方が良い。
【0052】
図14は、図8Dを示すものであり、図11の工程の後に以下の工程を付して製造されたものである。
【0053】
まず導電箔20の裏面に耐エッチングマスクを形成し、凸部に対応する領域以外が露出されるように前記マスクをパターニングする。そして裏面全面をエッチングしていくことで前記凸部19が形成される。
【0054】
尚、ここでは、この凸部が形成された後に、絶縁被膜18を塗布し、絶縁被膜18から凸部19の裏面を露出している。
図15の半導体装置40を説明する第5の実施の形態
図15に本半導体装置40を示す。図15Aは、その平面図であり、図15B〜図15Dは、A−A線に於ける断面図である。
【0055】
図8では、ボンディングパッド11…、配線31、外部接続電極32の厚みは、実質全て同じである。本発明は、半導体チップの固着位置を下げるために、半導体ICチップ12の搭載領域がハーフエッチングされ、半導体装置の厚みを薄くしたものである。また半導体装置40の裏面は、図15Bに示すとおり、ボンディングパッド11…、配線31、外部接続電極32の裏面、絶縁性樹脂10および絶縁性接着剤の裏面と実質一致している。
【0056】
また図15Bに於いて、ボンディングパッド11、配線31および外部接続電極32で成る導電路をオーバーエッチングして、絶縁性樹脂10、絶縁性接着剤33の裏面から凹ましても良い。
【0057】
図15Cは、図8Cに対応するものであり、図15Aの点線で示す○の部分が絶縁被膜18から露出されているものである。
【0058】
図15Dは、図8Dに対応するものであり、凸部19が形成されるものである。
図15の半導体装置40を説明する第6の実施の形態
本製造方法は、図15の製造方法であり、図16から図22は、図15AのA−A線に対応する断面図である。
【0059】
まず図16の様に導電箔20を用意し、表面に耐エッチングマスクとして導電被膜21またはホトレジストを形成する。尚、このパターンは、図15Aに示すボンディングパッド11…である。そして前記導電被膜21またはホトレジストを介して導電箔20をハーフエッチングする。(以上図16を参照)
続いて、ボンディングパッド11…、配線31、外部接続電極32に対応する領域に前記耐エッチングマスクMSKを付け直し、ハーフエッチングする。このエッチング工程により、半導体ICチップ12の搭載領域RGNがボンディングパッド11の表面よりも下がって形成される。(以上図17を参照)
続いてボンディングパッド11…で囲まれた搭載領域RGNに絶縁性接着剤33を介して半導体ICチップ12を固着し、半導体ICチップ12のボンディング電極13とボンディングパッド11を電気的に接続し、その後、絶縁性樹脂10が塗布される。(以上図18を参照)
続いて、前記絶縁性樹脂10の裏面に露出している導電箔20を取り除き、ボンディングパッド11…、配線31…、外部接続電極32…を個々に分離する。
【0060】
また半導体装置30と成る1ユニットが複数形成されている場合は、この分離の工程の後に、個々の半導体装置30…として分離されるようにダイシングする工程が付加される。(以上図19を参照)
図20は、図15Cを示すものであり、図19の工程の後に以下の工程を付して製造されたものである。
【0061】
つまり半導体装置30の裏面に絶縁被膜18を被覆し、外部接続電極32…の一部が露出するように、絶縁被膜18をパターニングし、この絶縁被膜18のパターニングが終了した後、ダイシングを行い完成されたものである。
【0062】
図21は、図15Dを示すものであり、図18の工程の後に以下の工程を付して製造されたものである。
【0063】
まず導電箔20の裏面に耐エッチングマスクを形成し、凸部に対応する領域以外が露出されるように前記マスクをパターニングする。そして裏面全面をエッチングしていくことで前記凸部19が形成される。
【0064】
尚、ここでは、この凸部が形成された後に、絶縁被膜18を塗布し、絶縁被膜18から凸部19の裏面を露出している。
【0065】
【発明の効果】
以上の説明から明らかなように、本発明では、支持基板を採用しなくても、アイランド状に形成されたボンディングパッドが厚みを持った導電箔(または導電箔)で絶縁性樹脂に埋め込まれて成るため、ボンディングパッド裏面の機械的強度を確保でき、外部接続電極として活用することが出来る。また半導体ICチップに配線が延在されず、支持基板を採用しないため、半導体ICチップの裏面、半導体ICチップに形成された導電被膜を絶縁性樹脂から露出させることが出来るため、半導体ICチップの放熱を改善することが出来る。しかも支持基板を採用せず、配線、外部接続電極を形成しないため、半導体チップの裏面を絶縁性樹脂の裏面と一致させることが出来る。よって薄型で軽量なパッケージが実現できる。
【0066】
また配線を活用して絶縁性樹脂の裏面にマトリックス状に外部接続電極を分散させることにより、外部接続電極に形成されたロウ材の応力を緩和でき、接続不良を抑制することが出来る。
【0067】
更には、ボンディングパッド表面よりも、配線、外部接続電極の表面を下方に配置するように形成したため、半導体ICチップの固着位置が低下し、パッケージの厚みを薄くすることが出来る。
【0068】
また導電路、接続手段および絶縁性樹脂の必要最小限で構成され、資源に無駄のない回路装置となる。よって完成するまで余分な構成要素が無く、コストを大幅に低減できる半導体装置を実現できる。
【0069】
また本半導体装置に於いて、分離溝の表面と導電路の表面は、実質一致している平坦な表面を有する構造となる場合、半導体装置自身をそのまま水平に移動できるので、半導体装置ずれの修正が極めて容易となる。
【0070】
また導電路の側面に湾曲構造を形成した場合、アンカー効果を発生させることができ、導電路の反り、抜けを防止することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置を説明する図である。
【図2】本発明の半導体装置の製造方法を説明する図である。
【図3】本発明の半導体装置の製造方法を説明する図である。
【図4】本発明の半導体装置の製造方法を説明する図である。
【図5】本発明の半導体装置の製造方法を説明する図である。
【図6】本発明の半導体装置の製造方法を説明する図である。
【図7】本発明の半導体装置の製造方法を説明する図である。
【図8】本発明の半導体装置を説明する図である。
【図9】本発明の半導体装置の製造方法を説明する図である。
【図10】本発明の半導体装置の製造方法を説明する図である。
【図11】本発明の半導体装置の製造方法を説明する図である。
【図12】本発明の半導体装置の製造方法を説明する図である。
【図13】本発明の半導体装置の製造方法を説明する図である。
【図14】本発明の半導体装置の製造方法を説明する図である。
【図15】本発明の半導体装置を説明する図である。
【図16】本発明の半導体装置の製造方法を説明する図である。
【図17】本発明の半導体装置の製造方法を説明する図である。
【図18】本発明の半導体装置の製造方法を説明する図である。
【図19】本発明の半導体装置の製造方法を説明する図である。
【図20】本発明の半導体装置の製造方法を説明する図である。
【図21】本発明の半導体装置の製造方法を説明する図である。
【図22】従来の半導体装置を説明する図である。
【符号の説明】
10 絶縁性樹脂
11 ボンディングパッド
12 半導体ICチップ
13 ボンディング電極
14 金属細線
15 分離溝
16 固着層
18 絶縁被膜
19 凸部
Claims (17)
- 一領域を囲むように設けられた複数のボンディングパッドと、前記一領域に配置された半導体ICチップと、前記半導体ICチップ上のボンディング電極と前記ボンディングパッドを接続する金属細線と、前記半導体ICチップ、前記ボンディングパッドおよび前記金属細線を被覆し且つ前記ボンディングパッドの裏面を露出する絶縁性樹脂とを備えた半導体装置であり、
前記ボンディングパッドと一体で延在される配線を介して前記半導体ICチップの裏面に外部接続電極を延在し、前記半導体ICチップの搭載領域に対応する配線および外部接続電極の上面は、ボンディングパッドの上面よりも低く形成されることを特徴とする半導体装置。 - 前記外部接続電極は、前記一領域に分散されて配置されることを特徴とする請求項1に記載の半導体装置。
- 前記ボンディングパッドの裏面、配線の裏面、外部接続電極の裏面が前記絶縁性樹脂から露出されていることを特徴とする請求項1に記載の半導体装置。
- 前記複数のボンディングパッドの裏面、配線の裏面、外部接続電極の裏面は、絶縁被膜で覆われ、
前記絶縁被膜に実質均一の大きさの開口部を複数個設け、
前記開口部から前記外部接続電極の裏面を露出させることを特徴とする請求項1記載の回路装置。 - 前記外部接続電極の裏面が突出していることを特徴とする請求項1記載の半導体装置。
- 前記半導体ICチップの裏面は、絶縁性接着剤で固着されることを特徴とする請求項1記載の半導体装置。
- 前記ボンディングパッド、配線および外部接続電極は、銅を主材料としたもの、アルミニウムを主材料としたものまたは鉄−ニッケルを主材料とした合金で構成されることを特徴とする請求項1記載の半導体装置。
- 前記ボンディングパッドの上面には、異なる材料より成る導電被膜が設けられ、前記導電被膜から成るひさしが設けられることを特徴とする請求項1記載の半導体装置。
- 前記導電被膜はニッケル、銀、金またはパラジウムで構成される事を特徴とする請求項8記載の半導体装置。
- 前記ボンディングパッドの側面、配線の側面および外部接続電極の側面は、湾曲構造で成ることを特徴とする請求項1記載の半導体装置。
- 導電箔を用意する工程と、
前記導電箔の表面に分離溝を設けることにより、半導体素子が載置される予定の領域を囲むように設けられた複数のボンディングパッドと、前記領域に設けられた外部接続電極と、前記ボンディングパッドと前記外部接続電極とを一体化して接続する配線とを含む導電路を形成する工程と、
前記分離溝に充填されて前記導電路を被覆するように形成された絶縁材料を介して前記半導体素子を固着する工程と、
前記半導体素子が被覆されて前記分離溝が充填されるように絶縁性樹脂を形成する工程と、
前記分離溝に充填された前記絶縁材料および前記絶縁性樹脂が露出するように前記導電箔の裏面を除去する工程を具備することを特徴とする半導体装置の製造方法。 - 表面から分離溝を設けることにより、半導体素子が載置される予定の領域を囲むように設けられた複数のボンディングパッドと、前記領域に設けられた外部接続電極と、前記ボンディングパッドと前記外部接続電極とを一体化して接続する配線とを含む導電路が形成された導電箔を用意する工程と、
前記分離溝に充填されて前記導電路を被覆するように形成された絶縁材料を介して前記半導体素子を固着する工程と、
前記半導体素子が被覆されて前記分離溝が充填されるように絶縁性樹脂を形成する工程と、
前記分離溝に充填された前記絶縁材料および前記絶縁性樹脂が露出するように前記導電箔の裏面を除去する工程を具備することを特徴とする半導体装置の製造方法。 - 分離溝を設けることにより、半導体素子が載置される予定の領域を囲むように設けられた複数のボンディングパッドと、前記領域に設けられた外部接続電極と、前記ボンディングパッドと前記外部接続電極とを一体化して接続する配線とを含む導電路が形成され、前記分離溝が充填されて前記導電路が覆われるように絶縁材料が形成された導電箔を用意する工程と、
絶縁材料に前記半導体素子を固着する工程と、
前記半導体素子が被覆されて前記分離溝が充填されるように絶縁性樹脂を形成する工程と、
前記分離溝に充填された前記絶縁材料および前記絶縁性樹脂が露出するように前記導電箔の裏面を除去する工程を具備することを特徴とする半導体装置の製造方法。 - 前記絶縁材料により、前記半導体素子とその下方の前記導電路とを絶縁することを特徴とする請求項11から請求項13のいずれかに記載の半導体装置の製造方法。
- 前記半導体素子と前記導電路とを金属細線により電気的に接続することを特徴とする請求項11から請求項13のいずれかに記載の半導体装置の製造方法。
- 前記ボンディングパッドの裏面、配線の裏面、外部接続電極の裏面は、絶縁被膜で覆われ、
前記絶縁被膜に実質均一の大きさの開口部を複数個設け、
前記開口部から前記外部接続電極の裏面を露出させることを特徴とする請求項11から請求項13のいずれかに記載の半導体装置の製造方法。 - 前記絶縁性材料は絶縁性接着剤であることを特徴とする請求項11から請求項13のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203370A JP3668101B2 (ja) | 2000-07-05 | 2000-07-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203370A JP3668101B2 (ja) | 2000-07-05 | 2000-07-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002026186A JP2002026186A (ja) | 2002-01-25 |
JP3668101B2 true JP3668101B2 (ja) | 2005-07-06 |
Family
ID=18700788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000203370A Expired - Fee Related JP3668101B2 (ja) | 2000-07-05 | 2000-07-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3668101B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4637380B2 (ja) * | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP3609737B2 (ja) * | 2001-03-22 | 2005-01-12 | 三洋電機株式会社 | 回路装置の製造方法 |
JP2006128501A (ja) * | 2004-10-29 | 2006-05-18 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
JP2008282853A (ja) * | 2007-05-08 | 2008-11-20 | Spansion Llc | 半導体装置及びその製造方法 |
JP2010129591A (ja) * | 2008-11-25 | 2010-06-10 | Mitsui High Tec Inc | リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法 |
JP5215980B2 (ja) * | 2009-10-30 | 2013-06-19 | 株式会社三井ハイテック | 半導体装置の製造方法 |
JP2010050491A (ja) * | 2009-12-02 | 2010-03-04 | Renesas Technology Corp | 半導体装置の製造方法 |
JP5776968B2 (ja) * | 2011-03-29 | 2015-09-09 | 大日本印刷株式会社 | 半導体装置および半導体装置の製造方法 |
TW201709456A (zh) * | 2015-05-04 | 2017-03-01 | 艾歐普雷克斯有限公司 | 不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝 |
-
2000
- 2000-07-05 JP JP2000203370A patent/JP3668101B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002026186A (ja) | 2002-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3650001B2 (ja) | 半導体装置およびその製造方法 | |
US6596564B2 (en) | Semiconductor device and method of manufacturing the same | |
US6548328B1 (en) | Circuit device and manufacturing method of circuit device | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
JP3679687B2 (ja) | 混成集積回路装置 | |
US6791199B2 (en) | Heat radiating semiconductor device | |
JP3945968B2 (ja) | 半導体装置およびその製造方法 | |
JP3634735B2 (ja) | 半導体装置および半導体モジュール | |
JP3668101B2 (ja) | 半導体装置 | |
JP3759572B2 (ja) | 半導体装置 | |
JP3634709B2 (ja) | 半導体モジュール | |
JP3574025B2 (ja) | 回路装置およびその製造方法 | |
JP3668090B2 (ja) | 実装基板およびそれを用いた回路モジュール | |
JP3510839B2 (ja) | 半導体装置およびその製造方法 | |
JP2002158315A (ja) | 半導体装置およびその製造方法 | |
JP3963914B2 (ja) | 半導体装置 | |
JP4856821B2 (ja) | 半導体装置 | |
JP2002083890A (ja) | 半導体モジュール | |
JP4863836B2 (ja) | 半導体装置 | |
JP4439459B2 (ja) | 半導体装置 | |
JP3863816B2 (ja) | 回路装置 | |
JP4393503B2 (ja) | 半導体装置 | |
JP4393526B2 (ja) | 半導体装置の製造方法 | |
JP3691328B2 (ja) | 回路装置および回路モジュール | |
JP3778783B2 (ja) | 回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040423 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050322 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050407 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |