JP4393526B2 - 半導体装置の製造方法 - Google Patents
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Description
図1Aは、本発明による半導体装置の平面図であり、図1B〜図1Eは、図1AのA−A線に対応する断面図である。また図1B〜図1Eで、半導体装置の裏面構造を4タイプで示した。
図2Aは、本発明による半導体装置の平面図であり、図2B〜図2Eは、図2AのA−A線に対応する断面図である。第1の実施の形態と同様に図2B〜図2Eで、半導体装置の裏面構造を示した。
図3Aは、本発明による半導体装置の平面図であり、図3B〜図3Eは、図3AのA−A線に対応する断面図である。また前述した2つの実施の形態と同様に図3B〜図3Eで、半導体装置の裏面構造を4タイプで示した。
本実施の形態を図4に示す。図4は、図1と図3の組み合わせで成る。第1のダイパッド50には、図3の構造の様に、半導体チップ70、71が積層される。また第2のダイパッド51には、第3の半導体チップ73が固着される。そして第1の半導体チップ70、第2の半導体チップ71または第3の半導体チップは、電気的接続に従い、外部接続電極52…やブリッヂ53を介して相互に接続される。
本実施の形態を図5に示す。図5は、図1の変形例であり、ブリッヂ53Aとブリッヂ53Bとの間に回路素子が接続されているものである。ここでは回路素子としてチップコンデンサCが接続されている。
本実施の形態を図6に示す。図6は、図3の変形例であり、2つの外部接続電極の間に回路素子、例えばチップコンデンサCが接続されているものである。
Cuを主材料とした導電箔を採用し、半導体装置80が製造されるまでを図7〜図11を採用して説明する。
以上の製造方法により複数の導電パターン、半導体素子85および絶縁性樹脂89の3要素で、軽薄短小のパッケージが実現できる。
51 第2のダイパッド
52 外部接続電極
53 ブリッヂ
54 第1の半導体チップ
55 第2の半導体チップ
56 金属細線
57 金属細線
58、59、60 ボンディングパッド
61 絶縁性樹脂
62 絶縁被膜
Claims (6)
- 第1の半導体チップおよび第2の半導体チップを電気的に接続するブリッジおよび外部接続電極を含む導電パターンに対応する領域の表面がエッチングマスクにより被覆された板状体を用意する工程と、
前記エッチングマスクを介してエッチングを行うことにより前記板状体の表面に分離溝を形成し、前記導電パターンを凸状に形成する工程と、
前記第1の半導体素子および前記第2の半導体素子を前記導電パターンに電気的に接続することにより、前記ブリッジを介して前記第1の半導体素子および前記第2の半導体素子を電気的に接続する工程と、
前記半導体素子が被覆されて前記分離溝に充填されるように絶縁性樹脂を形成する工程と、
前記分離溝に充填された前記絶縁性樹脂が露出するまで前記板状体を裏面から除去して、前記導電パターンを分離する工程とを具備することを特徴とする半導体装置の製造方法。 - 分離溝が形成されることにより、第1の半導体チップおよび第2の半導体チップを電気的に接続するブリッジおよび外部接続電極を含む導電パターンが凸状に形成された板状体を用意する工程と、
前記第1の半導体素子および前記第2の半導体素子を前記導電パターンに電気的に接続することにより、前記ブリッジを介して前記第1の半導体素子および前記第2の半導体素子を電気的に接続する工程と、
前記半導体素子が被覆されて前記分離溝に充填されるように絶縁性樹脂を形成する工程と、
前記分離溝に充填された前記絶縁性樹脂が露出するまで前記板状体を裏面から除去して、前記導電パターンを分離する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記導電パターンが露出する面の前記絶縁性樹脂および前記導電パターンを、絶縁被膜により被覆することを特徴とする請求項1または請求項2記載の半導体装置の製造方法。
- 少なくとも外部接続電極となる前記導電パターンの裏面を、前記絶縁被膜から露出させることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記エッチングマスクを1単位としたユニットを、前記板状体の表面に複数個設け、
前記導電パターンを分離した後に、前記ユニット間の前記絶縁性樹脂を切断することにより、個々の前記ユニットを分離することを特徴とする請求項1記載の半導体装置の製造方法。 - 複数の前記凸部を1単位としたユニットを、前記板状体の表面に複数設け、
前記導電パターンを分離した後に、前記ユニット間の前記絶縁性樹脂を切断することにより、個々の前記ユニットを分離することを特徴とする請求項2記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2004357950A Division JP3963914B2 (ja) | 2004-12-10 | 2004-12-10 | 半導体装置 |
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JP2007142478A JP2007142478A (ja) | 2007-06-07 |
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