JP6143468B2 - リードフレーム - Google Patents

リードフレーム Download PDF

Info

Publication number
JP6143468B2
JP6143468B2 JP2013003110A JP2013003110A JP6143468B2 JP 6143468 B2 JP6143468 B2 JP 6143468B2 JP 2013003110 A JP2013003110 A JP 2013003110A JP 2013003110 A JP2013003110 A JP 2013003110A JP 6143468 B2 JP6143468 B2 JP 6143468B2
Authority
JP
Japan
Prior art keywords
lead frame
lead
connecting bar
strength holding
holding portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013003110A
Other languages
English (en)
Other versions
JP2014135409A (ja
Inventor
石橋　貴弘
貴弘 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP2013003110A priority Critical patent/JP6143468B2/ja
Priority to US14/146,310 priority patent/US9349612B2/en
Priority to TW103100159A priority patent/TWI578479B/zh
Priority to CN201410014608.XA priority patent/CN103928420B/zh
Publication of JP2014135409A publication Critical patent/JP2014135409A/ja
Application granted granted Critical
Publication of JP6143468B2 publication Critical patent/JP6143468B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Description

本発明は、複数の半導体装置を一括して樹脂封止するＭＡＰ（Ｍｏｌｄ Ａｌｌｅｙ Ｐｒｏｃｅｓｓ）モールド成型技術を用いて製造されるＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ）型半導体装置に係り、特に、樹脂封止した後に隣り合う半導体装置を回転刃物によってダイシングする際に発生する切断バリの発生を最小に抑えるとともに、リードフレームの変形を防ぐことのできる、半導体装置に使用するリードフレームに関する。
このＱＦＮ型半導体装置は、複数の半導体装置をまとめて樹脂封止を行なう方法であるＭＡＰモールド成型技術を用いて製造される。まず、ＭＡＰ用リードフレームとして、隣り合う単位リードフレームにおける複数のリード部同士がコネクティングバーを介して連結されたリードフレームを用意する。このリードフレームの半導体素子搭載部に半導体素子をボンディングし、半導体素子とリードフレームのリードとをワイヤーで接続した後に、このリードフレーム、半導体素子、及びワイヤーを樹脂により封止する。その後、コネクティングバー（ダムバーとも言う）をダイシングによって除去することにより、個々の単位リードフレームに切断する。
しかしながら、ダイシングする際にコネクティングバーの板厚が大きいと、回転刃物への負荷が大きいため回転刃物の摩耗の進行が早く、ダイシング性が悪化して切断バリが発生する問題がある。
そこで、特許文献１に記載のように、素子搭載部の裏面及び前記リードの裏面端子部を除いて、ダムバー全体を裏面側からハーフエッチングする技術がある。これにより、ダイシング時の回転刃物の摩耗の進行を抑制し、切断バリの発生を防止している。
特開２００５−１６６６９５ 特開２００８−１８２１７５
近年では、多ピン化による半導体装置の大型化や、半導体装置の薄型化に合わせてリードフレームの薄板化が進み、一方では、リードフレーム１枚あたりの単位リードフレームの取り個数を増やすため、リードフレームが大判化する傾向にある。そのため、特許文献１の方法のようにコネクティングバー全体を薄肉化した構造では、単位リードフレーム間の接続を担うコネクティングバーやその近傍部が外力に耐えることが出来ずに変形する問題が発生している。コネクティングバーは単位リードフレームを囲むように配置され、縦方向のコネクティングバーと横方向のコネクティングバーが交差する交差部を有し、単位リードフレームは４つのリード群に分かれた複数のリードを有する。コネクティングバーの変形は、この交差部からリード群の間において特に発生している。
そこで特許文献２に記載のように、リードフレームのダムバー４１０をハーフエッチングにより薄肉化し、ダムバー４１０にダイシング方向に沿って薄肉加工された部分４１４よりも厚い部分４１１を形成することで、ダイシング時の切断バリを防止しつつ、ダムバー４１０の強度を保つ技術がある。しかしながら、この方法では、ダムバー４１０に連続して厚い部分４１１を形成するため、ダムバー４１０の強度は保つことができるが、ダイシング時の回転刃物の負荷を十分に小さくすることができずに、切断バリが発生するという問題がある。また、薄肉加工された部分４１４よりも厚い部分４１１とリードとの間のエッチング液が回り込みにくい部分をエッチングするため、エッチング加工が難しいという問題もある。
本発明はかかる事情に鑑みてなされたもので、ダイシングによる切断バリの発生を抑えつつ、コネクティングバーの交差部周辺が変形することを防止するコネクティングバーの形状を、容易なエッチング加工で提供することを目的とする。
上記の目的を達成すべく、請求項１の発明に係るリードフレームは、複数個の単位リードフレームが接続されてなり、単位リードフレームは４つのリード群にわかれて複数のリードを有し、隣り合う前記単位リードフレームにおける前記複数のリードがコネクティングバーを介して接続され、前記コネクティングバーは縦方向のコネクティングバーと横方向のコネクティングバーとが交差する交差部を有し、前記リードの裏面が露出する半導体装置のリードフレームにおいて、
前記リードフレームのダイシング部には、前記ダイシングの幅よりも狭い幅で、前記ダイシング部の長手方向全体に連続してハーフエッチング部が形成され、該ハーフエッチング部内の前記コネクティングバーの交差部から、該交差部と隣り合う前記リード群のうち、該交差部の最も近くに位置する最端のリードまでの間にのみ連続して強度保持部が形成されていることを特徴とする。
請求項２の発明に係るリードフレームは、前記強度保持部は、前記コネクティングバーのダイシング方向に沿って形成される第一の強度保持部と、前記リードに沿って形成される第二の強度保持部とを有し、該第二の強度保持部は前記コネクティングバーを介して接続された隣り合う一対の前記リード間にまたがって形成されていることを特徴とする。
請求項３の発明に係るリードフレームは、前記第一の強度保持部と前記第二の強度保持部は連続して形成されていることを特徴とする
請求項４の発明に係るリードフレームは、前記第一の強度保持部の幅を前記コネクティングバーの幅の０．２５〜０．５０倍とすることを特徴とする。
請求項５の発明に係るリードフレームは、前記第二の強度保持部の幅を前記コネクティングバーの幅の０．２５〜０．５０倍とすることを特徴とする。
請求項６の発明に係るリードフレームは、前記ハーフエッチング部の前記第一の強度保持部側の端部から前記リード側の端部までの距離を前記コネクティングバーの幅の０．５０〜０．７５倍とすることを特徴とする。
請求項１及び４記載のリードフレームにおいては、回転刃物が切断するダイシング部の金属の板厚がハーフエッチングにより薄くなり、ダイシング時の回転刃物への負荷が減少するため、回転刃物の摩耗の進行が抑制されることで切断バリの発生を防止すると同時に、回転刃物の寿命が長くなる。また、ハーフエッチング部内のコネクティングバーの交差部から、交差部と隣り合うリード群の最端に位置するリードまでの間に強度保持部が形成されることで、最も応力が集中し易い部分の強度を向上することができ、必要以上にダイシング部の金属板厚を厚くすることなく、効果的にリードフレームの変形を防止することができる。また、リードフレームの強度が上がるため、半導体装置の大型化やリードフレームの薄板化に対応できる。強度保持部が第一の強度保持部と第二の強度保持部とを有することで、多方向からの応力に耐えられるようになり、更に、リードのハーフエッチング部の幅方向端部と第一の強度保持部の間のエッチング加工が容易となる。
本発明の第一の実施の形態に係るリードフレームの平面図である。 本発明の第一の実施の形態に係るリードフレームのコネクティングバーの交差部周辺を示した図であり、（ａ）はコネクティングバーの交差部周辺の裏面側を示した平面図を示し、（ｂ）は（ａ）中のＣ−Ｃ断面を示す。 本発明の第一の実施の形態に係るリードフレームのダイシング工程を示した図である。 本発明の第二の実施の形態に係るリードフレームのコネクティングバーの交差部周辺を示した図であり、（ａ）はコネクティングバーの交差部周辺の裏面側を示した平面図を示し、（ｂ）は（ａ）中のＣ−Ｃ断面を示し、（ｃ）は（ａ）中Ｄ−Ｄ断面を示す。
添付した図面を参照しながら、本発明の一実施の形態に係るリードフレームについて説明する。
図１は、本発明の一実施の形態に係るリードフレーム１０の模式的な平面図を示し、単位リードフレームは４つのリード群１４ａに分かれて複数のリード１４を有する。点線部は図３に示すようにリードフレーム１０の一方の面を樹脂１８で封止した後に、回転刃物で切断されるダイシングラインを示す。このダイシングラインに挟まれた部位がダイシングによって除去されるダイシング部である。
図２（ａ）は、図１中符号Ｂで示すリードフレーム１０裏面のダイシング部Ａ内のコネクティングバー１１の交差部１１ａ周辺の拡大平面図を示し、図２（ｂ）はコネクティングバー１１周辺の拡大断面図（図２（ａ）中のＣ−Ｃ断面）を示す。
図３は、本発明の一実施の形態に係るリードフレーム１０を用いた半導体装置の断面図を示す。
なお、この図２（ａ）において、識別を容易にするためハーフエッチング部１２にハッチングを施してある。
リードフレーム１０はダイシング部にハーフエッチング部１２が形成されており、ハーフエッチング部１２内のコネクティングバー１１の交差部１１ａから、交差部１１ａと隣り合うリード群１４ａのうち、交差部１１ａの最も近くに位置する最端のリード１４ｂまでの間に強度保持部１３が形成されている。ここで、ハーフエッチング部１２の幅Ｅはダイシング部の幅Ａより狭く形成されている。このハーフエッチング部１２により、ダイシング時の回転刃物への負荷が減少するため切断バリが発生することを抑制できると同時に、回転刃物の寿命が長くなる。また、ハーフエッチング部１２の幅Ｅがダイシング部の幅Ａより広く形成されると、ダイシングによってハーフエッチング部１２が切断しきれないためリードが露出する面が減り、半田付け性が悪くなる。本発明は、ハーフエッチング部１２の幅Ｅがダイシング部の幅Ａより狭く形成されることで、図３に示すように、ハーフエッチング部１２がダイシングによって全て切断され、リード１４が半導体装置の実装面から側面にかけて露出するため、半田付けの際に半田がリード１４側面まで濡れ、半田付け性が向上する。
ハーフエッチング部１２内のコネクティングバー１１の交差部１１ａから、交差部１１ａと隣り合うリード群１４ａのうち、交差部１１ａの最も近くに位置する最端のリード１４ｂまでの間に強度保持部１３が形成されていることで、最も応力が集中し易い部分のみ強度を向上することができ、必要以上にダイシング部の金属の板厚を厚くすることなく、リードフレーム１０の変形を防止することができる。強度保持部１３は、ダイシング方向に沿ってコネクティングバー１１に形成される第一の強度保持部１３ａを有する。
ここで、コネクティングバー１１の幅をａ、第一の強度保持部１３ａの幅をｂ、ハーフエッチング部１２の第一の強度保持部１３ａ側の端部からリード１４ａ側の端部までの距離をｄとすると、この実施の形態ではａ＝０．１ｍｍ、ｂ＝０．０５ｍｍ、ｄ＝０．０７５ｍｍであるが、ｂがａの０．２５〜０．５０倍、ｄがａの０．５０〜０．７５倍であれば適応可能である。
ｂが下限値を下回る場合、または、ｄが上限値を上回る場合、つまり、強度保持部１３が細くなり、ハーフエッチング部１２が広くなると、エッチングの際のバラツキにより強度保持部１３が部分的に欠損し、リードフレーム１０の強度を保てなくなるおそれがある。また、ｂまたはｃが上限値を上回る場合、またはｄが下限値を下回ると、つまり、強度保持部１３が太くなり、ハーフエッチング部１２が狭くなる場合は、ダイシングの際の切断バリを防止することができなくなる。
続いて、本発明の第二の実施の形態に係るリードフレームについて、第１の実施の形態に係るリードフレームと異なる点について説明する。図４（ａ）は、リードフレーム裏面のダイシング部Ａ内のコネクティングバー２１の交差部２１ａ周辺の拡大平面図を示し、図４（ｂ）はコネクティングバー２１周辺の拡大断面図（図４（ａ）中のＣ−Ｃ断面）を示し、図４（ｃ）はコネクティングバー２１の拡大断面図（図４（ａ）中のＤ−Ｄ断面）を示す。
ハーフエッチング部２２内のコネクティングバー２１の交差部２１ａから、交差部２１ａと隣り合うリード群２４ａのうち、交差部２１ａの最も近くに位置する最端のリード２４ｂまでの間に強度保持部２３が形成されている。強度保持部２３は、ダイシング方向に沿ってコネクティングバー２１に形成される第一の強度保持部２３ａとリード２４ｂに沿って形成される第二の強度保持部２３ｂとを有し、第一の強度保持部２３ａと第二の強度保持部２３ｂとは連続して形成される。図４（ａ）に示すように、第二の強度保持部２３ｂは、コネクティングバー２１を介して隣り合うリード群２４ａのうち、交差部２１ａの最も近くに位置する一対の最端のリード２４ｂ間にまたがって１つ形成される。第二の強度保持部２３ｂが形成されることで、コネクティングバーが多方向からの応力に耐えられるようになる。また、第二の強度保持部２３ｂがリード２４ｂ間にまたがって１つ形成されることで、エッチング液の回り込みにくい第一の強度保持部１３ａとリード１４ｂとの間をエッチングする必要がなく、エッチング液の回り込み易いところのみにハーフエッチングするため、エッチング加工が容易になる。
ここで、コネクティングバー１１の幅をａ、第一の強度保持部１３ａの幅をｂ、第二の強度保持部１３ｂの幅をｃ、ハーフエッチング部１２の第一の強度保持部１３ａ側の端部からリード１４ａ側の端部までの距離をｄとすると、この実施の形態ではａ＝０．１ｍｍ、ｂ＝０．０５ｍｍ、ｃ＝０．０５ｍｍ、ｄ＝０．０７５ｍｍであるが、ｂとｃがａの０．２５〜０．５０倍、ｄがａの０．５０〜０．７５倍であれば適応可能である。
ｂまたはｃが下限値を下回る場合、または、ｄが上限値を上回る場合、つまり、強度保持部２３が細くなり、ハーフエッチング部２２が広くなると、エッチングの際のバラツキにより強度保持部２３が部分的に欠損し、リードフレームの強度を保てなくなるおそれがある。また、ｂまたはｃが上限値を上回る場合、またはｄが下限値を下回ると、つまり、強度保持部２３が太くなり、ハーフエッチング部２２が狭くなる場合は、ダイシングの際の切断バリを防止することができなくなる。
以上、本発明を、実施の形態を参照して説明してきたが、本発明は何ら上記した実施の形態に記載した構成に限定されるものではなく、特許請求の範囲に記載されている事項の範囲内で考えられるその他の実施の形態や変形例も含むものである。
１０：リードフレーム、１１、２１：コネクティングバー、１１ａ、２１ａ：交差部、１２、２２：ハーフエッチング部、１３、２３：強度保持部、１３ａ、２３ａ：第一の強度保持部、１３ｂ、２３ｂ：第二の強度保持部、１４、２４：リード、１４ａ、２４ａ：リード群、１４ｂ、２４ｂ：リード群の最端に位置するリード、１５：半導体素子搭載部、１６：半導体素子、１７：ワイヤー、１８：樹脂

Claims (6)

  1. 複数個の単位リードフレームが接続されてなり、前記単位リードフレームは４つのリード群にわかれて複数のリードを有し、隣り合う前記単位リードフレームにおける前記複数のリードがコネクティングバーを介して接続され、前記コネクティングバーは縦方向のコネクティングバーと横方向のコネクティングバーとが交差する交差部を有し、前記リードの裏面が露出する半導体装置のリードフレームにおいて、
    前記リードフレームのダイシング部には、前記ダイシングの幅よりも狭い幅で、前記ダイシング部の長手方向全体に連続してハーフエッチング部が形成され、該ハーフエッチング部内の前記コネクティングバーの交差部から、該交差部と隣り合う前記リード群のうち、該交差部の最も近くに位置する最端のリードまでの間にのみ連続して強度保持部が形成されていることを特徴とするリードフレーム。
  2. 請求項１に記載のリードフレームにおいて、前記強度保持部は、前記コネクティングバーのダイシング方向に沿って形成される第一の強度保持部と、前記リードに沿って形成される第二の強度保持部とを有し、該第二の強度保持部は前記コネクティングバーを介して接続された隣り合う一対の前記リード間にまたがって形成されていることを特徴とするリードフレーム。
  3. 請求項２に記載のリードフレームにおいて、前記第一の強度保持部と前記第二の強度保持部は連続して形成されていることを特徴とするリードフレーム。
  4. 請求項２または３に記載のリードフレームにおいて、前記第一の強度保持部の幅を前記コネクティングバーの幅の０．２５〜０．５０倍とすることを特徴とするリードフレーム。
  5. 請求項２または３に記載のリードフレームにおいて、前記第二の強度保持部の幅を前記コネクティングバーの幅の０．２５〜０．５０倍とすることを特徴とするリードフレーム。
  6. 請求項２または３に記載のリードフレームにおいて、前記ハーフエッチング部の前記第一の強度保持部側の端部から前記リード側の端部までの距離を前記コネクティングバーの幅の０．５０〜０．７５倍とすることを特徴とするリードフレーム。

JP2013003110A 2013-01-11 2013-01-11 リードフレーム Active JP6143468B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013003110A JP6143468B2 (ja) 2013-01-11 2013-01-11 リードフレーム
US14/146,310 US9349612B2 (en) 2013-01-11 2014-01-02 Lead frame
TW103100159A TWI578479B (zh) 2013-01-11 2014-01-03 引線架
CN201410014608.XA CN103928420B (zh) 2013-01-11 2014-01-13 引线框

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013003110A JP6143468B2 (ja) 2013-01-11 2013-01-11 リードフレーム

Publications (2)

Publication Number Publication Date
JP2014135409A JP2014135409A (ja) 2014-07-24
JP6143468B2 true JP6143468B2 (ja) 2017-06-07

Family

ID=51146592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013003110A Active JP6143468B2 (ja) 2013-01-11 2013-01-11 リードフレーム

Country Status (4)

Country Link
US (1) US9349612B2 (ja)
JP (1) JP6143468B2 (ja)
CN (1) CN103928420B (ja)
TW (1) TWI578479B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014110074A1 (de) * 2014-07-17 2016-01-21 Osram Opto Semiconductors Gmbh Elektronisches Bauelement, Leiterrahmen und Verfahren zum Herstellen eines elektronischen Bauelements
JP6610087B2 (ja) * 2014-10-09 2019-11-27 大日本印刷株式会社 リードフレームおよびその製造方法
JP6443978B2 (ja) * 2015-01-30 2018-12-26 大口マテリアル株式会社 リードフレーム及びその製造方法
ITUB20155696A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo a semiconduttore, corrispondenti procedimenti di produzione ed uso e corrispondente apparecchiatura
JP6705654B2 (ja) * 2016-01-19 2020-06-03 株式会社三井ハイテック リードフレーム及びその製造方法
JP6727950B2 (ja) * 2016-06-24 2020-07-22 株式会社三井ハイテック リードフレーム
JP6856497B2 (ja) * 2017-01-12 2021-04-07 株式会社三井ハイテック リードフレーム
US10074597B2 (en) * 2017-01-20 2018-09-11 Infineon Technologies Austria Ag Interdigit device on leadframe for evenly distributed current flow
JP6798670B2 (ja) * 2017-02-08 2020-12-09 大口マテリアル株式会社 リードフレーム及びその製造方法
CN107369624A (zh) * 2017-06-20 2017-11-21 南京矽邦半导体有限公司 一种引线框架改善封装的方法及引线框架
JP6327732B1 (ja) * 2017-06-22 2018-05-23 大口マテリアル株式会社 リードフレーム及びその製造方法
JP7021970B2 (ja) * 2018-02-13 2022-02-17 株式会社三井ハイテック リードフレーム、樹脂付きリードフレーム、樹脂付きリードフレームの製造方法および半導体装置の製造方法
KR102586967B1 (ko) * 2022-04-05 2023-10-11 해성디에스 주식회사 리드 프레임

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP2005166695A (ja) 2003-11-28 2005-06-23 Mitsui High Tec Inc リードフレーム及び半導体装置の製造方法
US7259460B1 (en) * 2004-06-18 2007-08-21 National Semiconductor Corporation Wire bonding on thinned portions of a lead-frame configured for use in a micro-array integrated circuit package
US7087461B2 (en) * 2004-08-11 2006-08-08 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
JP5214911B2 (ja) * 2006-12-27 2013-06-19 株式会社デンソー モールドパッケージの製造方法
JP5479247B2 (ja) * 2010-07-06 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5899614B2 (ja) * 2010-11-26 2016-04-06 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法

Also Published As

Publication number Publication date
US9349612B2 (en) 2016-05-24
CN103928420A (zh) 2014-07-16
US20140196938A1 (en) 2014-07-17
CN103928420B (zh) 2017-12-15
TW201438174A (zh) 2014-10-01
JP2014135409A (ja) 2014-07-24
TWI578479B (zh) 2017-04-11

Similar Documents

Publication Publication Date Title
JP6143468B2 (ja) リードフレーム
JP5997971B2 (ja) リードフレーム
JP5807800B2 (ja) リードフレームおよびリードフレームの製造方法
JP6773197B2 (ja) リードフレームおよびその製造方法
JP6319644B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2008182175A (ja) モールドパッケージの製造方法
JP2012114354A (ja) リードフレームおよびリードフレームの製造方法
JP6107995B2 (ja) リードフレームおよびリードフレームの製造方法
JP2010040595A (ja) リードフレーム及びその製造方法並びに半導体装置及びその製造方法
JP2021170678A (ja) リードフレームおよび半導体装置
JP6028454B2 (ja) 半導体装置製造用リードフレーム及び半導体装置の製造方法
JP6727950B2 (ja) リードフレーム
KR101513959B1 (ko) 반도체 장치의 제조방법 및 반도체 장치
JP2011077092A (ja) リードフレームおよびそれを用いた半導体装置の製造方法
JP5183572B2 (ja) リードフレーム及び半導体装置
JP6738676B2 (ja) リードフレーム
JP6705654B2 (ja) リードフレーム及びその製造方法
JP5884506B2 (ja) 半導体装置製造用リードフレーム及び半導体装置の製造方法
JP2012069563A (ja) リードフレームとその製造方法及び製造装置
JP2017152496A (ja) リードフレーム、及び半導体パッケージの製造方法
JP2023092969A (ja) リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法
JP2022060396A (ja) リードフレームおよび半導体装置
JP2017034274A (ja) 多面付リードフレーム、リードフレーム、及び半導体装置
JP2018191012A (ja) リードフレームおよびリードフレームの製造方法
JP2017123479A (ja) リードフレームおよびリードフレームの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170120

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170425

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170509

R150 Certificate of patent or registration of utility model

Ref document number: 6143468

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250