JP2017034274A - 多面付リードフレーム、リードフレーム、及び半導体装置 - Google Patents
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Abstract
Description
〔多面付リードフレーム〕
図1は、本発明の一実施形態に係る多面付リードフレームの概略構成を示す、下面側から見た平面図であり、図2は、同実施形態に係る多面付リードフレームを示す、図1におけるA部拡大平面図であり、図3は、同実施形態に係る多面付リードフレームを示す、図1におけるB−B線切断端面図であり、図4は、同実施形態に係る多面付リードフレームの製造工程を示す、図1におけるB−B線切断端面に相当する端面図である。
上述した本実施形態に係る多面付リードフレーム1の製造方法について説明する。
図4(a)〜(d)は、本実施形態に係る多面付リードフレーム1の製造工程を示す切断端面図(図1におけるA−A線に相当する位置で切断した端面図)である。
本発明の一実施形態における半導体装置の製造方法について説明する。
図5(a)〜(d)は、本発明の一実施形態における半導体装置の製造工程を示す断面図である。
2…半導体素子搭載部
21…肉厚部
22…肉薄部
3…リード
31…肉厚部
32…肉薄部
4…吊りリード
42a…分岐端部
5…タイバー
10…半導体装置
11…半導体素子
11a…端子
12…ワイヤー
13…封止樹脂
30…外部端子
Claims (10)
- 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有する単位リードフレームが、縦横に複数個マトリックス状に配列されてなる多面付リードフレームであって、
前記多面付リードフレームは、隣接する前記単位リードフレーム間の境界部に位置するように格子状に設けられ、前記複数のリードを支持するタイバーを備え、
一の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部は、隣接する他の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部に連続し、
前記タイバーの両端部のそれぞれは、隣接する2つの前記単位リードフレームにおける各吊りリードの分岐端部同士の連続部に連続し、
前記吊りリードの分岐点から当該吊りリードの分岐端部までの距離が、前記分岐端部同士の連続部から当該連続部の最近傍に位置するリードまでの距離よりも長く、
前記半導体素子搭載部は、外周縁に位置する肉薄部と、前記肉薄部に囲まれた部分により構成され、前記肉薄部より厚さの厚い肉厚部とを有し、
前記吊りリードの厚さと、前記肉薄部の厚さとは同一であることを特徴とする多面付リードフレーム。 - 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有する単位リードフレームが、縦横に複数個マトリックス状に配列されてなる多面付リードフレームであって、
前記多面付リードフレームは、隣接する前記単位リードフレーム間の境界部に位置するように格子状に設けられ、前記複数のリードを支持するタイバーを備え、
一の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部は、隣接する他の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部に連続し、
前記タイバーの両端部のそれぞれは、隣接する2つの前記単位リードフレームにおける各吊りリードの分岐端部同士の連続部に連続し、
前記吊りリードの分岐点から当該吊りリードの分岐端部までの距離が、前記分岐端部同士の連続部から当該連続部の最近傍に位置するリードまでの距離よりも長く、
前記半導体素子搭載部は、外周縁に位置する肉薄部と、前記肉薄部に囲まれた部分により構成され、前記肉薄部より厚さの厚い肉厚部とを有し、
前記リードは、前記半導体素子搭載部に対向する前記先端部を構成する肉薄部と、前記リードの前記肉薄部に連続するとともに前記タイバーに支持され、前記リードの前記肉薄部より厚さの厚い肉厚部とを有し、
前記半導体素子搭載部の前記肉薄部の厚さと、前記リードの前記肉薄部の厚さとは同一であることを特徴とする多面付リードフレーム。 - 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有する単位リードフレームが、縦横に複数個マトリックス状に配列されてなる多面付リードフレームであって、
前記多面付リードフレームは、隣接する前記単位リードフレーム間の境界部に位置するように格子状に設けられ、前記複数のリードを支持するタイバーを備え、
一の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部は、隣接する他の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部に連続し、
前記タイバーの両端部のそれぞれは、隣接する2つの前記単位リードフレームにおける各吊りリードの分岐端部同士の連続部に連続し、
前記吊りリードの分岐点から当該吊りリードの分岐端部までの距離が、前記分岐端部同士の連続部から当該連続部の最近傍に位置するリードまでの距離よりも長く、
前記リードは、前記半導体素子搭載部に対向する前記先端部を構成する肉薄部と、前記肉薄部に連続するとともに前記タイバーに支持され、前記肉薄部より厚さの厚い肉厚部とを有し、
前記吊りリードの厚さと、前記肉薄部の厚さとは同一であることを特徴とする多面付リードフレーム。 - 前記多面付リードフレームの平面視において、前記複数のリードは、実質的に直線形状を有しており、
前記複数のリードのそれぞれの長手方向は、当該リードを支持する前記タイバーの長手方向に直交することを特徴とする請求項1〜3のいずれかに記載の多面付リードフレーム。 - 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有する単位リードフレームが、縦横に複数個マトリックス状に配列されてなる多面付リードフレームであって、
前記多面付リードフレームは、隣接する前記単位リードフレーム間の境界部に位置するように格子状に設けられ、前記複数のリードを支持するタイバーを備え、
一の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部は、隣接する他の前記単位リードフレームにおける前記吊りリードの二股に分岐する各分岐端部に連続し、
前記タイバーの両端部のそれぞれは、隣接する2つの前記単位リードフレームにおける各吊りリードの分岐端部同士の連続部に連続し、
前記吊りリードの分岐点から当該吊りリードの分岐端部までの距離が、前記分岐端部同士の連続部から当該連続部の最近傍に位置するリードまでの距離よりも長く、
前記多面付リードフレームの平面視において、前記複数のリードは、実質的に直線形状を有しており、
前記複数のリードのそれぞれの長手方向は、当該リードを支持する前記タイバーの長手方向に直交することを特徴とする多面付リードフレーム。 - 前記分岐端部同士の連続部から当該連続部の最近傍に位置するリードまでの距離と、隣接する前記リード間の距離とが同一であることを特徴とする請求項1〜5のいずれかに記載の多面付リードフレーム。
- 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有するリードフレームであって、
前記吊りリードの分岐点から当該吊りリードの二股に分岐する端部までの距離が、当該分岐する端部からその最近傍に位置するリードまでの距離よりも長く、
前記半導体素子搭載部は、外周縁に位置する肉薄部と、前記肉薄部に囲まれた部分により構成され、前記肉薄部より厚さの厚い肉厚部とを有し、
前記吊りリードの厚さと、前記肉薄部の厚さとは同一であることを特徴とするリードフレーム。 - 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有するリードフレームであって、
前記吊りリードの分岐点から当該吊りリードの二股に分岐する端部までの距離が、当該分岐する端部からその最近傍に位置するリードまでの距離よりも長く、
前記半導体素子搭載部は、外周縁に位置する肉薄部と、前記肉薄部に囲まれた部分により構成され、前記肉薄部より厚さの厚い肉厚部とを有し、
前記リードは、前記半導体素子搭載部に対向する前記先端部を構成する肉薄部と、前記リードの前記肉薄部に連続する、前記リードの前記肉薄部より厚さの厚い肉厚部とを有し、
前記半導体素子搭載部の前記肉薄部の厚さと、前記リードの前記肉薄部の厚さとは同一であることを特徴とするリードフレーム。 - 上面に半導体素子が搭載される半導体素子搭載部と、一端部が前記半導体素子搭載部に連続し、他端部が二股に分岐する吊りリードと、前記半導体素子搭載部に先端部を対向させるようにして当該半導体素子搭載部の周囲に並設されてなる複数のリードとを有するリードフレームであって、
前記吊りリードの分岐点から当該吊りリードの二股に分岐する端部までの距離が、当該分岐する端部からその最近傍に位置するリードまでの距離よりも長く、
前記リードは、前記半導体素子搭載部に対向する前記先端部を構成する肉薄部と、前記肉薄部に連続する、前記肉薄部より厚さの厚い肉厚部とを有し、
前記吊りリードの厚さと、前記肉薄部の厚さとは同一であることを特徴とするリードフレーム。 - 請求項7〜9のいずれかに記載のリードフレームと、
前記半導体素子搭載部の上面に搭載されている半導体素子と、
前記半導体素子が有する端子と、前記半導体素子搭載部又は前記リードとを電気的に接続するワイヤーと、
前記半導体素子搭載部、前記リード、前記吊りリード、前記半導体素子、及び前記ワイヤーを封止する封止樹脂と
を備えることを特徴とする半導体装置。
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JP2004214233A (ja) * | 2002-12-26 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2008235557A (ja) * | 2007-03-20 | 2008-10-02 | Rohm Co Ltd | リードフレームおよび半導体装置 |
JP2008300504A (ja) * | 2007-05-30 | 2008-12-11 | Nec Electronics Corp | リードフレームおよびその製造方法、半導体装置およびその製造方法 |
US7598598B1 (en) * | 2003-02-05 | 2009-10-06 | Amkor Technology, Inc. | Offset etched corner leads for semiconductor package |
JP2010177272A (ja) * | 2009-01-27 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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JP2004214233A (ja) * | 2002-12-26 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7598598B1 (en) * | 2003-02-05 | 2009-10-06 | Amkor Technology, Inc. | Offset etched corner leads for semiconductor package |
JP2008235557A (ja) * | 2007-03-20 | 2008-10-02 | Rohm Co Ltd | リードフレームおよび半導体装置 |
JP2008300504A (ja) * | 2007-05-30 | 2008-12-11 | Nec Electronics Corp | リードフレームおよびその製造方法、半導体装置およびその製造方法 |
JP2010177272A (ja) * | 2009-01-27 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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