JP2002134677A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002134677A
JP2002134677A JP2000322207A JP2000322207A JP2002134677A JP 2002134677 A JP2002134677 A JP 2002134677A JP 2000322207 A JP2000322207 A JP 2000322207A JP 2000322207 A JP2000322207 A JP 2000322207A JP 2002134677 A JP2002134677 A JP 2002134677A
Authority
JP
Japan
Prior art keywords
island
semiconductor chip
semiconductor device
resin
slit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000322207A
Other languages
English (en)
Other versions
JP4417541B2 (ja
Inventor
Yasumasa Kasuya
泰正 糟谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2000322207A priority Critical patent/JP4417541B2/ja
Priority to US10/027,856 priority patent/US7095100B2/en
Publication of JP2002134677A publication Critical patent/JP2002134677A/ja
Priority to US11/399,871 priority patent/US20060175717A1/en
Application granted granted Critical
Publication of JP4417541B2 publication Critical patent/JP4417541B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 侵入する水分による樹脂パッケージの剥離を
防止して、信頼性の高い半導体装置を提供する。 【解決手段】 半導体チップ１と、この半導体チップ１
を搭載しかつ第１ワイヤ１１を介して半導体チップ１に
電気的に接続された平面視略矩形状のアイランド２と、
半導体チップ１に複数本の第２ワイヤ１２を介してそれ
ぞれ電気的に接続された複数のインナーリード３とを備
え、アイランド２の下面を露出した状態で半導体チップ
１がパッケージング樹脂によって樹脂パッケージされた
半導体装置Ｓであって、アイランド２の周縁近傍に、そ
の下面２ｂ側が切り欠かれて他の部分より厚み方向に薄
肉とされた薄肉部５が形成され、薄肉部５には、その厚
み方向に貫通するスリット９が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、いわゆるＱＦＮ
（Quad Flat Non-lead）タイプの半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】従来より、ＬＳＩ等の半導体チップを樹
脂封止した半導体装置では、たとえばガルウィング状の
アウターリードを有するものが一般的である。最近で
は、アウターリードに相当する部分をなくし、インナー
リードの一部分を樹脂パッケージ部の底面に露出させ
た、いわゆるＱＦＮタイプの半導体装置が提案されてい
る。
【０００３】図６は、このＱＦＮタイプの半導体装置を
例示した平面透視図である。図７は、図６のVII−VII方
向に見た断面図である。この半導体装置Ｓは、半導体チ
ップ３１と、この半導体チップ３１を搭載しかつ第１ワ
イヤ４１を介して半導体チップ３１に接続された平面視
略矩形状のアイランド３２と、半導体チップ３１に複数
本の第２ワイヤ４２を介してそれぞれ接続された複数の
インナーリード３３と、アイランド３２の下面３２ｂを
露出した状態で、半導体チップ３１等を一体的に樹脂封
止した樹脂パッケージ部３４とを備えている。
【０００４】
【発明が解決しようとする課題】上記構成の半導体装置
Ｓでは、アイランド３２の下面３２ｂが外部に露出され
ているため、図８に示すように、アイランド３２と樹脂
パッケージ部３４との界面から水分が侵入し（矢印Ａ参
照）、それがアイランド３２の上面３２ａに至ることが
ある。そして、半導体装置Ｓを実装基板等に実装するた
めにリフロー処理を行うとき、アイランド３２の上面３
２ａに水分が存在した状態で、アイランド３２に対して
熱が加えられると、アイランド３２から樹脂パッケージ
部３４が矢印Ｂに示す方向に剥離する。そのため、第１
ワイヤ４１に対して樹脂パッケージ部３４による応力が
かかり、第１ワイヤ４１が切断するおそれがあった。
【０００５】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、侵入する水分による樹脂パッケ
ージの剥離を防止して、信頼性の高い半導体装置を提供
することを、その課題とする。
【０００６】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
【０００７】本願発明の第１の側面によって提供される
半導体装置は、半導体チップと、この半導体チップを搭
載しかつ第１ワイヤを介して半導体チップに電気的に接
続された略平板状のアイランドと、半導体チップに複数
本の第２ワイヤを介してそれぞれ電気的に接続された複
数のインナーリードとを備え、アイランドの下面を露出
した状態で半導体チップがパッケージング樹脂によって
樹脂パッケージされた半導体装置であって、アイランド
の周縁近傍に、その下面側が切り欠かれて他の部分より
厚み方向に薄肉とされた薄肉部が形成され、薄肉部に
は、その厚み方向に貫通するスリットが形成されたこと
を特徴としている。
【０００８】この構成によれば、アイランドの周縁近傍
に薄肉部が形成されているため、半導体装置の下面から
アイランドおよび樹脂パッケージ部の界面を伝って水分
が侵入したとしても、薄肉部の略水平方向に延びる下面
によってその進行を妨げることができる。そのため、水
分は、アイランドの上面には到達せず、たとえばアイラ
ンドの上面に水分がある場合、リフロー処理によって生
じることのある樹脂パッケージ部の剥離を防止すること
ができる。したがって、樹脂パッケージ部の剥離による
第１ワイヤの断線をなくし、信頼性の高い半導体装置を
提供することができる。
【０００９】本願発明の好ましい実施の形態によれば、
樹脂パッケージ部は、スリットの開口が外部に露出しな
いように、薄肉部の下方に回り込むように形成されてい
る。この構成によれば、薄肉部の下方に回り込むパッケ
ージング樹脂によって、アイランドおよび樹脂パッケー
ジ部の接合部において、いわゆるアンカー効果を発揮す
ることができる。そのため、アイランドおよび樹脂パッ
ケージ部の密着性を高め、たとえば樹脂パッケージ部か
らアイランドが脱落することを防止することができる。
また、薄肉部の下方に回り込むパッケージング樹脂によ
って、薄肉部に形成された上記スリットの開口を塞ぐこ
とができ、スリットを通じて侵入しようとする水分を阻
止することができる。
【００１０】本願発明の他の好ましい実施の形態によれ
ば、スリットは、略平板状の上記半導体チップの側面に
沿ってかつ平面視で半導体チップを囲むように形成され
る。この構成によれば、たとえばアイランドと樹脂パッ
ケージ部との界面から水分が侵入してしまい、アイラン
ド上の半導体チップ近傍において樹脂パッケージ部の剥
離が生じたとしても、アイランドの周縁側に向かう剥離
の進行は、半導体チップの周囲に形成されているスリッ
トによって阻止されることになる。そのため、剥離の広
がりを防止することができる。
【００１１】本願発明の他の好ましい実施の形態によれ
ば、第１ワイヤは、一端が半導体チップに接続され、他
端がアイランド上においてスリットの形成位置より周縁
側の部位に接続されている。上記のように剥離の広がり
は、スリットにより阻止されるので、スリットより周縁
側の部位にある、第１ワイヤのアイランドとの接合部に
は影響を及ぼさず、すなわち、第１ワイヤの、アイラン
ドに対するボンディング状態を確保することができる。
【００１２】本願発明の第２の側面によって提供される
半導体装置の製造方法は、長尺状の導体フレームに対し
て打ち抜き加工を施すことによりアイランドを適宜数形
成する工程と、アイランドの上面に半導体チップを搭載
する工程と、半導体チップとアイランドとをワイヤボン
ディングする工程と、所定の金型を用いてアイランドの
下面が露出するように半導体チップをパッケージング樹
脂により樹脂パッケージする工程とを有し、導体フレー
ムを打ち抜き加工してアイランドを形成する工程では、
アイランドの周縁近傍にその厚み方向に貫通するスリッ
トを形成し、エッチングによってアイランドの周縁近傍
の下面側を除去することにより他の部分より厚み方向に
薄肉とされた薄肉部を形成することを特徴としている。
【００１３】本願発明に第２の側面に係る半導体装置の
製造方法によれば、第１の側面によって提供される半導
体装置を製造することができるとともに、上記第１の側
面によって得られる作用効果と同様の作用効果を得るこ
とができる。
【００１４】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１５】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、添付図面を参照して具体的に説明する。
【００１６】図１は、本願発明に係る半導体装置の平面
透視図、図２は、図１のII−II方向に見た断面図であ
る。この半導体装置Ｓは、半導体チップ１と、この半導
体チップ１を搭載するためのアイランド２と、半導体チ
ップ１およびアイランド２を電気的に接続する第１ワイ
ヤ１１と、アイランド２の周囲に並設された複数のイン
ナーリード３と、半導体チップ１および複数のインナー
リード３を電気的に接続する複数本の第２ワイヤ１２
と、これらを一体的にパッケージング樹脂によって樹脂
封止する樹脂パッケージ部４とによって構成されてい
る。
【００１７】半導体チップ１は、たとえばＬＳＩチッ
プ、あるいは他のＩＣチップとして構成され、シリコン
チップの片面上に所望の電子回路を集積させて一体的に
形成されたものである。半導体チップ１の上面１ａに
は、図示しないパッド状電極が複数設けられ、パッド状
電極は、それらの導電接続性を良好とするために、たと
えば半導体チップ１の上面１ａに形成されたアルミニウ
ム製の平坦な電極の表面に金メッキを施すことによって
形成される。
【００１８】半導体チップ１のパッド状電極には、金線
等からなる第１ワイヤ１１の一端がボンディングされ、
この第１ワイヤ１１の他端は、アイランド２の上面２ａ
に接続されている（このような接続を「グランドボンデ
ィング」という）。なお、通常、この半導体装置Ｓが図
示しない実装基板上に表面実装されるとき、アイランド
２の下面２ｂは、実装基板に形成されたグランドパター
ンに接続される。また、半導体チップ１の他のパッド状
電極には、金線等からなる複数本の第２ワイヤ１２の一
端がボンディングされ、これらの第２ワイヤ１２の他端
は、複数のインナーリード３の上面３ａにそれぞれ接続
されている。
【００１９】アイランド２は、半導体チップ１の外形よ
り大の略平板状に形成されており、所定の厚みを有する
銅等の金属板からなる。アイランド２の上面２ａ中央部
には、接着剤を介して半導体チップ１が接合される。ア
イランド２は、周縁近傍の下面２ｂが切り欠かれ、その
周縁近傍が他の部分より厚み方向に薄肉とされた薄肉部
５が形成されている。
【００２０】上記薄肉部５は、アイランド２の下面２ｂ
に形成される段差６によって形成される。すなわち、段
差６は、アイランド２の下面２ｂと、それに対して略直
交方向に延びる側壁面部７と、側壁面部７に対して略直
交方向に延び、かつ薄肉部５の下面に相当する水平面部
８とによって形成される。なお、薄肉部５の厚みは、他
の部分の厚みに対して約１／２となるように設定されて
いる。また、薄肉部５には、その厚み方向に貫通する複
数のスリット９が形成されている。このスリット９は、
半導体チップ１の各側面１ｂに沿って平面視で半導体チ
ップ１を囲むようにしてそれぞれ延び、各スリット９同
士は、互いに独立して形成されている。
【００２１】上記した第１ワイヤ１１の他端は、アイラ
ンド２の上面２ａに接続されるが、より詳細には、アイ
ランド２上においてスリット９の形成位置より周縁側の
部位に接続される。そのため、第１ワイヤ１１は、スリ
ット９を跨ぐような状態に配される。
【００２２】インナーリード３は、上記アイランド２と
同様に、銅等の薄肉金属板によって形成されたものであ
り、アイランド２に対して、半導体チップ１の各側面１
ｂに沿って並列に配されている。
【００２３】樹脂パッケージ部４は、たとえば熱硬化性
を有するエポキシ樹脂からなり、半導体チップ１の周辺
部、第１および第２ワイヤ１１，１２のボンディング位
置、アイランド２、インナーリード３の一部等を覆うよ
うに成形されている。この半導体装置Ｓが樹脂パッケー
ジ部４によって樹脂封止されると、アイランド２の下面
２ｂ、インナーリード３の下面３ｂおよび側面３ｃは、
それぞれ外部に露出される。
【００２４】また、樹脂パッケージ部４は、樹脂封止す
る際、薄肉部５の下方にパッケージング樹脂が回り込む
ように形成される。そのため、この樹脂パッケージ部４
によって、薄肉部５の厚み方向に形成されたスリット９
の開口９ａが外部に露出しないようにされる。
【００２５】この半導体装置Ｓが図示しない実装基板に
表面実装されるときには、ハンダペーストが塗布された
実装基板のグランドパターンを含む配線パターンに、ア
イランド２の下面２ｂおよびインナーリード３の下面３
ａを接触させるようにこの半導体装置Ｓを載置した後、
ハンダペーストを加熱してハンダリフロー処理を行う。
これにより、この半導体装置Ｓを実装基板に実装するこ
とができ、アイランド２およびインナーリード３と、実
装基板とがそれぞれ電気的に接続される。
【００２６】以上の構成によれば、この半導体装置Ｓで
は、アイランド２および樹脂パッケージ部４の界面であ
る側壁面部７を伝って水分が侵入することがあるが、ア
イランド２の周縁近傍の下面２ｂ側が切り欠かれて薄肉
部５が形成され、その薄肉部５の下面である水平面部８
によってその進行が妨げられる。そのため、水分は、第
１ワイヤ１１が接続されるアイランド２の上面２ａには
到達せず、アイランド２の上面２ａに水分がある状態で
リフロー処理することにより生じる樹脂パッケージ部４
の剥離の発生を防止することができる。したがって、樹
脂パッケージ部４の剥離による第１ワイヤ１１の断線を
なくし、信頼性の高い半導体装置を提供することができ
る。
【００２７】また、上記薄肉部５によって、樹脂パッケ
ージ部４は、薄肉部５の下方に回り込むように形成され
る。そのため、アイランド２および樹脂パッケージ部４
の接合部によって、いわゆるアンカー効果を発揮するこ
とができ、これにより、アイランド２および樹脂パッケ
ージ部４の密着性を高め、たとえば樹脂パッケージ部４
からアイランド２が脱落することを防止することができ
る。また、樹脂パッケージ部４は、薄肉部５の下方に回
り込むように形成されるため、その薄肉部５の厚み方向
に形成された上記スリット９の開口９ａを塞ぐことがで
き、スリット９には、水分が侵入するおそれはない。
【００２８】さらに、アイランド２には、その厚み方向
に貫通するスリット９が、半導体チップ１の周囲に形成
されている。そのため、たとえばアイランド２と樹脂パ
ッケージ部４との界面から水分が侵入してしまい、アイ
ランド２上の半導体チップ１の近傍において樹脂パッケ
ージ部４の剥離が生じたとしても、アイランド２の周縁
側に向かう剥離の進行は、半導体チップ１の周囲に形成
されているスリット９によって阻止されることになる。
したがって、上記スリット９によって剥離の広がりを防
止することができる。また、第１ワイヤ１１は、アイラ
ンド２上においてスリット９の形成位置よりスリット９
の周縁側の部位に接続されているため、上記剥離の影響
を受けず、アイランド２に対するボンディング状態を良
好に確保することができる。
【００２９】なお、上記スリット９のアイランド２にお
ける形成位置は、樹脂パッケージ部４の剥離を防止する
目的では、アイランド２の段差６の内方側に設けられて
もよいが、このようにアイランド２を形成すれば、水分
がスリット９の内面を伝ってアイランド２の上面２ａに
達する可能性があるので、スリット９は、薄肉部５の厚
み方向に貫通するように形成されることがより望まし
い。
【００３０】また、上記スリット９に代わり、アイラン
ド２上に凹部を形成するようにしてもよいが、凹部で
は、その深さによっては樹脂パッケージ部４の剥離の広
がりを阻止することが困難である場合がある。よって、
アイランド２上には、上記スリット９を形成することが
より望ましい。
【００３１】図３は、上記半導体装置Ｓの変形例を示す
断面図である。この変形例によれば、側壁面部７の構成
が上記した半導体装置Ｓとは異なり、側壁面部７が半導
体チップ１の中心に向かって斜め上方に傾斜されて形成
されている。換言すれば、側壁面部７がアイランド２の
内方に食い込むように形成されている。その他の構成に
ついては、上記した実施の形態の構成と略同様である。
【００３２】この構成により、樹脂パッケージ部４を形
成するパッケージング樹脂は、アイランド２の内方に食
い込むように充填されるので、アイランド２と樹脂パッ
ケージ部４との密着性をより高めることができる。な
お、側壁面部７の形状は、アイランド２と樹脂パッケー
ジ部４との密着性を維持できるものであれば、これらの
形状に限定されるものではない。
【００３３】次に、この半導体装置Ｓの製造方法につい
て説明する。まず、一定方向に延びる長尺状の導体フレ
ーム１５を準備し、導体フレーム１５に対して、図４に
示すように、打ち抜きプレス加工を施す。具体的には、
この導体フレーム１５に対して、多数の送り孔１６が一
定間隔で穿設された２条の側縁部１７の間に、半導体チ
ップ１を搭載するためのアイランド２がその長手方向に
一定間隔で複数個形成されるように形成する。そして、
上記アイランド２には、その角にアイランド２を支持す
るサポートリード１８を形成し、その周縁近傍に複数の
スリット９を形成する。また、アイランド２から離反し
た位置には、複数条のインナーリード３を設ける。
【００３４】次いで、アイランド２の下面２ｂの周縁近
傍をエッチングにより除去することにより、薄肉部５を
形成する。この場合、たとえばウェットエッチングによ
って、アイランド２の厚みが約１／２になる程度に周縁
近傍を除去する。なお、薄肉部５は、他の部分の厚みが
所定値以上の厚みを有するときには、上記した打ち抜き
プレス加工において他の形状を成形する際に同時に形成
するようにしてもよい。あるいは、図４に示す導体フレ
ーム１５の形状を、エッチングによって形成するように
してもよい。
【００３５】その後、アイランド２の表面中央部に半導
体チップ１をダイボンディングする。そして、半導体チ
ップ１のパッド状電極とアイランド２の上面２ａとの間
に、第１ワイヤ１１をボンディングする。この場合、第
１ワイヤ１１の他端は、アイランド２上のスリット９よ
り周縁近傍の部位にボンディングされる。また、半導体
チップ１の他のパッド状電極と各インナーリード３との
間に、第２ワイヤ１２をそれぞれボンディングする。
【００３６】次いで、図５に示すように、導体フレーム
１５を上金型２１と下金型２２との間に挟み込み、閉空
間２３に、溶融したエポキシ樹脂等のパッケージング樹
脂を充填し、固化させる。この場合、アイランド２の下
面２ｂおよびインナーリード３の下面３ｂを、下金型２
２に密着するように載置し、樹脂パッケージ部４を形成
する。そして、樹脂の固化後、樹脂封止された半導体装
置Ｓを上金型２１と下金型２２との間から取り出し、イ
ンナーリード３等の不要部分を切除することにより、樹
脂封止型の半導体装置Ｓが得られる。このとき、インナ
ーリード３と下金型２２との間、およびアイランド２と
下金型２２との間には隙間が生じていないので、それら
の間に樹脂が浸透することはない。一方、薄肉部５の下
方には、薄肉部５を回り込むように、パッケージング樹
脂が充填される。そのため、アイランド２と樹脂パッケ
ージ部４との界面に水分が侵入したとしても、アイラン
ド２の上面２ａに達することはない。
【００３７】もちろん、この発明の範囲は上述した実施
の形態に限定されるものではない。たとえば、半導体チ
ップ１の構成やアイランド２の材質、形状、大きさ等
は、上記した実施形態に限るものではない。
【図面の簡単な説明】
【図１】本願発明に係る半導体装置の平面透視図であ
る。
【図２】図１の半導体装置のII−II方向に見た断面図で
ある。
【図３】半導体装置の変形例である。
【図４】半導体装置の製造方法を示す図である。
【図５】半導体装置の製造方法を示す図である。
【図６】従来の半導体装置の平面透視図である。
【図７】図６の半導体装置のVII−VII方向に見た断面図
である。
【図８】パッケージ樹脂の剥離を示す図である。
【符号の説明】
１ 半導体チップ ２ アイランド ３ インナーリード ５ 薄肉部 ９ スリット １１ 第１ワイヤ １２ 第２ワイヤ Ｓ 半導体装置

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、この半導体チップを搭
    載しかつ第１ワイヤを介して上記半導体チップに電気的
    に接続された略平板状のアイランドと、上記半導体チッ
    プに複数本の第２ワイヤを介してそれぞれ電気的に接続
    された複数のインナーリードとを備え、上記アイランド
    の下面を露出した状態で上記半導体チップがパッケージ
    ング樹脂によって樹脂パッケージされた半導体装置であ
    って、 上記アイランドの周縁近傍に、その下面側が切り欠かれ
    て他の部分より厚み方向に薄肉とされた薄肉部が形成さ
    れ、 上記薄肉部には、その厚み方向に貫通するスリットが形
    成されたことを特徴とする、半導体装置。
  2. 【請求項２】 上記樹脂パッケージ部は、上記スリット
    の開口が外部に露出しないように、上記薄肉部の下方に
    回り込むように形成された、請求項１に記載の半導体装
    置。
  3. 【請求項３】 上記スリットは、略平板状の上記半導体
    チップの側面に沿ってかつ平面視で上記半導体チップを
    囲むように形成された、請求項１または２に記載の半導
    体装置。
  4. 【請求項４】 上記第１ワイヤは、一端が上記半導体チ
    ップに接続され、他端が上記アイランド上において上記
    スリットの形成位置より周縁側の部位に接続された、請
    求項１ないし３のいずれかに記載の半導体装置。
  5. 【請求項５】 長尺状の導体フレームに対して打ち抜き
    加工を施すことによりアイランドを適宜数形成する工程
    と、 上記アイランドの上面に半導体チップを搭載する工程
    と、 上記半導体チップと上記アイランドとをワイヤボンディ
    ングする工程と、 所定の金型を用いて上記アイランドの下面が露出するよ
    うに半導体チップをパッケージング樹脂により樹脂パッ
    ケージする工程とを有し、 上記導体フレームを打ち抜き加工してアイランドを形成
    する工程では、上記アイランドの周縁近傍にその厚み方
    向に貫通するスリットを形成し、エッチングによってア
    イランドの周縁近傍の下面側を除去することにより他の
    部分より厚み方向に薄肉とされた薄肉部を形成すること
    を特徴とする、半導体装置の製造方法。
JP2000322207A 2000-10-23 2000-10-23 半導体装置およびその製造方法 Expired - Lifetime JP4417541B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000322207A JP4417541B2 (ja) 2000-10-23 2000-10-23 半導体装置およびその製造方法
US10/027,856 US7095100B2 (en) 2000-10-23 2001-10-19 Semiconductor device and method of making the same
US11/399,871 US20060175717A1 (en) 2000-10-23 2006-04-07 Semiconductor device and method of making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000322207A JP4417541B2 (ja) 2000-10-23 2000-10-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2002134677A true JP2002134677A (ja) 2002-05-10
JP4417541B2 JP4417541B2 (ja) 2010-02-17

Family

ID=18800121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000322207A Expired - Lifetime JP4417541B2 (ja) 2000-10-23 2000-10-23 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US7095100B2 (ja)
JP (1) JP4417541B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
US7224049B2 (en) 2003-11-19 2007-05-29 Rohm Co., Ltd. Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
JP2008211231A (ja) * 2008-04-08 2008-09-11 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
JP2009267398A (ja) * 2008-04-04 2009-11-12 Gem Services Inc スタンピング加工を用いて形成される形状を有する半導体素子パッケージ
JP2013201169A (ja) * 2012-03-23 2013-10-03 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014060370A (ja) * 2012-09-19 2014-04-03 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP2014232811A (ja) * 2013-05-29 2014-12-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2016201447A (ja) * 2015-04-09 2016-12-01 株式会社デンソー モールドパッケージ
JP2016225655A (ja) * 2016-09-21 2016-12-28 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3895570B2 (ja) 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法
JP4372508B2 (ja) * 2003-10-06 2009-11-25 ローム株式会社 リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置
JP5089184B2 (ja) 2007-01-30 2012-12-05 ローム株式会社 樹脂封止型半導体装置およびその製造方法
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
KR101657330B1 (ko) 2009-05-15 2016-09-13 로무 가부시키가이샤 반도체 장치
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8138595B2 (en) * 2010-03-26 2012-03-20 Stats Chippac Ltd. Integrated circuit packaging system with an intermediate pad and method of manufacture thereof
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
WO2012108469A1 (ja) * 2011-02-08 2012-08-16 ローム株式会社 半導体装置および半導体装置の製造方法
CN102543928A (zh) * 2011-12-27 2012-07-04 上海艾为电子技术有限公司 Qfn封装结构
TWI446844B (zh) * 2012-07-25 2014-07-21 Wistron Corp 印刷電路板及印刷電路板之製造方法
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
JP6695166B2 (ja) * 2016-02-23 2020-05-20 株式会社三井ハイテック リードフレーム、及び半導体パッケージの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406700A (en) * 1990-11-20 1995-04-18 Seiko Epson Corporation Method for producing pin integrated circuit lead frame
JP3138539B2 (ja) * 1992-06-30 2001-02-26 三菱電機株式会社 半導体装置及びｃｏｂ基板
US5497032A (en) * 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
US5521429A (en) * 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
JP3799626B2 (ja) * 1995-04-25 2006-07-19 有限会社ナイセム 心臓血管修復材及びその製造方法
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR100251859B1 (ko) * 1997-01-28 2000-04-15 마이클 디. 오브라이언 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법
JP3034814B2 (ja) * 1997-02-27 2000-04-17 沖電気工業株式会社 リードフレーム構造及び半導体装置の製造方法
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
US5903050A (en) * 1998-04-30 1999-05-11 Lsi Logic Corporation Semiconductor package having capacitive extension spokes and method for making the same
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6211563B1 (en) * 1999-06-30 2001-04-03 Sampo Semiconductor Cooperation Semiconductor package with an improved leadframe
JP3461332B2 (ja) * 1999-09-10 2003-10-27 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂パッケージと光電子装置
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
DE10124970B4 (de) * 2001-05-21 2007-02-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456049B2 (en) 2003-11-19 2008-11-25 Rohm Co., Ltd. Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
US7224049B2 (en) 2003-11-19 2007-05-29 Rohm Co., Ltd. Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
CN100446234C (zh) * 2003-11-19 2008-12-24 罗姆股份有限公司 引线框的制造方法及使用该方法的半导体装置的制造方法
US7728414B2 (en) 2005-05-10 2010-06-01 Panasonic Corporation Lead frame and resin-encapsulated semiconductor device
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
JP2009267398A (ja) * 2008-04-04 2009-11-12 Gem Services Inc スタンピング加工を用いて形成される形状を有する半導体素子パッケージ
JP2008211231A (ja) * 2008-04-08 2008-09-11 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
JP2013201169A (ja) * 2012-03-23 2013-10-03 Renesas Electronics Corp 半導体装置およびその製造方法
US9230831B2 (en) 2012-03-23 2016-01-05 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US9396971B2 (en) 2012-03-23 2016-07-19 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
JP2014060370A (ja) * 2012-09-19 2014-04-03 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
JP2014232811A (ja) * 2013-05-29 2014-12-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9368432B2 (en) 2013-05-29 2016-06-14 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
JP2016201447A (ja) * 2015-04-09 2016-12-01 株式会社デンソー モールドパッケージ
JP2016225655A (ja) * 2016-09-21 2016-12-28 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体

Also Published As

Publication number Publication date
JP4417541B2 (ja) 2010-02-17
US20060175717A1 (en) 2006-08-10
US20020096790A1 (en) 2002-07-25
US7095100B2 (en) 2006-08-22

Similar Documents

Publication Publication Date Title
JP4417541B2 (ja) 半導体装置およびその製造方法
US6262490B1 (en) Substrate strip for use in packaging semiconductor chips
US8115299B2 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
US8890301B2 (en) Packaging and methods for packaging
JP3420057B2 (ja) 樹脂封止型半導体装置
TWI587457B (zh) 樹脂密封型半導體裝置及其製造方法
JP2957168B2 (ja) リードフレーム及びこれを用いた半導体パッケージ
US20050029638A1 (en) Leadframe and semiconductor package made using the leadframe
US20040058478A1 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
US8133759B2 (en) Leadframe
JP2002076228A (ja) 樹脂封止型半導体装置
JP5232394B2 (ja) 半導体装置の製造方法
JP2008160148A (ja) 電子パッケージの形成方法
KR20110015047A (ko) 포일계 반도체 패키지
JP7144157B2 (ja) 半導体装置およびその製造方法
US10707154B2 (en) Semiconductor device and method for manufacturing the same
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
TWI775747B (zh) 半導體裝置之製造方法及半導體裝置
JP7148220B2 (ja) 半導体パッケージ及びその製造方法
JP2004349397A (ja) 半導体装置およびそれに用いられるリードフレーム
JP3445930B2 (ja) 樹脂封止型半導体装置
JP2000082759A (ja) Ｂｇａ型半導体装置の製造方法、ｂｇａ型半導体装置用ｔａｂテ―プおよびｂｇａ型半導体装置
TWI429351B (zh) 小基板記憶卡封裝構造
KR20210000777U (ko) 반도체 패키지
JP2006269719A (ja) 電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090811

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091126

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4417541

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121204

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131204

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term