KR101657330B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101657330B1
KR101657330B1 KR1020117029983A KR20117029983A KR101657330B1 KR 101657330 B1 KR101657330 B1 KR 101657330B1 KR 1020117029983 A KR1020117029983 A KR 1020117029983A KR 20117029983 A KR20117029983 A KR 20117029983A KR 101657330 B1 KR101657330 B1 KR 101657330B1
Authority
KR
South Korea
Prior art keywords
lead
resin package
island
semiconductor chip
pad
Prior art date
Application number
KR1020117029983A
Other languages
English (en)
Other versions
KR20120018800A (ko
Inventor
아끼히로 고가
도이찌 나가하라
Original Assignee
로무 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로무 가부시키가이샤 filed Critical 로무 가부시키가이샤
Publication of KR20120018800A publication Critical patent/KR20120018800A/ko
Application granted granted Critical
Publication of KR101657330B1 publication Critical patent/KR101657330B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/17747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

수지 패키지와, 제1 및 제2 패드를 표면에 갖는 반도체 칩과, 한쪽 면에 상기 반도체 칩의 이면이 접합되고, 반대측의 다른 쪽 면이, 상기 제1 패드와 외부와의 전기 접속을 위한 제1 패드 접속 단자 및 상기 반도체 칩의 이면과 외부와의 전기 접속을 위한 이면 접속 단자로서 서로 분리되고, 상기 수지 패키지의 저면으로부터 부분적으로 노출되는 리드 일체형 아일랜드와, 한쪽 면이, 상기 제2 패드와 와이어에 의해 접속되고, 반대측의 다른 쪽 면이, 상기 제2 패드와 외부와의 전기 접속을 위한 제2 패드 접속 단자로서, 상기 수지 패키지의 저면으로부터 노출되는 리드를 포함하고, 상기 반도체 칩은, 상기 제1 패드 접속 단자측으로 치우친 위치에 배치되고, 상기 제1 패드와 상기 리드 일체형 아일랜드의 상기 한쪽 면이 와이어에 의해 접속되어 있는 반도체 장치.

Description

반도체 장치 {SEMICONDUCTOR DEⅥCE}
본 발명은 표면 실장형의 반도체 장치에 관한 것이다.
표면 실장형 패키지로서, 수지 패키지로부터의 리드의 연신을 없애고, 수지 패키지의 하면에 리드(아우터 리드)를 노출시킨, 소위 논리드 패키지가 알려져 있다.
도 7은 논리드 패키지를 채용한 반도체 장치의 평면도이며, 수지 패키지에 밀봉되어 있는 각 부재를 투과하여 실선으로 나타낸다.
논리드 패키지를 채용한 반도체 장치(101)는, 리드 프레임(102)에 반도체 칩(103)을 접합하고, 이들을 수지 패키지(104)로 밀봉한 구조를 갖고 있다. 수지 패키지(104)는 평면에서 보아 정사각형 형상으로 형성되어 있다.
리드 프레임(102)은 아일랜드(105)와, 아일랜드(105)로부터 분리된 4개의 리드(106)를 구비하고 있다. 아일랜드(105)는 평면에서 보아, 그 중심이 수지 패키지(104)의 중심과 중첩되고, 각 변이 수지 패키지(104)의 각 변과 평행을 이루는 정사각형 형상으로 형성되어 있다. 4개의 리드(106)는 각각 아일랜드(105)의 각 코너부에 대해 아일랜드(105)의 대각선을 따르는 방향에 대향하도록 배치되어 있다. 각 리드(106)는 평면에서 보아, 그 각 변이 수지 패키지(104)의 변과 평행을 이루는 정사각형 형상으로 형성되어 있다. 아일랜드(105) 및 각 리드(106)의 하면은, 반도체 장치(101)가 실장되는 기판과의 전기 접속을 위한 단자로서, 수지 패키지(104)의 이면에 있어서 노출되어 있다.
반도체 칩(103)은 평면에서 보아 대략 정사각형 형상을 이루고, 아일랜드(105) 상에 그 각 변이 아일랜드(105)의 각 변과 평행을 이루도록 배치되어 있다. 반도체 칩(103)의 이면은, 도전성 접합 부재를 개재하여 아일랜드(105)에 접합되어 있다. 반도체 칩(103)의 표면의 각 코너부에는, 내부 배선의 일부를 노출시킴으로써, 패드(107)가 형성되어 있다. 각 패드(107)와 그 패드(107)가 형성되어 있는 반도체 칩(103)의 코너부에 대향하는 리드(106)와의 사이에는, 와이어(108)가 가설되어 있다.
일본 특개 2007-95888호 공보
리드(106)와 패드(107)와의 사이에 와이어(108)를 양호하게 가설하기 위해서는, 그들 사이에 일정 간격(예를 들면, 310㎛) 이상의 간격을 두어야 한다. 그 때문에, 아일랜드(105)에 대해 리드(106)를 일정 이상으로 접근시킬 수 없어, 수지 패키지(104)의 평면적[반도체 장치(101)의 실장 면적]이 비교적 크다.
따라서 도 8에 도시한 바와 같이, 평면에서 보아 아일랜드(105)의 대각선이 수지 패키지(104)의 대각선과 직교하도록, 아일랜드(105)를 도 7에 도시하는 상태로부터 45°회전한 상태로 형성하고, 아일랜드(105)의 4변과 각각 대향하는 부분에, 2변이 수지 패키지(104)의 2변과 평행을 이루는 대략 삼각 형상의 리드(106)를 배치하는 구성이 생각된다.
그러나 그 구성에서는 와이어(108)의 형성을 위한 패드(107)의 인식의 정밀도가 저하된다고 하는 다른 문제가 발생한다. 통상적으로, 반도체 칩(103)의 패드(107)의 위치는 반도체 칩(103)의 표면에 있어서의 도면 중 왼쪽 상측 부분 및 오른쪽 하측 부분에 형성된 2개의 얼라인먼트 마크 M을 연결하는 직선과 수지 패키지(104)의 1변에 평행한 방향이 이루는 각도에 기초하여 인식된다. 따라서 아일랜드(105)를 도 7에 도시하는 상태로부터 45°회전한 상태로 형성하였을 경우, 2개의 얼라인먼트 마크 M은 반도체 칩(103)의 1변에 평행한 방향으로 이격되어 형성된다. 그로 인해, 2개의 얼라인먼트 마크 M의 사이의 간격을 크게 둘 수 없어, 반도체 칩(103) 상의 패드(107)의 위치의 인식의 정밀도가 저하된다. 그 결과, 아일랜드(105) 상에서의 반도체 칩(103)의 와이어 본딩의 수율이 저하되어버린다.
본 발명의 목적은 패드와 리드 사이에 와이어를 양호하게 가설할 수 있으면서, 수지 패키지의 평면적(실장 면적)의 저감을 도모할 수 있는 반도체 장치를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 국면에 따른 반도체 장치는, 수지 패키지와, 상기 수지 패키지에 밀봉되고, 제1 및 제2 패드를 표면에 갖는 반도체 칩과, 상기 수지 패키지에 밀봉되고, 한쪽 면에 상기 반도체 칩의 이면이 접합되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 제1 패드와 외부를 전기 접속할 수 있는 제1 패드 접속 단자 및 상기 반도체 칩의 이면과 외부를 전기 접속할 수 있는 이면 접속 단자로서 서로 분리되고, 상기 수지 패키지의 저면으로부터 부분적으로 노출되는 리드 일체형 아일랜드와, 상기 리드 일체형 아일랜드와 분리되어 형성되어 있고, 상기 수지 패키지에 밀봉되고, 한쪽 면이, 상기 제2 패드와 와이어에 의해 접속되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 제2 패드와 외부를 전기 접속할 수 있는 제2 패드 접속 단자로서, 상기 수지 패키지의 저면으로부터 노출되는 리드를 포함하고, 상기 반도체 칩은, 상기 리드 일체형 아일랜드의 상기 한쪽 면 상에 있어서, 상기 제1 패드 접속 단자측으로 치우친 위치에 배치되고, 상기 제1 패드와 상기 리드 일체형 아일랜드의 상기 한쪽 면이 와이어에 의해 접속되어 있다.
리드 일체형 아일랜드의 한쪽 면 상에 있어서, 반도체 칩이 제1 패드 접속 단자측으로 치우친 위치에 배치됨으로써, 반도체 칩의 표면의 제1 패드와 리드 일체형 아일랜드의 한쪽 면 상에 있어서의 와이어의 접합 위치와의 사이에, 와이어를 양호하게 가설 가능한 간격[와이어 루프를 정상적으로 그리는 것(묘화)이 가능한 간격]이 확보된다. 그로 인해, 그 접합 위치와 제1 패드와의 사이에 와이어를 양호하게 가설할 수 있다. 제1 패드와 리드 일체형 아일랜드의 한쪽 면이 와이어로 접속됨으로써, 제1 패드와 제1 패드 접속 단자와의 전기 접속을 달성할 수 있다.
또한, 리드 일체형 아일랜드의 한쪽 면 상에 있어서, 반도체 칩이 제1 패드 접속 단자측으로 치우친 위치에 배치되어 있으므로, 리드가 리드 일체형 아일랜드에 근접하여 배치되어도, 반도체 칩의 표면의 제2 패드와 리드와의 사이에, 와이어를 양호하게 가설 가능한 간격이 확보된다. 그로 인해, 제2 패드와 리드와의 사이에 와이어를 양호하게 가설할 수 있다. 제2 패드와 리드가 와이어로 접속됨으로써, 제2 패드와 제2 패드 접속 단자와의 전기 접속을 달성할 수 있다.
따라서 제1 및 제2 패드와 제1 및 제2 패드 접속 단자와의 각 전기 접속을 달성할 수 있으면서, 리드가 리드 일체형 아일랜드에 근접하여 배치됨으로써, 수지 패키지의 평면적(실장 면적)의 저감을 도모할 수 있다.
통상적으로, 반도체 칩을 리드 일체형 아일랜드에 대해 고정시키기 위해, 반도체 칩의 이면과 리드 일체형 아일랜드의 한쪽 면과의 사이에는, 페이스트 형상의 도전성 접합제가 개재된다. 도전성 접합제가 페이스트 형상이므로, 반도체 칩의 이면을 리드 일체형 아일랜드의 한쪽 면에 접합하였을 때에, 반도체 칩의 이면과 리드 일체형 아일랜드의 한쪽 면과의 사이로부터 도전성 접합제가 비어져 나올 우려가 있다.
그로 인해, 리드 일체형 아일랜드의 한쪽 면에 있어서, 반도체 칩의 접합 위치와 와이어의 접속 위치와의 사이에, 홈이 형성되어 있는 것이 바람직하다.
이에 의해, 반도체 칩의 이면과 리드 일체형 아일랜드의 한쪽 면과의 사이로부터 도전성 접합제가 비어져 나와도, 그 접합제의 비어져 나옴을 홈에서 막을 수 있다. 따라서 도전성 접합제가 리드 일체형 아일랜드의 한쪽 면 상의 와이어의 접속 위치에 도달하는 것을 방지할 수 있어, 도전성 접합제와 와이어와의 접촉에 의한 단락을 방지할 수 있다.
또한, 제1 및 제2 패드는, 반도체 칩의 표면에 있어서 제1 패드 접속 단자측과 반대측으로 치우친 위치에 배치되어 있는 것이 바람직하다.
이에 의해, 반도체 칩이 리드 일체형 아일랜드의 한쪽 면 상에서 제1 패드 접속 단자측으로 치우친 위치에 배치되어 있어도, 제1 및 제2 패드와 리드와의 사이의 간격이 지나치게 커지는 것을 방지할 수 있다. 따라서 그들 사이에 가설되는 와이어가 지나치게 길어지는 것을 방지할 수 있다. 그 결과, 와이어를 양호하게 가설할 수 있고, 또한 와이어에 따른 코스트(재료비)의 증대를 억제할 수 있다.
반도체 칩은 평면에서 보아 그 일부가 제1 패드 접속 단자와 중첩되도록 배치되어 있어도 된다. 환언하면, 평면에서 보아 반도체 칩의 일부가 제1 패드 접속 단자와 중첩되는 정도까지, 반도체 칩의 사이즈가 제1 패드 접속 단자측으로 크게 되어도 된다.
반도체 칩의 사이즈가 제1 패드 접속 단자측으로 크게 되어도, 반도체 칩과 리드와의 간격은 불변하므로, 리드 일체형 아일랜드로부터 리드를 멀게 할 필요가 없다. 그로 인해, 수지 패키지의 평면적을 증대시키는 일 없이, 반도체 칩의 사이즈를 대형화할 수 있고, 또한 제2 패드와 리드와의 사이에 와이어를 양호하게 가설할 수 있다.
수지 패키지는 평면에서 보아 사각 형상으로 형성되어 있어도 된다. 그리고 리드가 3개 설치되어도 되고, 이 경우 제1 패드 접속 단자는, 상기 수지 패키지의 저면의 1개의 코너부에 배치되고, 제2 패드 접속 단자는, 수지 패키지의 저면의 나머지 각 코너부에 1개씩 배치되어도 된다.
또한, 반도체 칩은 평면에서 보아 리드 일체형 아일랜드로부터 비어져 나와 있는 비어져 나온 부분을 갖고 있어도 된다. 이 경우, 비어져 나온 부분과 가장 근접한 리드의 한쪽 면에는, 비어져 나온 부분과 대향하는 부분이 한층 내려가는 단차가 형성되어 있는 것이 바람직하다.
이에 의해, 비어져 나온 부분이 리드의 한쪽 면과 접촉하는 것을 확실하게 방지할 수 있다.
또한, 수지 패키지가 평면에서 보아 사각 형상으로 형성되는 경우, 반도체 칩은, 평면에서 보아 사각 형상으로 형성되어, 그 측면이 수지 패키지의 측면과 평행을 이루도록 배치되어 있는 것이 바람직하다.
리드 일체형 아일랜드 상에서의 반도체 칩의 패드의 위치를 인식하기 위한 2개의 얼라인먼트 마크를, 반도체 칩의 표면에 있어서의 대각선 상에 형성할 수 있다. 그로 인해, 2개의 얼라인먼트 마크의 사이의 간격을 크게 둘 수 있어, 반도체 칩의 패드의 위치를 고정밀도로 인식할 수 있다. 그 결과, 리드 일체형 아일랜드 상에서의 반도체 칩의 패드의 위치를 고정밀도로 위치 결정할 수 있다.
또한, 반도체 칩이 평면에서 보아 사각 형상으로 형성되는 경우, 리드 일체형 아일랜드에, 리드 일체형 아일랜드를 그 측면으로부터 절결함으로써, 반도체 칩을 리드 일체형 아일랜드에 대해 위치 결정할 때의 기준으로 되는 직선 부분을 갖는 절결부가 형성되어 있는 것이 바람직하다.
리드 일체형 아일랜드에 형성된 직선 부분을 기준으로 하여, 리드 일체형 아일랜드의 한쪽 면 상에 있어서, 반도체 칩을 직선 부분과 직교하는 방향으로 용이하게 위치 결정할 수 있다.
또한, 상기 반도체 장치에서는, 리드 일체형 아일랜드에, 2개의 절결부가 형성되고, 각 절결부가 갖는 직선 부분이 서로 직교하는 방향으로 연장되어 있는 것이 보다 바람직하다.
서로 직교하는 방향으로 연장되는 2개의 직선 부분을 기준으로 하여, 리드 일체형 아일랜드의 한쪽 면 상에 있어서, 반도체 칩을 각 직선 부분과 직교하는 2방향에 용이하게 위치 결정할 수 있다.
또한, 상기 반도체 장치에서는 반도체 칩의 단연(端緣)이 직선 부분과 중첩되도록, 반도체 칩이 리드 일체형 아일랜드의 한쪽 면 상에 배치됨으로써, 반도체 칩을 한층 용이하게 위치 결정할 수 있다.
또한, 상기 반도체 장치에서는 리드에, 다른 쪽 면측으로부터 오목하게 들어가, 그 측면에 있어서 개방되는 오목부가 형성되고, 오목부에 수지 패키지가 들어가 있는 것이 바람직하다.
오목부에 수지 패키지가 들어감으로써, 리드의 오목부가 형성되어 있는 부분은, 그 두께 방향의 양측으로부터 수지 패키지에 협지된다. 그로 인해, 수지 패키지로부터의 리드의 탈락을 방지할 수 있다.
또한, 상기 수지 패키지의 외형은, 평면에서 보아 정사각형 형상의 6면체이어도 되고, 그 경우 상기 리드 일체형 아일랜드는, 평면에서 보아 상기 수지 패키지의 각 변 중 어느 하나의 변에 대해 45°경사지는 변을 갖는 아일랜드 부분을 포함하고 있는 것이 바람직하다.
또한, 상기 리드 일체형 아일랜드는, 상기 아일랜드 부분으로부터 상기 수지 패키지의 측면을 향하여 연장되는 현수부를 갖고 있어도 되고, 그 경우 상기 현수부의 단면은, 상기 수지 패키지의 측면에 있어서, 그 측면과 동일한 높이를 이루어 노출되어 있는 것이 바람직하다.
또한, 상기 리드 일체형 아일랜드는, 상기 아일랜드 부분의 1변에 결합된 리드 부분을 포함하고, 상기 아일랜드 부분의 중앙부 및 상기 리드 부분의 코너부는, 그들 이외의 나머지 부분보다도 두껍게 형성되어 있는 것이 바람직하다.
상기 이면 접속 단자는 상기 수지 패키지의 각 변에 대해 45°경사지는 4변을 갖는 사각 형상을 이루고 있어도 된다.
또한, 상기 단차는 상기 리드의 상기 한쪽 면보다 0.03 내지 0.05㎜ 낮게 형성되어 있어도 된다.
본 발명의 다른 국면에 따른 반도체 장치는, 수지 패키지와, 상기 수지 패키지에 밀봉되고, 패드를 표면에 갖는 반도체 칩과, 상기 수지 패키지에 밀봉되고, 한쪽 면에 상기 반도체 칩의 이면이 접합되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 접속 단자 및 상기 반도체 칩의 이면과 외부를 전기 접속할 수 있는 이면 접속 단자로서 서로 분리되고, 상기 수지 패키지의 저면으로부터 부분적으로 노출되는 리드 일체형 아일랜드와, 상기 리드 일체형 아일랜드와 분리되어 형성되어 있고, 상기 수지 패키지에 밀봉되고, 한쪽 면이, 상기 패드와 와이어에 의해 접속되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 패드와 외부를 전기 접속할 수 있는 패드 접속 단자로서, 상기 수지 패키지의 저면으로부터 노출되는 리드를 포함하고, 상기 반도체 칩은, 상기 리드 일체형 아일랜드의 상기 한쪽 면 상에 있어서, 상기 접속 단자측으로 치우친 위치에 배치되어 있다.
리드 일체형 아일랜드의 한쪽 면 상에 있어서, 반도체 칩이 접속 단자측으로 치우친 위치에 배치되어 있으므로, 리드가 리드 일체형 아일랜드에 근접하여 배치되어도, 반도체 칩의 표면의 패드와 리드와의 사이에, 와이어를 양호하게 가설 가능한 간격(와이어 루프를 정상적으로 그리는 것이 가능한 간격)이 확보된다. 그 때문에, 패드와 리드와의 사이에 와이어를 양호하게 가설할 수 있으면서, 리드가 리드 일체형 아일랜드에 근접하여 배치됨으로써, 수지 패키지의 평면적(실장 면적)의 저감을 도모할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 장치의 평면도이며, 수지 패키지에 밀봉되어 있는 각 부재를 투과하여 실선으로 나타냄과 함께, 리드 프레임에 있어서의 수지 패키지의 저면으로부터 노출되는 부분을 투과하여 파선으로 나타낸다.
도 2는 도 1에 도시하는 반도체 장치의 평면도이며, 리드 프레임에 있어서의 수지 패키지의 저면으로부터 노출되는 부분을 투과하여 실선으로 나타낸다.
도 3은 도 1에 나타내는 화살표 A 방향에서 보았을 때의 반도체 장치의 측면도.
도 4는 도 1에 나타내는 화살표 B 방향에서 보았을 때의 반도체 장치의 측면도.
도 5는 도 1에 나타내는 반도체 장치의 절단선 Ⅴ-Ⅴ에 있어서의 단면도.
도 6은 도 1에 나타내는 반도체 장치의 절단선 Ⅵ-Ⅵ에 있어서의 단면도.
도 7은 종래의 반도체 장치의 평면도이며, 수지 패키지에 밀봉되어 있는 각 부재를 투과하여 실선으로 나타낸다.
도 8은 다른 종래의 반도체 장치의 평면도이며, 수지 패키지에 밀봉되어 있는 각 부재를 투과하여 실선으로 나타낸다.
이하에서는, 본 발명의 실시 형태를 첨부 도면을 참조하여 상세하게 설명한다.
도 1, 도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 평면도이다. 도 1에서는 수지 패키지에 밀봉되어 있는 각 부재를 투과하여 실선으로 나타내고 있다. 또한, 도 1에서는 리드 프레임에 있어서의 수지 패키지의 저면으로부터 노출되는 부분을 투과하여 파선으로 나타내고 있다. 도 2에서는 리드 프레임에 있어서의 수지 패키지의 저면으로부터 노출되는 부분만을 투과하여 실선으로 나타내고 있다. 도 3은 도 1에 나타내는 화살표 A 방향에서 보았을 때의 반도체 장치의 측면도이다. 도 4는 도 1에 나타내는 화살표 B 방향에서 보았을 때의 반도체 장치의 측면도이다. 도 5는 도 1에 나타내는 반도체 장치의 절단선 Ⅴ-Ⅴ에 있어서의 단면도이다. 도 6은 도 1에 나타내는 반도체 장치의 절단선 Ⅵ-Ⅵ에 있어서의 단면도이다.
반도체 장치(1)는 리드 프레임(2)에 반도체 칩(3)을 접합하고, 이들을 수지 패키지(4)로 밀봉한 구조를 갖고 있다. 반도체 장치(1)[수지 패키지(4)]의 외형은, 편평한 직사각형 형상(이 실시 형태에서는, 평면에서 보아 정사각형 형상의 6면체)을 이루고 있다.
리드 프레임(2)은 금속 박판(예를 들면, 구리 박판)을 펀칭함으로써 형성되고, 리드 일체형 아일랜드(5)와, 리드 일체형 아일랜드(5)의 주위에 배치되는 3개의 리드(6)를 구비하고 있다.
리드 일체형 아일랜드(5)는 평면에서 보아 수지 패키지(4)의 각 변에 대해 45°경사지는 4변을 갖는 사각 형상의 아일랜드 부분(7)의 1변에, 평면에서 보아 대략 삼각 형상의 리드 부분(8)을 결합한 형상을 갖고 있다.
아일랜드 부분(7)은 평면에서 보아 수지 패키지(4)의 중앙부에 배치되어 있다. 아일랜드 부분(7)의 각 코너부로부터 해당 코너부가 대향하는 수지 패키지(4)의 측면을 향하여, 평면에서 보아 사각 형상의 현수부(9)가 연장되어 있다. 각 현수부(9)의 단면은 수지 패키지(4)의 측면에 있어서, 그 측면과 동일한 높이를 이루어 노출되어 있다.
리드 부분(8)은 평면에서 보아 수지 패키지(4)의 1개의 코너부에 배치되어 있다. 리드 부분(8)은 수지 패키지(4)의 1개의 측면[이하, 이 측면을 「제1 측면(10)」이라 함]에 있어서, 그 제1 측면(10)과 동일한 높이를 이루어 노출되는 측면과, 제1 측면(10)에 직교하는 수지 패키지(4)의 다른 1개의 측면[이하, 이 측면을 「제2 측면(11)」이라 함]과 간격을 두고 평행을 이루는 측면을 갖고 있다. 리드 부분(8)에는 제1 측면(10)에 있어서 노출되는 측면으로부터 사각 형상으로 절결함으로써, 제1 측면(10)에 있어서 단면이 노출되는 현수부(9)에 인접하고, 제1 측면(10)과 평행한 직선 부분(12)을 갖는 제1 절결부(13)가 형성되어 있다. 또한, 리드 부분(8)에는 제2 측면(11)과 평행한 측면으로부터 사각 형상으로 절결함으로써, 제2 측면(11)에 있어서 단면이 노출되는 현수부(9)에 인접하고, 제2 측면(11)과 평행한 직선 부분(14)을 갖는 제2 절결부(15)가 형성되어 있다. 또한, 리드 부분(8)의 제2 측면(11)과 평행한 측면으로부터 제2 측면(11)을 향하여, 평면에서 보아 사각 형상의 현수부(16)가 연장되어 있다. 현수부(16)의 단면은 제2 측면(11)에 있어서, 제2 측면(11)과 동일한 높이를 이루어 노출되어 있다.
또한, 이하에서는 수지 패키지(4)의 4개의 측면 중, 제1 측면(10)과 평행하고, 또한 동시에 제2 측면에 직교하는 측면을 「제3 측면(17)」이라 하고, 제2 측면(11)과 평행하고, 또한 제1 측면(10) 및 제3 측면(17)에 직교하는 측면을 「제4 측면(18)」이라 한다.
리드 일체형 아일랜드(5)에 있어서, 아일랜드 부분(7)의 중앙부 및 리드 부분(8)의 코너부는, 그들 이외의 나머지 부분보다도 두껍게 형성되어 있다. 그리고 그 두껍게 형성된 아일랜드 부분(7)의 중앙부의 하면은, 수지 패키지(4)의 각 변에 대해 45°경사지는 4변을 갖는 사각 형상을 이루고, 수지 패키지(4)의 이면에 있어서, 이면 접속 단자(19)로서 노출되어 있다. 두껍게 형성된 리드 부분(8)의 코너부의 하면은, 평면에서 보아 아일랜드 부분(7)의 중앙부의 하면의 1변과 대략 평행하게 연장되는 변(20)과, 변(20)의 양단부로부터 각각 제1 측면(10) 및 제2 측면(11)과 평행하게 연장되는 변(21, 22)과, 변(21)의 단부로부터 제2 측면(11)과 평행하게 연장되는 변(23)과, 제1 측면(10) 상에 연장되는 변(24)을 갖는 형상으로부터, 변(20)에 있어서 개방되는 반원 형상을 절결한 형상을 갖고 있다. 반원 형상을 절결한 부분은, 리드 부분(8)의 코너부의 하면으로부터 오목하게 들어가는 오목부(26)로서 형성되어 있다. 오목부(26)에는 수지 패키지(4)가 들어가 있다. 그리고 리드 부분(8)의 코너부의 하면은, 수지 패키지(4)의 이면에 있어서, 패드 접속 단자(27)로서 노출되어 있다.
3개의 리드(6)는 평면에서 보아, 수지 패키지(4)의 4개의 코너부 중의 리드 부분(8)이 배치되어 있는 코너부를 제외한 3개의 코너부에 배치되어 있다.
수지 패키지(4)의 제1 측면(10)과 제4 측면(18)이 이루는 코너부에 배치되어 있는 리드(6)[이하, 3개의 리드(6)를 총칭하는 경우를 제외하고 「제1 리드(6)」라고 함]는, 평면에서 보아 아일랜드 부분(7)의 중앙부의 하면의 1변과 대략 평행하게 연장되는 변(28)과, 변(28)의 양단부로부터 각각 제1 측면(10) 및 제4 측면(18)과 평행하게 연장되는 변(29, 30)과, 변(29)의 단부로부터 제4 측면(18)과 평행하게 연장되는 변(31)과, 제1 측면(10) 상에 연장되는 변(32)과, 변(30)의 도중부로부터 변(28)과 대략 평행한 방향으로 연장되는 변(33)과, 변(33)의 단부로부터 제4 측면(18)과 평행하게 연장되는 변(34)을 갖는 형상을 이루고 있다.
제1 리드(6)의 변(32)을 이루는 측면은, 수지 패키지(4)의 제1 측면(10)에 있어서, 제1 측면(10)과 동일한 높이를 이루어 노출되어 있다. 또한, 제1 리드(6)의 변(31)을 이루는 측면은, 수지 패키지(4)의 제4 측면(18)에 대해 간격을 두고 평행하게 연장되어 있다. 이 측면으로부터 제4 측면(18)을 향하여, 평면에서 보아 사각 형상의 현수부(35)가 연장되어 있다. 현수부(35)의 단면은 제4 측면(18)에 있어서, 제4 측면(18)과 동일한 높이를 이루어 노출되어 있다.
제1 리드(6)에 있어서, 변(30, 32 내지 34)에 의해 둘러싸이는 사다리꼴 형상 부분(36) 및 변(28)을 따른 소정 폭의 부분(37)은, 그들 이외의 나머지 부분(38)보다도 얇게 형성되어 있다. 또한, 사다리꼴 형상 부분(36)의 상면은, 부분(37, 38)의 상면보다도 한층 낮게(예를 들면, 0.03 내지 0.05㎜ 낮게) 형성되어 있다. 이에 의해, 사다리꼴 형상 부분(36)은 제1 리드(6)에 있어서 가장 얇게 형성되어 있다. 가장 두껍게 형성된 부분(38)은, 변(33)과 동일 직선 상에 배치되는 측면(39)을 갖고 있고, 그 부분(38)의 하면에는 측면(39)에 있어서 개방되는 반원 형상의 오목부(40)가 형성되어 있다. 오목부(40)에는 수지 패키지(4)가 들어가 있다. 그리고 부분(38)의 하면은, 수지 패키지(4)의 이면에 있어서, 패드 접속 단자(41)로서 노출되어 있다.
수지 패키지(4)의 제2 측면(11)과 제3 측면(17)이 이루는 코너부에 배치되어 있는 리드(6)[이하, 3개의 리드(6)를 총칭하는 경우를 제외하고 「제2 리드(6)」라고 함]는, 평면에서 보아 아일랜드 부분(7)의 중앙부의 하면의 1변과 대략 평행하게 연장되는 변(42)과, 변(42)의 양단부로부터 각각 제2 측면(11) 및 제3 측면(17)과 평행하게 연장되는 변(43, 44)과, 변(44)의 단부로부터 제2 측면(11)과 평행하게 연장되는 변(45)과, 제3 측면(17) 상에 연장되는 변(46)을 갖는 형상을 이루고 있다.
제2 리드(6)의 변(46)을 이루는 측면은, 수지 패키지(4)의 제3 측면(17)에 있어서, 제3 측면(17)과 동일한 높이를 이루어 노출되어 있다. 또한, 제2 리드(6)의 변(45)을 이루는 측면은, 수지 패키지(4)의 제2 측면(11)에 대해 간격을 두고 평행하게 연장되어 있다. 이 측면으로부터 제2 측면(11)을 향하여, 평면에서 보아 사각 형상의 현수부(47)가 연장되어 있다. 현수부(47)의 단면은, 제2 측면(11)에 있어서, 제2 측면(11)과 동일한 높이를 이루어 노출되어 있다.
제2 리드(6)에 있어서, 변(42, 43)을 따른 소정 폭의 부분(48)은, 그것 이외의 나머지 부분(49)보다도 얇게 형성되어 있다. 상대적으로 두껍게 형성된 부분(49)은, 변(42)과 대략 평행한 직선 상에 배치되는 측면(50)을 갖고 있고, 그 부분(49)의 하면에는, 측면(50)에 있어서 개방되는 반원 형상의 오목부(51)가 형성되어 있다. 오목부(51)에는 수지 패키지(4)가 들어가 있다. 그리고, 부분(49)의 하면은, 수지 패키지(4)의 이면에 있어서, 패드 접속 단자(52)로서 노출되어 있다.
수지 패키지(4)의 제3 측면(17)과 제4 측면(18)이 이루는 코너부에 배치되어 있는 리드(6)[이하, 3개의 리드(6)를 총칭하는 경우를 제외하고 「제3 리드(6)」라고 함]는, 평면에서 보아 아일랜드 부분(7)의 중앙부의 하면의 1변과 대략 평행한 변(53)과, 변(53)의 양단부로부터 각각 제3 측면(17) 및 제4 측면(18)과 평행하게 연장되는 변(54, 55)과, 변(54)의 단부로부터 제4 측면(18)과 평행하게 연장되는 변(56)과, 제3 측면(17) 상에 연장되는 변(57)을 갖는 형상을 이루고 있다.
제3 리드(6)의 변(57)을 이루는 측면은, 수지 패키지(4)의 제3 측면(17)에 있어서, 제3 측면(17)과 동일한 높이를 이루어 노출되어 있다. 또한, 제3 리드(6)의 변(45)을 이루는 측면은, 수지 패키지(4)의 제4 측면(18)에 대해 간격을 두고 평행하게 연장되어 있다. 이 측면으로부터 제4 측면(18)을 향하여, 평면에서 보아 사각 형상의 현수부(58)가 연장되어 있다. 현수부(58)의 단면은, 제4 측면(18)에 있어서, 제4 측면(18)과 동일한 높이를 이루어 노출되어 있다.
제3 리드(6)에 있어서, 변(53 내지 55)을 따른 소정 폭의 부분(59)은, 그것 이외의 나머지 부분(60)보다도 얇게 형성되어 있다. 상대적으로 두껍게 형성된 부분(60)은, 변(53)과 대략 평행한 직선 상에 배치되는 측면(61)을 갖고 있고, 그 부분(60)의 하면에는, 측면(61)에 있어서 개방되는 반원 형상의 오목부(62)가 형성되어 있다. 그리고 부분(60)의 하면은, 수지 패키지(4)의 이면에 있어서, 패드 접속 단자(63)로서 노출되어 있다.
또한, 리드 일체형 아일랜드(5) 및 각 리드(6)에 있어서의 두께의 대소는, 케미컬 에칭 또는 압착 가공에 의해 형성할 수 있다.
반도체 칩(3)은 기능 소자가 형성되어 있는 측의 표면(디바이스 형성면)을 상방을 향한 상태로, 그 이면이 페이스트 형상의 도전성 접합제를 개재하여 리드 일체형 아일랜드(5)의 상면에 접합(다이 본딩)되어 있다. 반도체 칩(3)은 편평한 직사각형 형상(이 실시 형태에서는, 평면에서 보아 정사각형 형상의 6면체)으로 형성되고, 평면에서 보아 그 직교하는 2변이 제1 절결부(13)의 직선 부분(12) 및 제2 절결부(15)의 직선 부분(14)을 따르는 상태로, 리드 일체형 아일랜드(5)의 상면에 있어서, 패드 접속 단자(27)측으로 치우친 위치에 배치되어 있다. 반도체 칩(3)은, 제2 리드(6) 및 제3 리드(6)와 각각 가장 근접하는 2개의 코너부(64A, 64B)가 리드 일체형 아일랜드(5)로부터 비어져 나와 있다.
반도체 칩(3)의 표면에는, 제3 리드(6)측으로 치우친 위치에, 배선층의 일부를 표면 보호막으로부터 노출시킴으로써, 4개의 제1 내지 제4 패드(65 내지 68)가 형성되어 있다. 이 실시 형태에서는, 제1 패드(65)는 반도체 칩(3)의 표면의 제3 리드(6)에 가장 근접한 코너부에 배치되어 있다. 제2 패드(66)는 제1 패드(65)에 대해 제4 측면(18)과 평행을 이루는 방향으로 간격을 둔 위치에 배치되어 있다. 제3 패드(67)는 제1 패드(65)에 대해 제3 측면(17)과 평행을 이루는 방향으로 간격을 둔 위치에 배치되어 있다. 제4 패드(68)는 제1 패드(65)와 제2 패드(66)와의 사이에, 그들과의 사이에 간격을 두고 배치되어 있다.
제1 패드(65)와 제2 리드(6) 및 제3 리드(6) 사이에 배치되는 리드 일체형 아일랜드(5)의 현수부(9)의 상면과의 사이에는, 금세선으로 이루어지는 와이어(69)가 가설되어 있다. 이에 의해, 제1 패드(65)는 리드 일체형 아일랜드(5)와 전기적으로 접속되고, 그 하면이 이루는 패드 접속 단자(27)와 전기적으로 접속되어 있다.
제2 패드(66)와 제1 리드(6)의 부분(38)의 상면과의 사이에는, 금세선으로 이루어지는 와이어(70)가 가설되어 있다. 이에 의해, 제2 패드(66)는 제1 리드(6)와 전기적으로 접속되고, 그 하면이 이루는 패드 접속 단자(41)와 전기적으로 접속되어 있다.
제3 패드(67)와 제2 리드(6)의 부분(49)의 상면과의 사이에는, 금세선으로 이루어지는 와이어(71)가 가설되어 있다. 이에 의해, 제3 패드(67)는 제2 리드(6)와 전기적으로 접속되고, 그 하면이 이루는 패드 접속 단자(52)와 전기적으로 접속되어 있다.
제4 패드(68)와 제3 리드(6)의 부분(60)의 상면과의 사이에는, 금세선으로 이루어지는 와이어(72)가 가설되어 있다. 이에 의해, 제4 패드(68)는 제3 리드(6)와 전기적으로 접속되고, 그 하면이 이루는 패드 접속 단자(63)와 전기적으로 접속되어 있다.
이 실시 형태에서는 도 1에 도시한 바와 같이, 3개의 리드(6)가 평면에서 보아 수지 패키지(4)의 4개의 코너부 중 리드 부분(8)이 배치되어 있는 코너부를 제외한 3개의 코너부에 배치되어 있다. 그리고 수지 패키지(4)의 나머지 코너부에 치우쳐 배치된 반도체 칩(3)의 제1 내지 제4 패드(65 내지 68)로부터, 이들 3개의 리드(6) 및, 제2 및 제3 리드(6) 사이의 현수부(9)에 대해, 와이어(69 내지 72)가 연장되어 있다. 이에 의해, 수지 패키지(4) 내에서는 제1 리드(6)와 제2 리드(6)와의 대향 방향으로 연장되는 대각선에 의해 수지 패키지(4)를 2개의 이등변 삼각형으로 나눈 경우, 제3 리드(6)가 배치되는 측[리드 부분(8)이 배치되는 측의 반대측]으로 치우쳐 본딩이 실시되어 있다.
또한, 리드 일체형 아일랜드(5)의 아일랜드 부분(7)의 상면에는, 반도체 칩(3)의 접합 위치와 와이어(69)의 접속 위치와의 사이에, 수지 패키지(4)의 제1 측면(10)과 평행하게 연장되는 직선 형상의 홈(73)이 형성되어 있다.
이상과 같이, 수지 패키지(4)의 이면에 있어서, 이면 접속 단자(19) 및 패드 접속 단자(27, 41, 52, 63)가 노출되어 있다. 그로 인해, 반도체 장치(1)는 배선 기판으로의 표면 실장이 가능하다.
리드 일체형 아일랜드(5)의 상면에 있어서, 반도체 칩(3)이 패드 접속 단자(27)측으로 치우친 위치에 배치됨으로써, 반도체 칩(3)의 표면의 제1 패드(65)와 리드 일체형 아일랜드(5)의 현수부(9)의 상면과의 사이에, 와이어(69)를 양호하게 가설 가능한 간격(와이어 루프를 정상적으로 그리는 것이 가능한 간격)이 확보된다. 그 때문에, 제1 패드(65)와 현수부(9)와의 사이에 와이어(69)를 양호하게 가설할 수 있다. 제1 패드(65)와 리드 일체형 아일랜드(5) 상면이 와이어(69)로 접속됨으로써, 제1 패드(65)와 패드 접속 단자(27)와의 전기 접속을 달성할 수 있다.
또한, 리드 일체형 아일랜드(5)의 한쪽 면 상에 있어서, 반도체 칩(3)이 패드 접속 단자(27)측으로 치우친 위치에 배치되어 있으므로, 리드(6)가 리드 일체형 아일랜드(5)에 근접하여 배치되어도, 반도체 칩의 표면의 제2 내지 제4 패드(66 내지 68)와 리드(6)와의 각 사이에, 와이어(70 내지 72)를 양호하게 가설 가능한 간격이 확보된다. 그로 인해, 제2 내지 제4 패드(66 내지 68)와 리드(6)와의 각 사이에, 와이어(70 내지 72)를 양호하게 가설할 수 있다. 제2 내지 제4 패드(66 내지 68)와 리드(6)가 각각 와이어(70 내지 72)로 접속됨으로써, 제2 내지 제4 패드(66 내지 68)와 리드(6)의 하면의 패드 접속 단자(41, 52, 63)와의 전기 접속을 달성할 수 있다.
따라서 제1 내지 제4 패드(65 내지 68)와 패드 접속 단자(27, 41, 52, 63)와의 전기 접속을 달성할 수 있으면서, 리드(6)가 리드 일체형 아일랜드(5)에 근접하여 배치됨으로써, 수지 패키지(4)의 평면적(실장 면적)의 저감을 도모할 수 있다.
또한, 리드 일체형 아일랜드(5)의 상면에 있어서, 반도체 칩(3)의 접합 위치와 와이어(69)의 접속 위치와의 사이에, 홈(73)이 형성되어 있으므로, 반도체 칩(3)의 이면과 리드 일체형 아일랜드(5)의 상면과의 사이로부터 도전성 접합제가 비어져 나와도, 그 접합제의 비어져 나옴을 홈(73)에서 막을 수 있다. 따라서 도전성 접합제가 리드 일체형 아일랜드(5)의 상면에 있어서의 와이어(69)의 접속 위치에 도달하는 것을 방지할 수 있어, 도전성 접합제와 와이어(69)와의 접촉에 의한 단락을 방지할 수 있다.
또한, 제1 내지 제4 패드(65 내지 68)는 반도체 칩(3)의 표면에 있어서, 패드 접속 단자(27)측과 반대측, 즉 패드 접속 단자(63)측으로 치우친 위치에 배치되어 있다. 이에 의해, 반도체 칩(3)이 리드 일체형 아일랜드(5)의 상면에 있어서 패드 접속 단자(27)측으로 치우친 위치에 배치되어 있어도, 제2 내지 제4 패드(66 내지 68)와 리드(6)와의 각 사이의 간격이 지나치게 커지는 것을 방지할 수 있다. 따라서 그들 사이에 가설되는 와이어(70 내지 72)가 지나치게 길어지는 것을 방지할 수 있다. 그 결과, 와이어(70 내지 72)를 양호하게 가설할 수 있고, 또한 와이어(70 내지 72)에 따른 코스트(재료비)의 증대를 억제할 수 있다.
도 1에 도시한 바와 같이, 반도체 칩(3)은 평면에서 보아 그 일부가 패드 접속 단자(27)와 중첩되도록 배치되어 있다. 이에 의해, 반도체 칩(3)의 사이즈를 패드 접속 단자(27)측으로 크게 할 수 있다. 반도체 칩(3)의 사이즈가 패드 접속 단자(27)측으로 크게 되어도, 반도체 칩(3)과 각 리드(6)와의 간격은 불변하므로, 리드 일체형 아일랜드(5)로부터 리드(6)를 멀게 할 필요가 없다. 그로 인해, 수지 패키지(4)의 평면적을 증대시키는 일 없이, 반도체 칩(3)의 사이즈를 대형화할 수 있고, 또한 제2 내지 제4 패드(66 내지 68)와 리드(6)와의 각 사이에 와이어(70 내지 72)를 양호하게 가설할 수 있다.
또한, 반도체 칩(3)은 평면에서 보아 리드 일체형 아일랜드(5)로부터 비어져 나와 있는 부분(64A, 64B)을 갖고 있다. 그리고 제1 리드(6)에 있어서, 그 비어져 나온 부분(64A)과 대향하는 사다리꼴 형상 부분(36)의 상면은, 다른 부분(37, 38)의 상면보다도 한층 낮게 형성되어 있다. 이에 의해, 비어져 나온 부분(64A)이 제1 리드(6)의 상면과 접촉하는 것을 확실하게 방지할 수 있다.
또한, 제2 리드(6)에 있어서, 반도체 칩(3)의 리드 일체형 아일랜드(5)로부터 비어져 나와 있는 부분(64B)과 대향하는 부분의 상면이 다른 부분의 상면보다도 낮게 형성되어도 된다. 이 경우, 그 비어져 나온 부분(64B)이 제2 리드(6)의 상면과 접촉하는 것을 확실하게 방지할 수 있다.
또한, 반도체 칩(3)은 평면에서 보아 사각 형상으로 형성되고, 그 측면이 수지 패키지(4)의 측면과 평행을 이루도록 배치되어 있다. 이에 의해, 리드 일체형 아일랜드(5) 상에서의 반도체 칩(3)의 패드(65 내지 68)의 위치를 인식하기 위한 2개의 얼라인먼트 마크(도시 생략)를, 반도체 칩(3)의 표면에 있어서의 대각선 상에 형성할 수 있다. 그로 인해, 2개의 얼라인먼트 마크의 사이의 간격을 크게 둘 수 있어, 반도체 칩(3)의 패드(65 내지 68)의 위치를 고정밀도로 인식할 수 있다. 그 결과, 리드 일체형 아일랜드(5) 상에서의 반도체 칩의 패드(65 내지 68)의 위치를 고정밀도로 위치 결정할 수 있다.
또한, 리드 일체형 아일랜드(5)에는 직선 부분(12)을 갖는 절결부(13)와, 직선 부분(12)과 직교하는 방향으로 연장되는 직선 부분(14)을 갖는 절결부(15)가 형성되어 있다. 그로 인해, 2개의 직선 부분(12, 14)을 기준으로 하여, 반도체 칩(3)의 단연이 직선 부분(12, 14)과 중첩되도록, 반도체 칩(3)이 리드 일체형 아일랜드(5)의 상면에 배치됨으로써, 그 리드 일체형 아일랜드(5) 상에 있어서, 반도체 칩(3)을 각 직선 부분(12, 14)과 직교하는 2방향에 용이하게 위치 결정할 수 있다.
또한, 3개의 리드(6)에 각각 오목부(40, 51, 62)가 형성되고, 그들 오목부(40, 51, 62)에 수지 패키지(4)가 들어가 있다. 그로 인해, 리드(6)의 오목부(40, 51, 62)가 형성되어 있는 부분은, 그 두께 방향의 양측으로부터 수지 패키지(4)에 협지된다. 그로 인해, 수지 패키지(4)로부터의 리드(6)의 탈락을 방지할 수 있다.
이상, 본 발명의 일 실시 형태에 대해 설명하였지만, 본 발명은 다른 형태로 실시할 수도 있다.
예를 들면, 제1 패드(65)와 리드 일체형 아일랜드(5)와의 사이에, 와이어(69)가 반드시 가설되지 않아도 된다. 이 경우, 제1 패드(65)와 패드 접속 단자(27)와의 전기 접속이 달성되지 않으므로, 패드 접속 단자(27)는, 제1 패드(65)와의 전기 접속에 기여하지 않는 더미 단자로 된다.
또한, 오목부(40, 51, 62)의 형상은, 평면에서 보아 반원 형상으로 한정되지 않고, 예를 들면 평면에서 보아 N각형 형상(N≥3)이어도 된다.
본 발명의 실시 형태에 대해 상세하게 설명해 왔지만, 이들은 본 발명의 기술적 내용을 밝히기 위해 이용된 구체예에 지나지 않고, 본 발명은 이들 구체예에 한정되어 해석되어서는 안되고, 본 발명의 정신 및 범위는 첨부의 청구의 범위에 의해서만 한정된다.
또한, 본 발명의 각 실시 형태에 있어서 나타낸 구성 요소는, 본 발명의 범위에서 조합할 수 있다.
본 출원은 2009년 5월 15일에 일본 특허청에 제출된 일본 특원 2009-118833호에 대응하고 있고, 이 출원의 전체 개시는 여기에 인용에 의해 포함되는 것으로 한다.
1 : 반도체 장치
3 : 반도체 칩
4 : 수지 패키지
5 : 리드 일체형 아일랜드
6 : 리드
12 : 직선 부분
13 : 절결부
14 : 직선 부분
15 : 절결부
19 : 이면 접속 단자
26 : 오목부
27 : 패드 접속 단자(제1 패드 접속 단자)
36 : 사다리꼴 형상 부분
40 : 오목부
41 : 패드 접속 단자(제2 패드 접속 단자)
51 : 오목부
52 : 패드 접속 단자(제2 패드 접속 단자)
62 : 오목부
63 : 패드 접속 단자(제2 패드 접속 단자)
64A : 코너부(비어져 나온 부분)
64B : 코너부(비어져 나온 부분)
65 : 제1 패드(제1 패드)
66 : 제2 패드(제2 패드)
67 : 제3 패드(제2 패드)
68 : 제4 패드(제2 패드)
69 : 와이어
70 : 와이어
71 : 와이어
72 : 와이어
73 : 홈

Claims (19)

  1. 수지 패키지와,
    상기 수지 패키지에 밀봉되고, 제1 및 제2 패드를 표면에 갖는 반도체 칩과,
    상기 수지 패키지에 밀봉되고, 한쪽 면에 상기 반도체 칩의 이면이 접합되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 제1 패드와 외부를 전기 접속할 수 있는 제1 패드 접속 단자 및 상기 반도체 칩의 이면과 외부를 전기 접속할 수 있는 이면 접속 단자로서 서로 분리되고, 상기 수지 패키지의 저면으로부터 부분적으로 노출되는 리드 일체형 아일랜드와,
    상기 리드 일체형 아일랜드와 분리되어 형성되어 있고, 상기 수지 패키지에 밀봉되고, 한쪽 면이, 상기 제2 패드와 와이어에 의해 접속되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 제2 패드와 외부를 전기 접속할 수 있는 제2 패드 접속 단자로서, 상기 수지 패키지의 저면으로부터 노출되는 리드를 포함하고,
    상기 반도체 칩은, 상기 리드 일체형 아일랜드의 상기 한쪽 면 상에 있어서, 상기 제1 패드 접속 단자측으로 치우친 위치에 배치되고,
    상기 제1 패드와 상기 리드 일체형 아일랜드의 상기 한쪽 면이 와이어에 의해 접속되어 있고,
    상기 반도체 칩의 중심이, 상기 리드 일체형 아일랜드의 아일랜드 부분의 중심으로부터 벗어나 있는, 반도체 장치.
  2. 제1항에 있어서, 상기 리드 일체형 아일랜드의 상기 한쪽 면에 있어서, 상기 반도체 칩의 접합 위치와 상기 와이어의 접속 위치와의 사이에, 홈이 형성되어 있는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 패드는, 상기 반도체 칩의 표면에 있어서, 상기 제1 패드 접속 단자측과 반대측으로 치우친 위치에 배치되어 있는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 반도체 칩은, 평면에서 보아 그 일부가 상기 제1 패드 접속 단자와 중첩되도록 배치되어 있는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 수지 패키지는, 평면에서 보아 사각 형상으로 형성되고,
    상기 리드는, 3개 설치되고,
    상기 제1 패드 접속 단자는, 상기 수지 패키지의 저면의 1개의 코너부에 배치되고,
    상기 제2 패드 접속 단자는, 상기 수지 패키지의 저면의 나머지 각 코너부에 1개씩 배치되어 있는, 반도체 장치.
  6. 제5항에 있어서, 상기 반도체 칩은, 평면에서 보아 상기 리드 일체형 아일랜드로부터 비어져 나와 있는 돌출부를 갖고 있고,
    상기 돌출부와 가장 근접한 상기 리드의 상기 한쪽 면에, 상기 돌출부와 대향하는 부분이 한층 내려가는 단차가 형성되어 있는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 수지 패키지는, 평면에서 보아 사각 형상으로 형성되고,
    상기 반도체 칩은, 평면에서 보아 사각 형상으로 형성되어, 그 측면이 상기 수지 패키지의 측면과 평행을 이루도록 배치되어 있는, 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 반도체 칩은, 평면에서 보아 사각 형상으로 형성되고,
    상기 리드 일체형 아일랜드에, 상기 리드 일체형 아일랜드를 그 측면으로부터 절결함으로써, 상기 반도체 칩을 상기 리드 일체형 아일랜드에 대해 위치 결정할 때의 기준으로 되는 직선 부분을 갖는 절결부가 형성되어 있는, 반도체 장치.
  9. 제8항에 있어서, 상기 리드 일체형 아일랜드에, 2개의 상기 절결부가 형성되고,
    각 절결부가 갖는 상기 직선 부분이 서로 직교하는 방향으로 연장되어 있는, 반도체 장치.
  10. 제8항에 있어서, 상기 반도체 칩은, 그 단연이 상기 직선 부분과 중첩되도록 배치되어 있는, 반도체 장치.
  11. 제1항 또는 제2항에 있어서, 상기 리드에, 상기 다른 쪽 면측으로부터 오목하게 들어가, 그 측면에 있어서 개방되는 오목부가 형성되고,
    상기 오목부에, 상기 수지 패키지가 들어가 있는, 반도체 장치.
  12. 제1항 또는 제2항에 있어서, 상기 수지 패키지의 외형이, 평면에서 보아 정사각형 형상의 6면체인, 반도체 장치.
  13. 제12항에 있어서, 상기 리드 일체형 아일랜드는, 평면에서 보아 상기 수지 패키지의 각 변 중 어느 하나의 변에 대해 45°경사지는 변을 갖는 아일랜드 부분을 포함하는, 반도체 장치.
  14. 제13항에 있어서, 상기 리드 일체형 아일랜드는, 상기 아일랜드 부분으로부터 상기 수지 패키지의 측면을 향하여 연장되는 현수부를 갖고 있는, 반도체 장치.
  15. 제14항에 있어서, 상기 현수부의 단면은, 상기 수지 패키지의 측면에 있어서, 그 측면과 동일한 높이를 이루어 노출되어 있는, 반도체 장치.
  16. 제13항에 있어서, 상기 리드 일체형 아일랜드는, 상기 아일랜드 부분의 1변에 결합된 리드 부분을 포함하고,
    상기 아일랜드 부분의 중앙부 및 상기 리드 부분의 코너부는, 그들 이외의 나머지 부분보다도 두껍게 형성되어 있는, 반도체 장치.
  17. 제1항 또는 제2항에 있어서, 상기 이면 접속 단자는, 상기 수지 패키지의 각 변에 대해 45°경사지는 4변을 갖는 사각 형상을 이루고 있는, 반도체 장치.
  18. 제6항에 있어서, 상기 단차는, 상기 리드의 상기 한쪽 면보다 0.03 내지 0.05㎜ 낮게 형성되어 있는, 반도체 장치.
  19. 수지 패키지와,
    상기 수지 패키지에 밀봉되고, 패드를 표면에 갖는 반도체 칩과,
    상기 수지 패키지에 밀봉되고, 한쪽 면에 상기 반도체 칩의 이면이 접합되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 접속 단자 및 상기 반도체 칩의 이면과 외부를 전기 접속할 수 있는 이면 접속 단자로서 서로 분리되고, 상기 수지 패키지의 저면으로부터 부분적으로 노출되는 리드 일체형 아일랜드와,
    상기 리드 일체형 아일랜드와 분리되어 형성되어 있고, 상기 수지 패키지에 밀봉되고, 한쪽 면이, 상기 패드와 와이어에 의해 접속되고, 그 한쪽 면과 반대측의 다른 쪽 면이, 상기 패드와 외부를 전기 접속할 수 있는 패드 접속 단자로서, 상기 수지 패키지의 저면으로부터 노출되는 리드를 포함하고,
    상기 반도체 칩은, 상기 리드 일체형 아일랜드의 상기 한쪽 면 상에 있어서, 상기 접속 단자측으로 치우친 위치에 배치되어 있고,
    상기 반도체 칩의 중심이, 상기 리드 일체형 아일랜드의 아일랜드 부분의 중심으로부터 벗어나 있는, 반도체 장치.
KR1020117029983A 2009-05-15 2010-05-13 반도체 장치 KR101657330B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009118833 2009-05-15
JPJP-P-2009-118833 2009-05-15

Publications (2)

Publication Number Publication Date
KR20120018800A KR20120018800A (ko) 2012-03-05
KR101657330B1 true KR101657330B1 (ko) 2016-09-13

Family

ID=43085079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117029983A KR101657330B1 (ko) 2009-05-15 2010-05-13 반도체 장치

Country Status (6)

Country Link
US (9) US8680659B2 (ko)
JP (4) JP5572622B2 (ko)
KR (1) KR101657330B1 (ko)
CN (1) CN102428558B (ko)
TW (1) TWI525772B (ko)
WO (1) WO2010131706A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010131706A1 (ja) 2009-05-15 2010-11-18 ローム株式会社 半導体装置
US9035435B2 (en) 2012-11-14 2015-05-19 Power Integrations, Inc. Magnetically coupled galvanically isolated communication using lead frame
JP6634117B2 (ja) * 2013-04-16 2020-01-22 ローム株式会社 半導体装置
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
JP6825660B2 (ja) * 2013-07-31 2021-02-03 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
US9269690B2 (en) 2013-12-06 2016-02-23 Nxp B.V. Packaged semiconductor device with interior polygonal pads
US10431532B2 (en) * 2014-05-12 2019-10-01 Rohm Co., Ltd. Semiconductor device with notched main lead
JP6483498B2 (ja) * 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
TWI555995B (zh) * 2014-10-03 2016-11-01 Asahi Kasei Microdevices Corp Hall sensor manufacturing method and Hall sensor and lens module
JP6986385B2 (ja) * 2016-08-22 2021-12-22 ローム株式会社 半導体装置、半導体装置の実装構造
JP6928463B2 (ja) * 2016-12-09 2021-09-01 ローム株式会社 ホール素子モジュール
JP7208725B2 (ja) * 2017-09-04 2023-01-19 ローム株式会社 半導体装置
JP7265502B2 (ja) * 2020-03-19 2023-04-26 株式会社東芝 半導体装置
JP7450576B2 (ja) * 2021-03-22 2024-03-15 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028420A (ja) * 1999-07-14 2001-01-30 Hitachi Ltd 半導体装置及びその製造方法
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2006287073A (ja) 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS479444U (ko) 1971-02-23 1972-10-04
JPS6252328A (ja) 1985-08-29 1987-03-07 Matsushita Electric Ind Co Ltd 複合加熱調理器
JPH0479444U (ko) * 1990-11-21 1992-07-10
JPH05102205A (ja) 1991-10-04 1993-04-23 Seiko Epson Corp リードフレーム
JPH05291450A (ja) * 1992-04-14 1993-11-05 Rohm Co Ltd 半導体装置
JP3154579B2 (ja) 1993-02-23 2001-04-09 三菱電機株式会社 半導体素子搭載用のリードフレーム
JP2600447Y2 (ja) 1993-07-22 1999-10-12 株式会社イナックス 生ごみ脱水機
JPH0736463U (ja) * 1993-12-17 1995-07-04 昭和電工株式会社 ホール素子
KR0152558B1 (ko) * 1995-10-12 1998-10-01 김광호 부식 방지용 리드 프레임 및 그 제조방법
JP3209696B2 (ja) * 1996-03-07 2001-09-17 松下電器産業株式会社 電子部品の製造方法
JP3334864B2 (ja) * 1998-11-19 2002-10-15 松下電器産業株式会社 電子装置
JP4390317B2 (ja) * 1999-07-02 2009-12-24 株式会社ルネサステクノロジ 樹脂封止型半導体パッケージ
JP2001326314A (ja) 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置
JP2002050929A (ja) * 2000-08-02 2002-02-15 Nippon Dempa Kogyo Co Ltd 表面実装用の水晶発振器
JP4417541B2 (ja) 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
KR100677651B1 (ko) 2001-04-13 2007-02-01 야마하 가부시키가이샤 반도체 소자 및 패키지와 그 제조방법
ITMI20011965A1 (it) 2001-09-21 2003-03-21 St Microelectronics Srl Conduttori di un contenitore del tipo no-lead di un dispositivo semiconduttore
CN100380651C (zh) 2002-04-30 2008-04-09 株式会社瑞萨科技 半导体器件和电子设备
JP2005057067A (ja) 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
KR100536404B1 (ko) 2003-09-25 2005-12-12 주식회사 스카이텔레텍 이동통신단말기에서 에스에이알값에 따른 안테나의 각도를조절하는 방법과 에스에이알값을 사용자에게 표시하는 방법
JP3913228B2 (ja) 2004-04-12 2007-05-09 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP4345685B2 (ja) 2005-02-22 2009-10-14 ヤマハ株式会社 物理量センサ、これに使用するリードフレーム、及び、リードフレームの製造方法
US20060185452A1 (en) 2005-02-22 2006-08-24 Yamaha Corporation Lead frame, sensor including lead frame, resin composition to be used for resin mold in the sensor, and sensor including the resin mold
JP2006294998A (ja) 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
JP4255934B2 (ja) 2005-08-26 2009-04-22 シャープ株式会社 半導体素子、および、この半導体素子を用いた電子機器
US7262491B2 (en) * 2005-09-06 2007-08-28 Advanced Interconnect Technologies Limited Die pad for semiconductor packages and methods of making and using same
JP4980600B2 (ja) 2005-09-27 2012-07-18 旭化成エレクトロニクス株式会社 磁気センサ
JP4514224B2 (ja) 2005-09-28 2010-07-28 東京エレクトロン株式会社 リンス処理方法、現像処理方法及び現像装置
JP4086202B2 (ja) * 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP4652281B2 (ja) * 2006-05-29 2011-03-16 パナソニック株式会社 樹脂封止型半導体装置
JP4288277B2 (ja) * 2006-10-19 2009-07-01 アオイ電子株式会社 半導体装置
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
US7687893B2 (en) * 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
WO2010131706A1 (ja) * 2009-05-15 2010-11-18 ローム株式会社 半導体装置
JP6252328B2 (ja) 2014-04-11 2017-12-27 Jsr株式会社 化合物および硬化物

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001028420A (ja) * 1999-07-14 2001-01-30 Hitachi Ltd 半導体装置及びその製造方法
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
JP2006287073A (ja) 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008270302A (ja) * 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
TWI525772B (zh) 2016-03-11
US9035441B2 (en) 2015-05-19
US20150228564A1 (en) 2015-08-13
JP2017188705A (ja) 2017-10-12
US20120091571A1 (en) 2012-04-19
US9613890B2 (en) 2017-04-04
CN102428558B (zh) 2014-06-25
US20170162480A1 (en) 2017-06-08
US20140138810A1 (en) 2014-05-22
US20190385937A1 (en) 2019-12-19
US20180138108A1 (en) 2018-05-17
US9847282B2 (en) 2017-12-19
JP5908031B2 (ja) 2016-04-26
WO2010131706A1 (ja) 2010-11-18
US20160307827A1 (en) 2016-10-20
KR20120018800A (ko) 2012-03-05
US10431527B2 (en) 2019-10-01
JP2016106439A (ja) 2016-06-16
US9379047B2 (en) 2016-06-28
US9899299B2 (en) 2018-02-20
US20150228565A1 (en) 2015-08-13
US8680659B2 (en) 2014-03-25
JP5572622B2 (ja) 2014-08-13
JPWO2010131706A1 (ja) 2012-11-01
JP2014207470A (ja) 2014-10-30
US9343394B2 (en) 2016-05-17
US20170294368A1 (en) 2017-10-12
JP6607887B2 (ja) 2019-11-20
JP6185107B2 (ja) 2017-08-23
TW201133750A (en) 2011-10-01
CN102428558A (zh) 2012-04-25
US10978379B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
KR101657330B1 (ko) 반도체 장치
JP4674113B2 (ja) 半導体装置及びその製造方法
KR101647863B1 (ko) 반도체 장치
KR20140100904A (ko) 반도체 장치
KR102425194B1 (ko) 패키지
JP4435074B2 (ja) 半導体装置およびその製造方法
US20220385266A1 (en) Electronic component housing package, electronic device, and electronic module
US20230420320A1 (en) Semiconductor device
JPH1197580A (ja) 半導体装置および集積半導体装置
JPH05182971A (ja) チップと基板の電極構造およびマルチチップモジュール
US9293399B2 (en) Semiconductor device and electronic unit provided with the same
CN116266567A (zh) 引线框结构
JP2004289179A (ja) 熱電モジュール搭載パッケージ
JP2007227650A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant